JPH06209251A - 出力ドライバ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 最大の動作速度を維持しながらｄｉ／ｄｔを
充分に低い値へ制限する。 【構成】 集積回路装置用の出力ドライバ段が最終論理
ゲートに関するスルーレート制御を有している。スルー
レート制御は、該ゲート用の電源経路内に位置させた抵
抗３２により与えられる。トランジスタ５２によるスイ
ッチが抵抗と並列に接続されており、且つスルーレート
制限機能をディスエーブルさせるか又は減少させるため
に該抵抗を短絡状態とするために使用することが可能で
ある。該スイッチは、出力回路内の別の位置へ接続され
ており、且つスイッチングサイクルの一部の期間中にス
ルーレート制限用抵抗をディスエーブルさせるか又は減
少させる。このことは、最も必要とされる場合にスイッ
チングの一部の期間中にスルーレート制限機能を与え、
且つスルーレート制限機能が必要とされない場合にはそ
れをデイスエーブルさせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、更に詳細には、高速装置に使用
するのに適した出力ドライバ回路に関するものである。

【０００２】

【従来の技術】集積回路が益々高速化されると、低速に
おいては重要ではなかった様々なファクタが動作上重要
なものとなる。例えば、ＣＭＯＳ集積回路においては、
チップの出力パッドへ接続されている出力回路は、典型
的に、直列して積層した一個のＰチャンネル装置と一個
のＮチャンネル装置とを有している。このような出力回
路が非常に迅速に状態を変化させると、非常に急峻な勾
配を有する電流変化が発生する。ｄｉ／ｄｔとして表わ
される電流の変化割合は、出力ドライバへ接続されてい
る電源及び出力ピンのインダクタンスと結合して、電圧
ジャンプを発生し、それは電源へ反射される。この電圧
ジャンプは、しばしば、接地バウンス（跳返り）とも呼
ばれる。

【０００３】電圧ジャンプはＬ（ｄｉ／ｄｔ）によって
定義されるので、出力電流の勾配を制限することにより
この問題を最小とすることに貢献することが可能である
ことは公知である。出力電流の変化割合を制限するため
に、出力トランジスタのスイッチング速度を制限するこ
とが知られている。このことは、しばしば、出力トラン
ジスタのゲートを駆動する出力回路の最後の段をして通
常の場合よりも一層ゆっくりとスイッチ動作させること
により行われる。このことは、出力トランジスタを一層
ゆっくりとターンオン及びターンオフさせ、そのことは
ｄｉ／ｄｔを低下させ、且つ電圧ジャンプを制限する。
出力回路の状態変化が遅滞化されるものであるが、装置
の全体的な速度は、実際的には、増加する場合がある。
何故ならば、接地バウンス現象から回復するためには長
い安定化時間が必要なものではないからである。この出
力トランジスタを駆動する論理段のスイッチング速度上
の制限は、スルーレート制御として呼ばれる場合があ
る。

【０００４】出力段のスルーレートを制御する一つの技
術は、論理ゲートの最終段への電源供給経路内に抵抗を
配置させることである。これらの抵抗は、論理ゲートを
してよりゆっくりと状態を変化させ、そのことは出力ト
ランジスタのゲートへの電圧の変化割合を遅滞化させ
る。従って、上述した如く、出力トランジスタはよりゆ
っくりと状態を変化させ、ｄｉ／ｄｔを制限する。

【０００５】然しながら、このアプローチに対する一つ
の欠点は、制限用抵抗を使用することは、所望のレベル
を超えて出力回路を遅滞化させる傾向があるということ
である。これらの抵抗の値は、かなり大型の抵抗を必要
とする最後の論理段からの出力の勾配の最も急峻な部分
を減少させるべく選択されねばならない。然しながら、
このことは、更に、ｄｉ／ｄｔ制限が実際には必要とさ
れない出力曲線の部分に対して最終の論理段の動作を遅
滞化させる。

【０００６】

【発明が解決しようとする課題】従って、最大の動作速
度を維持しながらｄｉ／ｄｔを充分に低い値へ制限する
出力ドライバ回路を提供することが望まれている。更
に、このような回路が、装置の出力ドライバ部分に不当
な複雑性を付加させることなしに形成することが可能で
あることが望ましい。

【０００７】

【課題を解決するための手段】従って、本発明によれ
ば、最後の論理段に関しスルーレート制御を与える集積
回路装置用の出力ドライバ回路が提供される。スルーレ
ート制御は、ゲート用の電源経路内に位置させた抵抗に
よって与えられる。スイッチが該抵抗を横断して並列に
接続されており、且つスルーレート制御をディスエーブ
ルさせるか又は減少させるために該抵抗を短絡状態とさ
せるために使用することが可能である。該スイッチは、
出力回路内の別の位置へ接続されており、且つスイッチ
ングサイクルの一部の期間中にスルーレート制限用抵抗
をディスエーブルさせるか又は減少させる。このこと
は、最も必要とされる場合にスイッチングの一部の期間
中にスルーレート制限を与え、且つスルーレート制限が
必要とされない場合には、それをディスエーブルさせ
る。

【０００８】

【実施例】図１は従来技術に基づく出力ドライバ回路を
示している。Ｐチャンネル及びＮチャンネルトランジス
タ１４，１６によってボンドパッドが駆動される。当該
技術において公知の如く、該ボンドパッドは、直接的か
又はボンディングワイヤを介して、パッケージ化した集
積回路装置の外部へ突出するリードへ接続させることが
可能である。ボンドパッド上の出力値はトランジスタ１
４，１６の状態によって決定される。

【０００９】トランジスタ１４，１６は相補的な状態で
動作され、従って、少なくとも一方のトランジスタは常
にオフである。従って、例えば、Ｐチャンネルトランジ
スタ１４がオンであると、Ｎチャンネルトランジスタ１
６はオフである。このことは、供給電圧即ち電源電圧Ｖ
ｃｃを出力パッド１２へ接続させる。トランジスタ１６
がオンでトランジスタ１４がオフであると、出力パッド
１２は接地される。

【００１０】トランジスタ１４，１６は、夫々、論理ゲ
ート１８及び２０の出力によって駆動される。ゲート１
８はＮＡＮＤゲートであり且つゲート２０はＮＯＲゲー
トである。各論理ゲート１８，２０はＤＡＴＡ信号線２
２へ接続した入力端を有している。ＮＡＮＤゲート１８
は、相補的出力イネーブル信号ＯＥ＿２４へ接続した第
二入力端を有している。尚、本明細書においては、英文
字記号の後にアンダーライン記号を付けたものは、その
英文字記号の上にオーバーラインを付けた記号と同一の
意味を有するものであって、その記号によって表わされ
る信号が反転されていることを示している。ＮＯＲゲー
ト２０は、真出力イネーブル信号ＯＥ２６へ接続した第
二入力端を有している。

【００１１】ＯＥが高状態であると、出力トランジスタ
１４，１６の両方がオフであり、出力パッド１２は完全
に何れの電源端子からも切断状態とされる。

【００１２】抵抗２８，３０，３２，３４は、電源端子
と論理ゲート１８，２０の各々との間に接続されてい
る。これらの抵抗は、論理ゲート１８，２０に対するス
ルーレート制御を与えるために使用されており、当該技
術分野において公知の如く出力ｄｉ／ｄｔを制限する。
夫々の抵抗２８−３４の抵抗値は、各出力トランジスタ
１４，１６の正及び負へ向う遷移の両方に対して必要と
されるスルーレート制限の量に依存して、異なったもの
とすることが可能である。

【００１３】図１ＡはＮＡＮＤゲート１８の詳細を示し
ている。ＮＡＮＤゲート１８は、並列接続された二個の
Ｐチャンネルトランジスタ３６，３８を有している。そ
れは、更に、直列接続された二個のＮチャンネルトラン
ジスタ４０，４２を有している。ＮＡＮＤゲート１８の
出力はノード４４において得られる。

【００１４】ＮＡＮＤゲート１８が論理０（低状態）へ
出力を発生している場合には、両方のＮチャンネルトラ
ンジスタ４０，４２はオンであり且つ両方のＰチャンネ
ルトランジスタ３６，３８はオフである。ＮＡＮＤゲー
ト１８が状態を変化させる場合には、Ｎチャンネルトラ
ンジスタ４０，４２の一方はターンオフし、一方対応す
るＰチャンネルトランジスタ３６又は３８はターンオン
する。出力ノード４４が抵抗２８の値によって決定され
るレート即ち割合で接地からＶｃｃへ移行される。抵抗
２８の値が大きい場合には、出力ノード４４がＶｃｃへ
駆動されるレート即ち割合はより小さいものである。Ｎ
チャンネルトランジスタ４０，４２のうちの少なくとも
一方がこの遷移期間中にターンオフされるので、抵抗３
０は論理０から論理１（低状態から高状態）への出力遷
移時にほとんど又は全く影響を与えることはない。

【００１５】類似した態様で、ゲート１８の出力が高状
態から低状態へ移行する場合には、抵抗３０はどれほど
迅速に出力４４が接地へ移行されるかを決定する主要な
制限要素となる。両方のＰチャンネルトランジスタ３６
及び３８がターンオフされるので抵抗２８は、負へ向う
遷移期間中に、ノード４４における出力の割合にはほと
んど又は全く影響を与えることはない。ノード４４の容
量負荷、供給電圧即ち電源電圧Ｖｃｃの実際の値、及び
設計者によって通常取扱われるその他のファクタに依存
して、抵抗２８及び３０の値は、出力ノード４４におけ
る電圧の変化割合を所望の勾配へ制限すべく選択され
る。ＮＯＲゲート２０の動作は、完全に類似した態様で
行われる。

【００１６】論理ゲート１８，２０からの出力電圧は比
較的ゆっくりと変化するので、出力トランジスタ１４，
１６も比較的ゆっくりと状態をスイッチさせる。このこ
とは、これらのトランジスタを介しての電流の変化割合
を最小とさせ、上述した如く電圧ジャンプ効果を最小と
するのに必要なｄｉ／ｄｔ制限を提供する。

【００１７】図５を参照すると、上側の曲線４６は、論
理ゲート１８，２０の何れか一方の出力端における遷移
状態を示している。曲線４６の上昇部分４８は、電源の
Ｖｃｃ端子とゲートとの間に設けた制限用抵抗の効果を
示している。該ゲートによって駆動される負荷は通常容
量性であるので、ＲＣ回路の指数曲線特性が明かに示さ
れている。該曲線の最も急峻な部分は、その遷移の開始
時近くにおけるものであって、該曲線が次第に平坦化さ
れる状態は図５から明かである。制限用抵抗は、その上
昇の開始時において、上昇部分４８の勾配を所望の最大
値へ制限する。上昇部分４８のその後の点において、該
曲線の指数特性が該曲線を平坦化させる。この時に、該
抵抗の制限効果が、論理ゲートが正の電源電圧値へ到達
するレート即ち割合を遅滞化させる。従って、出力トラ
ンジスタへ印加される電圧の勾配を制限するために、本
回路の全体的な動作速度は、所望なレベルを超えて遅滞
化されねばならない。曲線５０の下降部分の期間中にお
いて、同一のタイプの指数曲線が示されており、この場
合にも、論理ゲートの出力がその最終値に到達するレー
ト即ち割合を遅滞化させている。

【００１８】改良した出力ドライバ回路の一部を図２に
示してある。図１に示した回路１０と同一のドライバ回
路の部分は同一の参照番号を付してある。Ｐチャンネル
トランジスタ５２は、抵抗３２と並列接続されている。
トランジスタ５２のゲートは、出力パッド１２へ接続さ
れているノード５４へ接続されている。ＮＯＲゲート２
０が低出力を供給する場合には、Ｎチャンネル出力トラ
ンジスタ１６がターンオフされる。Ｐチャンネルトラン
ジスタ１４（図２には示していない）がオンとなり、従
ってノード５４における電圧は高状態となる。このこと
は、Ｐチャンネルトランジスタ５２をターンオフさせ、
従って抵抗３２は上述したのと同様の態様で動作する。

【００１９】ＮＯＲゲート２０からの出力が低状態から
高状態へスイッチし始めると、ノード５４における電圧
は接地へプルされ始める。ノード５４の電圧が接地へ向
って部分的にプルされた後に、Ｐチャンネルトランジス
タ５２がターンオンし始め、且つノード５４における電
圧が接地に近づく時までには完全にターンオンする。こ
のことは、抵抗３２を電源電圧ＶｃｃとＮＯＲゲート２
０との間の直列経路から切離す。該抵抗が本回路から切
離されるので、抵抗３２の制限効果が取除かれる。従っ
て、ゲート２０からの出力電圧の勾配は、この遷移の第
一部分期間中に制限されるが、正に向う遷移の後の部分
の期間中には制限されない。このことは、トランジスタ
１６のゲートへ印加される電圧を図５の下側の曲線５６
に対応したものとさせる。

【００２０】この曲線の上昇部分の第一部分５８の期間
中においては、従来技術における場合の如く、勾配は抵
抗３２によって制限される。然しながら、この上昇部分
の第二部分６０の期間中においては、抵抗３２は本回路
から切離されており、最早制限効果を与えるものではな
い。このことは、出力電圧の指数的平坦化が取除かれて
おり、より迅速に高電圧レベルに到達することを可能と
していることを意味している。該抵抗の制限効果は、こ
の遷移の後の部分においてはそれほど重要なものではな
い。

【００２１】外部世界との接続のために、出力パッド１
２上の電圧が良好に制御されない場合があるので、図３
は図２の回路の別の実施例を示している。トランジスタ
５２のゲートを出力電圧へ接続させる代わりに、それは
インバータ６２の出力によって駆動される。前述した如
く、ＮＯＲゲート２０の出力が低状態である場合には、
トランジスタ５２のゲートはインバータ６２によって高
状態へ駆動される。図５の曲線に示した如く、ＮＯＲゲ
ート２０の出力が上昇すると、インバータ６２のトリッ
プ点に究極的に到達する。ＮＯＲゲート２０の出力がイ
ンバータ６２のトリップ点を介して通過すると、それは
状態をスイッチし且つトランジスタ５２のゲートを接地
へ駆動する。このことはＰチャンネルトランジスタ５２
をターンオンさせ、抵抗３２を本回路から切離す。従っ
て、ＮＯＲゲート２０の出力は、図２に関して説明した
のと同一の態様で、正に向うサイクルの第一部分期間中
においてのみスルーレートが制限される。

【００２２】図４を参照すると、図３の実施例を使用し
た完全な出力回路６４が示されている。この実施例は、
抵抗２８，３２が接続されたＰチャンネルトランジスタ
６６，５２を有している。それは、更に、抵抗３０，３
４が接続されたＮチャンネルトランジスタ６８，７０を
有している。これらのトランジスタは、インバータ７
２，７４，６２，７６によって駆動される。所望によ
り、単一の論理ゲートに対しスルーレートを制限するた
めに使用される両方のトランジスタを駆動するために単
一のインバータを使用することも可能である。

【００２３】トランジスタ６６及びインバータ７２は、
ＮＡＮＤゲート１８の出力の上昇遷移の第一部分を制限
するために、図３に関して説明したのと同一の態様で機
能する。インバータ７４，７６によって駆動されるＮチ
ャンネルトランジスタ６８，７０は、論理ゲート１８，
２０の出力の下降遷移期間中にトランジスタ３０，３４
のスルーレート制限効果を取除くために使用されてい
る。論理ゲート１８の出力が高状態であると、インバー
タ７４の出力は低状態である。このことはトランジスタ
６８をターンオフさせる。ＮＡＮＤゲート１８の出力が
下降し始めると、該出力がそのトリップ点を介して通過
する場合にインバータ７４はスイッチする。このことは
トランジスタ６８をターンオンさせ、抵抗３０を電源接
地への経路から切離す。図１Ａに関連して上述した如
く、抵抗３０の効果は、正から負へ移行する遷移期間中
に支配的なものである。インバータ７６及びトランジス
タ７０は、同一の態様でＮＯＲゲート２０に関して動作
する。

【００２４】ゲート１８，２０に対して電流制限用トラ
ンジスタを接地へスイッチアウトさせる効果は、図５に
示した如く、下側の曲線の下降出力部分７８を与えるこ
とである。前述した如く、下降部分７８の第一部分期間
中に、電流制限用抵抗は所定の位置に接続されており従
って勾配を所望の値に制限する。下降部分７８の後の部
分の期間中においては、制限用抵抗は本回路から切離さ
れ、且つ論理ゲートの出力はより迅速に接地へ到達す
る。

【００２５】図４の出力回路は、論理ゲート１８，２０
の両方に対して設けられた電流制限用抵抗の両方に対し
て設けられたスイッチッグ要素を示している。然しなが
ら、上昇及び下降サイクルの異なった部分の期間中に電
流制限を取除くために、異なった具体例ではこれらのフ
ィードバック回路の異なったものを使用することが可能
である。例えば、特定の装置構成においては、電流制限
機能は、一つの方向におけるトランジスタに対してのみ
有用な場合がある。その他の構成では、出力トランジス
タ１４，１６のうちの一つのみのスイッチング可能なス
ルーレート制限を必要とし、一方他方のものは従来技術
を使用して制限させることが可能である場合がある。従
って、図４は、本回路からスルーレート制限用抵抗をス
イッチングさせて切離すための四つのフィードバック経
路を示しているが、これら四つの経路のうちの任意のサ
ブセットを特定の具体例において使用することが可能で
ある。

【００２６】上述した実施例の他に種々の変形例が可能
であることは勿論である。例えば、制限用抵抗と並列な
スイッチはＣＭＯＳ以外の技術を使用して形成すること
が可能である。所望により、上述した単一の抵抗の代り
に二つの直列抵抗を使用することが可能であり、これら
二つの抵抗のうちの一つのみが並列トランジスタにより
短絡状態とされる。このことは、初期の部分の期間中の
みならず、遷移の後の部分におけるゲート出力の勾配を
制御するために行われる。

【００２７】上述した技術は、異なった技術と共に使用
するのに適している。出力パッドを駆動するために相補
的なトランジスタを使用するＣＭＯＳ具体例について説
明した。然しながら、同様の構成が両方の出力トランジ
スタに対してＮチャンネルトランジスタを使用し、且つ
本発明はこのような回路を使用することも可能である。
又、夫々の技術に対して適切な修正を行って、ＮＭＯＳ
装置及びバイポーラ装置が上述した技術を使用すること
が可能である。

【００２８】上述した技術を使用して、スルーレート制
限機能を遷移の一部に対して使用し、且つ他の残部に対
しては切離した状態とすることが可能である。このこと
は、従来技術におけるようなスルーレート制限機能を与
えるが、回路の全体的な速度に関しての制限用抵抗の影
響を最小としている。従って、接地バウンス（跳ね返
り）及び同様の効果を最小とするために充分なスルーレ
ート制限機能を与えることが可能であり、尚且つ制限用
抵抗の速度に関する悪影響を最小としている。

【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 従来技術に基づく出力ドライバ回路を示した
概略図。

【図１Ａ】 図１のドライバ回路と共に使用する単一の
論理ゲートを示した概略図。

【図２】 本発明の一実施例に基づいて構成した出力回
路ドライバの一部を示した概略図。

【図３】 本発明の別の実施例に基づいて構成した出力
回路ドライバの一部を示した概略図。

【図４】 本発明の一実施例に基づいて構成した完全な
出力ドライバを示した概略図。

【図５】 従来技術及び本発明に基づいて構成した出力
回路において得られる波形を示したグラフ図。

【符号の説明】

１２ 出力パッド １４，１６ トランジスタ １８，２０ 論理ゲート ２０ ＮＯＲゲート ２２ ＤＡＴＡ信号線 ２８−３４ 抵抗 ５２ Ｐチャンネルトランジスタ ５４ ノード

Claims (22)

【特許請求の範囲】
1. 【請求項１】 出力ドライバ回路において、 集積回路出力パッドへ接続した出力トランジスタ、 前記出力トランジスタをターンオン及びターンオフさせ
   るために前記出力トランジスタのゲートへ接続した出力
   端を具備する論理ゲート、 スルーレートを制御するために前記論理ゲートへ接続し
   た制御手段、 前記スルーレート制御手段へ接続したフィードバック回
   路、を有しており、前記フィードバック回路が、前記論
   理ゲートの出力遷移の選択した一部の期間中に、前記ス
   ルーレート制御手段の少なくとも一部をディスエーブル
   させることを特徴とする出力ドライバ回路。
2. 【請求項２】 請求項１において、前記フィードバック
   回路が、前記スルーレート制御手段の要素と並列したト
   ランジスタスイッチを有することを特徴とする出力ドラ
   イバ回路。
3. 【請求項３】 請求項２において、前記スルーレート制
   御手段が、前記論理ゲートと電源端子との間に接続した
   抵抗を有することを特徴とする出力ドライバ回路。
4. 【請求項４】 請求項２において、前記トランジスタス
   イッチのゲートが前記出力パッドへ接続されていること
   を特徴とする出力ドライバ回路。
5. 【請求項５】 請求項２において、前記トランジスタス
   イッチのゲートがフィードバック回路へ接続しており、
   前記フィードバック回路が前記論理ゲートの出力端へ接
   続していることを特徴とする出力ドライバ回路。
6. 【請求項６】 請求項５において、前記フィードバック
   回路がインバータを有することを特徴とする出力ドライ
   バ回路。
7. 【請求項７】 請求項１において、更に、 第二電源端子と前記論理ゲートとの間に接続した第二ス
   ルーレート制御手段、 前記第二スルーレート制御手段へ接続した第二フィード
   バック回路、を有しており、前記第二フィードバック回
   路が、前記論理ゲートの出力遷移の選択した一部の期間
   中に、前記第二スルーレート制御手段の少なくとも一部
   をディスエーブルさせることを特徴とする出力ドライバ
   回路。
8. 【請求項８】 請求項７において、前記第一及び第二ス
   ルーレート制御手段の各々が抵抗を有することを特徴と
   する出力ドライバ回路。
9. 【請求項９】 請求項８において、前記第一及び第二フ
   ィードバック回路が、前記スルーレート制御抵抗と並列
   に接続したスイッチを有していることを特徴とする出力
   ドライバ回路。
10. 【請求項１０】 請求項９において、前記スイッチが前
    記出力パッドへ接続したゲートを有していることを特徴
    とする出力ドライバ回路。
11. 【請求項１１】 請求項９において、前記スイッチが、
    フィードバック回路を介して前記論理ゲートの出力端へ
    接続したゲートを有することを特徴とする出力ドライバ
    回路。
12. 【請求項１２】 請求項１１において、前記フィードバ
    ック回路がインバータを有することを特徴とする出力ド
    ライバ回路。
13. 【請求項１３】 集積回路装置用の出力回路において、 電源の二つの端子を横断して直列に接続されており且つ
    出力パッドへ接続した共通ノードを具備する第一及び第
    二出力トランジスタ、 オン状態及びオフ状態にスイッチングさせるために前記
    第一及び第二出力トランジスタのゲートへ夫々接続した
    第一及び第二論理ゲート、 前記第一及び第二電源端子の各々と前記第一及び第二論
    理ゲートの各々との間に接続したスルーレート制御回
    路、 前記第一及び第二論理ゲートの出力遷移の選択した一部
    の期間中に前記スルーレート制御回路の少なくとも一つ
    を少なくとも部分的にディスエーブルさせるフィードバ
    ック手段、を有することを特徴とする出力回路。
14. 【請求項１４】 請求項１３において、前記スルーレー
    ト制御回路が抵抗を有することを特徴とする出力回路。
15. 【請求項１５】 請求項１３において、前記フィードバ
    ック手段が、前記スルーレート制御回路のうちの少なく
    とも一つと並列なトランジスタスイッチを有することを
    特徴とする出力回路。
16. 【請求項１６】 請求項１５において、各トランジスタ
    スイッチが前記出力パッドへ接続したゲートを有するこ
    とを特徴とする出力回路。
17. 【請求項１７】 請求項１５において、各トランジスタ
    スイッチが、前記第一又は第二論理ゲートのうちの一つ
    の出力端へ接続したゲートを有することを特徴とする出
    力回路。
18. 【請求項１８】 請求項１７において、前記トランジス
    タスイッチのゲートが、インバータを介して前記論理ゲ
    ート出力端へ接続していることを特徴とする出力回路。
19. 【請求項１９】 請求項１３において、前記スルーレー
    ト制御手段が、 前記第一及び第二論理ゲートの夫々と正電源端子との間
    に接続した第一及び第二抵抗、 前記第一及び第二論理ゲートの夫々と接地電源端子との
    間に接続した第三及び第四抵抗、を有しており、前記フ
    ィードバック回路が、前記第一及び第二抵抗と並列な第
    二及び第三Ｐチャンネルトランジスタを有すると共に、
    前記第三及び第四抵抗と並列に接続した第二及び第三Ｎ
    チャンネルトランジスタを有することを特徴とする出力
    回路。
20. 【請求項２０】 請求項１９において、前記第二及び第
    三Ｐチャンネル及び前記第二及び第三Ｎチャンネルトラ
    ンジスタが、インバータを介して前記論理ゲートの出力
    端へ接続したゲートを有することを特徴とする出力回
    路。
21. 【請求項２１】 請求項１３において、前記スルーレー
    ト制御回路が抵抗を有しており、且つ前記フィードバッ
    ク手段が各ディスエーブルさせた抵抗の一部のみをディ
    スエーブルさせることを特徴とする出力回路。
22. 【請求項２２】 請求項１３において、前記第一出力ト
    ランジスタがＰチャンネルトランジスタを有しており、
    且つ前記第二出力トランジスタがＮチャンネルトランジ
    スタを有していることを特徴とする出力回路。