JP4500153B2 - 出力バッファ回路 - Google Patents

Description

本発明は、半導体集積装置などに用いる出力バッファ回路に関し、特に、貫通電流及び不要輻射を低減した上で、入力から出力までの応答時間及び出力の遷移時間を抑制できるものである。

近年の半導体製品は、受信機器の集積化などの理由から、同一システム内において、受信機器と共に使用されることが多くなっている。また、受信機器の高性能化により、半導体製品から発せられる不要輻射が、誤動作を引き起こす原因になることも多い。不要輻射を低減するための１つの手段としては、信号の遷移時間を長くすることが挙げられる。
ところで、半導体集積装置などに使用される電子回路として、出力バッファ回路が知られている。このような出力バッファ回路において、常なる課題である、貫通電流及び不要輻射を低減した上で、出力負荷が増大した場合にも、入力から出力までの応答時間及び出力の遷移時間が、極端に大きくならないものが知られている（例えば、特許文献１を参照）。

この従来の出力バッファ回路は、図７に示すように、出力負荷を駆動する出力段のＭＯＳトランジスタＰ１，Ｎ１と、このＭＯＳトランジスタＰ１，Ｎ１と同様に動作するＭＯＳトランジスタＰ２，Ｎ２と、入力段のＭＯＳトランジスタＰ３，Ｎ３と、制御回路を構成するＭＯＳトランジスタＰ４，Ｎ４とを備えている。図７では、出力段のＭＯＳトランジスタＰ１、Ｎ１が駆動する出力負荷は図示していない。

次に、このような構成からなる従来の出力バッファ回路の動作について、図８を参照して説明する。以下では、便宜的に高い電源電圧ＶＤＤの電位を「Ｈ」レベル、低い電源電圧ＶＳＳの電位を「Ｌ」レベルとして説明する。
図８（ａ）に示すように、時刻ｔ１において、入力信号Ｉｎの電位が「Ｌ」レベルから「Ｈ」レベルに遷移すると、Ｐ型ＭＯＳトランジスタＰ３はオフし、Ｎ型ＭＯＳトランジスタＮ３はオンする。Ｎ型ＭＯＳトランジスタＮ３のオンにより、ノードＡ２の電位は速やかに「Ｌ」レベルとなり（図８（ｃ）参照）、Ｎ型ＭＯＳトランジスタＮ１及びＮ２はオフする。

また、時刻ｔ１では、図８（ｄ）に示すようにノードＡ３の電位は「Ｌ」レベルであり、Ｎ型ＭＯＳトランジスタＮ４はオフしており、Ｐ型ＭＯＳトランジスタＰ４はオンしている。このとき、図８（ｂ）に示すようにノードＡ１の電位は「Ｈ」レベルであるが、Ｎ型ＭＯＳトランジスタＮ３及びＰ型ＭＯＳトランジスタＰ４はオンしているため、その後、「Ｈ」レベルからＰ型ＭＯＳトランジスタＰ４の閾値電圧（絶対値）に到達するまで下降する。

その後、時刻ｔ２になると、Ｐ型ＭＯＳトランジスタＰ１及びＰ２は、ノードＡ１の電位が下降するに連れ徐々に半オン状態となり、出力信号Ｏｕｔの電位及びノードＡ３の電位は緩やかに上昇を開始する（図８（ｄ）（ｅ）参照）。
そして、時刻ｔ２〜時刻ｔ３において、ノードＡ３の電位は「Ｌ」レベルから「Ｈ」レベルに向けて上昇していく（図８（ｄ）参照）。さらに、時刻ｔ３〜時刻ｔ４において、ノードＡ３の電位は上昇するので、Ｎ型ＭＯＳトランジスタＮ４は次第にオンする。

その後、時刻ｔ４において、Ｎ型ＭＯＳトランジスタＮ４のオンに伴って、ノードＡ１の電位は速やかに「Ｌ」レベルに遷移し（図８（ｂ）参照）、Ｐ型ＭＯＳトランジスタＰ１及びＰ２は完全にオン状態となり、出力信号Ｏｕｔの電位及びノードＡ３の電位は速やかに「Ｈ」レベルに遷移する（図８（ｄ）（ｅ）参照）。
ここで、図８（ｆ）は、Ｐ型ＭＯＳトランジスタＰ１から出力負荷へと流れ出る電流Ｉｖｄｄを示し、図８（ｇ）は、出力負荷からＮ型ＭＯＳトランジスタＮ１へと流れ込む電流Ｉｖｓｓを示している。

上記の電流Ｉｖｄｄは、図８（ｆ）に示すように、Ｐ型ＭＯＳトランジスタＰ１を半オン状態にする、時刻ｔ２の時点から一定の値となり、時刻ｔ３の時点からノードＡ１の電位が下降するに連れて増加し、Ｐ型ＭＯＳトランジスタＰ１を完全にオン状態にする時刻ｔ４の時点からは次第に減少する。
なお、入力信号Ｉｎの電位が「Ｈ」レベルから「Ｌ」レベルに遷移する際には、ＭＯＳトランジスタＰ１、Ｎ１など、対になる各ＭＯＳトランジスタの動作が逆となり、電位の極性が各々反転するだけであり、回路動作は上記の場合と同様である。

図７に示す従来の出力バッファ回路の特長は、電源間に直列接続された各ＭＯＳトランジスタが、同時にオンすることがない。このため、電源間の貫通電流が少なく、出力段ＭＯＳトランジスタＰ１またはＮ１については、出力の遷移開始時において、出力段トランジスタと出力負荷との間に発生する突入電流が少ないことが挙げられる。
また、出力段のＭＯＳトランジスタが完全にオン状態になる所定の時間経過は、出力負荷とは無関係なため、出力負荷が増大した場合にも、入力から出力までの応答時間及び出力の遷移時間が極端に大きくならないという、特長も併せ持っている。
特開平１０−２９０１５４号公報

しかし、従来の出力バッファ回路では、入力信号が高速な場合、及び出力段のＭＯＳトランジスタの駆動能力に対して出力負荷が小さな場合には、出力段のＭＯＳトランジスタが半オン状態である期間に、出力の遷移が完了するため、一般的な出力バッファ回路と比較して、入力から出力までの応答時間及び出力の遷移時間が大幅に増加するという問題がある。

そこで、本発明の目的は、出力バッファ回路の常なる課題である、貫通電流及び不要輻射の低減を実現する際に、出力負荷が増大した場合にも、入力から出力までの応答時間及び出力の遷移時間が極端に増加しない従来技術の特長を生かし、入力信号が高速な場合、及び出力段のＭＯＳトランジスタの駆動能力に対して出力負荷が小さな場合に、入力から出力までの応答時間及び出力の遷移時間を従来より速くすることができる出力バッファ回路を提供することにある。

上記の課題を解決し、本発明の目的を達成するために、請求項１〜請求項６に係る発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、出力信号を出力する出力段バッファと、入力信号を入力し、前記出力段バッファを駆動するプリバッファと、前記プリバッファが前記出力段バッファへ出力する信号に基づいて、前記プリバッファへの入力信号を制御する制御回路と、を備え、前記プリバッファは、前記出力段バッファへ出力する信号に基づいて、その駆動能力が段階的に変化するものである。
請求項２に係る発明は、請求項１に記載の出力バッファ回路において、前記制御回路は、前記入力信号の遷移開始時には、前記プリバッファが前記出力段バッファへ出力する信号を緩やかに遷移させ、前記入力信号の遷移開始時から所定の時間経過後には、前記プリバッファが前記出力段バッファへ出力する信号を速やかに遷移させるように、前記プリバッファへの入力信号を制御するようになっている。

請求項３に係る発明は、出力信号を出力する出力段バッファと、入力信号を入力し、前記出力段バッファを駆動するプリバッファと、前記プリバッファが前記出力段バッファへ出力する信号に基づいて、前記プリバッファへの入力信号を制御する制御回路と、を備え、前記制御回路は、前記入力信号の遷移開始時には、前記プリバッファが前記出力段バッファへ出力する信号を緩やかに遷移させ、前記入力信号の遷移開始時から所定の時間経過後には、前記プリバッファが前記出力段バッファへ出力する信号を速やかに遷移させるように、前記プリバッファへの入力信号を制御するようになっている。
請求項４に係る発明は、請求項２または請求項３に記載の出力バッファ回路において、前記プリバッファの出力側と前記制御回路の制御端子との間に設け、前記入力信号の入力から前記出力信号の出力までの応答時間および出力の遷移時間を所望の値に設定する回路を、さらに備えている。

請求項５に係る発明は、第１のＭＯＳトランジスタを有する出力段バッファと、第２のＭＯＳトランジスタ、および前記第２のＭＯＳトランジスタと直列に接続され、前記第２のＭＯＳトランジスタとは極性が異なる第３のトランジスタを有するプリバッファと、第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタと並列に接続され、前記第４のＭＯＳトランジスタとは極性が異なる第５のＭＯＳトランジスタがスイッチを構成し、前記プリバッファの入力電圧を制御する制御回路とを備え、入力端子が、前記第２のＭＯＳトランジスタのゲートに接続されるとともに、前記スイッチを介して前記第３のＭＯＳトランジスタのゲートに接続され、前記第２及び第３のＭＯＳトランジスタの接続点が、前記第１のＭＯＳトランジスタのゲートに接続されるとともに、前記第４及び第５のＭＯＳトランジスタの各ゲートに接続され、かつ、前記第1 のＭＯＳトランジスタのドレインが出力端子に接続されている。

請求項６に係る発明は、第１のＭＯＳトランジスタを有する出力段バッファと、第２のＭＯＳトランジスタ、および前記第２のＭＯＳトランジスタと直列に接続され、前記第２のＭＯＳトランジスタとは極性が異なる第３のトランジスタを有するプリバッファと、第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタと並列に接続され、前記第４のＭＯＳトランジスタとは極性が異なる第５のＭＯＳトランジスタがスイッチを構成し、前記プリバッファの入力電圧を制御する制御回路とを備え、入力端子が、前記第２のＭＯＳトランジスタのゲートに接続されるとともに、前記スイッチを介して前記第３のＭＯＳトランジスタのゲートに接続され、前記第２及び第３のＭＯＳトランジスタの接続点が、前記第１のＭＯＳトランジスタのゲートに接続されるとともに、前記第４のＭＯＳトランジスタのゲートに接続され、前記第５のＭＯＳトランジスタのゲートが電源端子に接続され、かつ、前記第１のＭＯＳトランジスタのドレインが出力端子に接続されている。

本発明によれば、出力の遷移開始時に、出力段トランジスタと出力負荷との間で発生する突入電流を抑制し、ノイズ及び不要輻射を低減することができる。
また、本発明では、出力段トランジスタのゲート電圧の遷移が停滞しないよう制御することにより、入力信号が高速な場合、及び出力段ＭＯＳトランジスタの駆動能力に対して出力負荷が小さな場合にも、入力から出力までの応答時間及び出力遷移時間を速くすることができる。

以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明の出力バッファ回路の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、出力段バッファ１と、この出力段バッファ１を駆動するプリバッファ２、３と、プリバッファ２、３が出力段バッファ１へ出力する信号に基づいてプリバッファ２、３への入力信号を制御する制御回路４、５と、入力信号Ｉｎが入力される入力端子６と、出力信号Ｏｕｔを取り出すための出力端子７と、を備えている。

出力段バッファ１は、図示しない出力負荷を駆動するものである。このため、出力段バッファ１は、図１に示すように、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１とからなり、これらが直列に接続されてその共通接続部が出力端子７に接続されている。
すなわち、ＭＯＳトランジスタＰ１は、ソースに高い電源電圧ＶＤＤが供給されるようになっており、ドレインがＭＯＳトランジスタＮ１のドレインに接続され、その共通接続部が出力端子７に接続されている。また、ＭＯＳトランジスタＮ１は、ソースに低い電源電圧ＶＳＳが供給されるようになっている。さらに、ＭＯＳトランジスタＰ１，Ｎ１の各ゲートには、プリバッファ２、３の各出力信号が供給されるようになっている。

プリバッファ２、３は、それぞれ、入力信号Ｉｎと、この入力信号Ｉｎが制御回路４、５で制御される信号とにより動作し、その出力信号によって出力段バッファ１を駆動するものである。
このため、プリバッファ２は、図１に示すように、Ｐ型ＭＯＳトランジスタＰ２と、これとは極性の異なるＮ型ＭＯＳトランジスタＮ３とからなり、これらが直列に接続され、その共通接続部がＭＯＳトランジスタＰ１のゲートに接続されている。

すなわち、ＭＯＳトランジスタＰ２は、ソースに高い電源電圧ＶＤＤが供給されるようになっており、ドレインがＭＯＳトランジスタＮ３のドレインに接続され、その共通接続部がＭＯＳトランジスタＰ１のゲートに接続されている。また、ＭＯＳトランジスタＮ３は、ソースに低い電源電圧ＶＳＳが供給されるようになっている。さらに、ＭＯＳトランジスタＰ２のゲートには入力信号Ｉｎが供給され、ＭＯＳトランジスタＮ３のゲートには入力信号Ｉｎを制御回路４で制御した信号が供給されるようになっている。

また、プリバッファ３は、図１に示すように、Ｐ型ＭＯＳトランジスタＰ３と、これとは極性の異なるＮ型ＭＯＳトランジスタＮ２とからなり、これらが直列に接続され、その共通接続部がＭＯＳトランジスタＮ１のゲートに接続されている。
すなわち、ＭＯＳトランジスタＰ３は、ソースに高い電源電圧ＶＤＤが供給されるようになっており、ドレインがＭＯＳトランジスタＮ２のドレインに接続され、その共通接続部がＭＯＳトランジスタＮ１のゲートに接続されている。また、ＭＯＳトランジスタＮ２は、ソースに低い電源電圧ＶＳＳが供給されるようになっている。さらに、ＭＯＳトランジスタＰ３のゲートには、入力信号Ｉｎを制御回路５で制御した信号が供給され、ＭＯＳトランジスタＮ２のゲートには、入力信号Ｉｎが供給されるようになっている。

制御回路４、５は、入力信号Ｉｎの遷移開始時には、プリバッファ２，３が出力段バッファ１へ出力する信号を緩やかに遷移させ、入力信号Ｉｎの遷移開始時から所定の時間経過後には、プリバッファ２、３が出力段バッファ１へ出力する信号を速やかに遷移させるように、プリバッファ２、３への入力信号を制御するようになっている。
このため、制御回路４は、図１に示すように、Ｐ型ＭＯＳトランジスタＰ４と、これとは極性の異なるＮ型ＭＯＳトランジスタＮ５とからなり、これらが並列に接続された電子スイッチからなる。そして、並列回路の一端側に入力信号Ｉｎが供給され、その他端側から出力される出力信号は、ＭＯＳトランジスタＮ３のゲートに供給されるようになっている。さらに、ＭＯＳトランジスタＰ４，Ｎ５の各ゲートにはプリバッファ２の出力信号が供給され、ＭＯＳトランジスタＰ４，Ｎ５の導通制御が行われるようになっている。

すなわち、ＭＯＳトランジスタＰ４のドレインとＭＯＳトランジスタＮ５のソースとを接続し、この共通接続部が入力端子６に接続されている。また、ＭＯＳトランジスタＰ４のソースとＭＯＳトランジスタＮ５のドレインとを接続し、この共通接続部がＭＯＳトランジスタＮ３のゲートに接続されている。さらに、ＭＯＳトランジスタＰ４，Ｎ５の各ゲートは共通接続され、この共通接続部が、ＭＯＳトランジスタＰ２，Ｎ３の共通接続部およびＭＯＳトランジスタＰ１のゲートにそれぞれ接続されている。

また、制御回路５は、図１に示すように、Ｐ型ＭＯＳトランジスタＰ５と、これとは極性の異なるＮ型ＭＯＳトランジスタＮ４とからなり、これらが並列に接続された電子スイッチからなる。そして、並列回路の一端側に入力信号Ｉｎが供給され、その他端側から出力される出力信号は、ＭＯＳトランジスタＰ３のゲートに供給されるようになっている。さらに、ＭＯＳトランジスタＰ５，Ｎ４の各ゲートにはプリバッファ３の出力信号が供給され、ＭＯＳトランジスタＰ５，Ｎ４の導通制御が行われるようになっている。

すなわち、ＭＯＳトランジスタＰ５のドレインとＭＯＳトランジスタＮ４のソースとを接続し、この共通接続部が入力端子６に接続されている。また、ＭＯＳトランジスタＰ５のソースとＭＯＳトランジスタＮ４のドレインとを接続し、この共通接続部がＭＯＳトランジスタＰ３のゲートに接続されている。さらに、ＭＯＳトランジスタＰ５，Ｎ４の各ゲートは共通接続され、この共通接続部が、ＭＯＳトランジスタＰ３，Ｎ２の共通接続部およびＭＯＳトランジスタＮ１のゲートにそれぞれ接続されている。

次に、このような構成からなる第１実施形態の動作例について、図１および図２を参照して説明する。
図２（ａ）に示すように、時刻ｔ１において、入力信号Ｉｎの電位が「Ｌ」レベルから「Ｈ」レベルに遷移すると、Ｐ型ＭＯＳトランジスタＰ２はオフし、Ｎ型ＭＯＳトランジスタＮ２はオンする。Ｎ型ＭＯＳトランジスタＮ２のオンにより、ノードＡＮ１の電位は速やかに「Ｌ」レベルとなり（図２（ｃ）参照）、Ｎ型ＭＯＳトランジスタＮ１及びＮ４はオフし、Ｐ型ＭＯＳトランジスタＰ５はオンする。

従って、ノードＡＮ２には、入力信号Ｉｎの電位である「Ｈ」レベルが低下することなく伝播するため、ノードＡＮ２電位は「Ｈ」レベルとなり（図２（ｅ）参照）、Ｐ型ＭＯＳトランジスタＰ３はオフする。このとき、図２（ｂ）に示すようにノードＡＰ１の電位は「Ｈ」レベルであり、Ｐ型ＭＯＳトランジスタＰ４はオフし、Ｎ型ＭＯＳトランジスタＮ５はオンしている。従って、ノードＡＰ２には、図２（ｄ）に示すように入力信号Ｉｎの電位である「Ｈ」レベルから、Ｎ型ＭＯＳトランジスタＮ５の閾値電圧だけ降下した電位が伝播するため、Ｎ型ＭＯＳトランジスタＮ３は半オン状態となる。

その後、時刻ｔ２において、図２（ｂ）に示すように、ノードＡＰ１の電位は緩やかに下降を開始する。その下降に伴って、Ｐ型ＭＯＳトランジスタＰ１は半オン状態となり、出力信号Ｏｕｔの電位は「Ｌ」レベルから緩やかに上昇していく（図２（ｆ）参照）。
そして、時刻ｔ３になると、ノードＡＰ１の電位が、Ｐ型ＭＯＳトランジスタＰ４の閾値電圧（絶対値）を超えるので、Ｐ型ＭＯＳトランジスタＰ４はオンになる。Ｐ型ＭＯＳトランジスタＰ４のオンにより、入力信号Ｉｎの電位である「Ｈ」レベルは低下することなく伝播するため、図２（ｄ）に示すように、ノードＡＰ２の電位は速やかに「Ｈ」レベルまで上昇する。

従って、時刻ｔ４では、Ｎ型ＭＯＳトランジスタＮ３は、半オン状態から完全にオン状態に遷移し、ノードＡＰ１の電位は、速やかに「Ｌ」レベルに低下する（図２（ｂ）参照）。これに伴い、Ｐ型ＭＯＳトランジスタＰ１もまた、完全にオン状態へと遷移するため、出力信号Ｏｕｔの電位は速やかに「Ｈ」レベルへと遷移する（図２（ｆ）参照）。
ここで、図２（ｇ）は、Ｐ型ＭＯＳトランジスタＰ１から出力負荷へと流れ出る電流Ｉｖｄｄを示し、図２（ｈ）は、出力負荷からＮ型ＭＯＳトランジスタＮ１へと流れ込む電流Ｉｖｓｓを示している。

上記の電流Ｉｖｄｄは、図２（ｇ）に示すように、Ｐ型ＭＯＳトランジスタＰ１を半オン状態にする、時刻ｔ２からは次第に増加し、Ｐ型ＭＯＳトランジスタＰ１を完全にオン状態にする、時刻ｔ３の時点からは次第に減少する。
なお、上記では、入力信号Ｉｎの電位が「Ｌ」レベルから「Ｈ」レベルに遷移する場合について説明した。これに対して、入力信号Ｉｎの電位が「Ｈ」レベルから「Ｌ」レベルに遷移する場合には、ＭＯＳトランジスタＰ１、Ｎ１など、対になる各ＭＯＳトランジスタの動作が逆となり、電位の極性が各々反転するだけであり、回路動作は上記の場合と同様である。

以上述べたように、第１実施形態では、プリバッファ２、３のＭＯＳトランジスタのゲート電圧を、出力段バッファ１のＭＯＳトランジスタのゲート電圧に基づいて段階的に制御することにより、出力信号Ｏｕｔの遷移開始時には、出力段バッファ１のＭＯＳトランジスタのゲート電圧を緩やかに変化させ、所定の時間経過後には、出力段バッファ１のＭＯＳトランジスタのゲート電圧を速やかに変化させるようにした。

すなわち、第１実施形態では、従来回路と異なり、出力信号Ｏｕｔの遷移開始から完了までの期間において、出力段バッファ１のＭＯＳトランジスタのゲート電圧の遷移が停滞することのないよう制御した。
このため、第１実施形態によれば、入力信号が高速な場合、及び出力段のＭＯＳトランジスタの駆動能力に対して出力負荷が小さな場合に、入力から出力までの応答時間及び出力の遷移時間の増加を抑制できる。
また、第１実施形態によれば、従来回路の特長であった、貫通電流及び不要輻射の低減、及び出力負荷が増大した際にも、応答時間及び遷移時間が極端に増加しない特長は失われていない。

（第２実施形態）
図３は、本発明の出力バッファ回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図１に示す第１実施形態の構成と基本的に同一であり、図１に示す制御回路４、５を、図３に示す制御回路４Ａ、５Ａに置き換えたものである。
すなわち、図３に示すように、制御回路４Ａは、それを構成するＭＯＳトランジスタＮ５のゲートに高い電源電圧ＶＤＤを供給するようにし、制御回路５Ａは、それを構成するＭＯＳトランジスタＰ５のゲートに低い電源電圧ＶＳＳを供給するようにした。すなわち、ＭＯＳトランジスタＮ５，Ｐ５の各ゲートを電源端子に接続するようにした。そして、これらの点が、第１実施形態の制御回路４、５とその構成が異なる点である。

従って、第２実施形態では、図３に示すように、上記の制御回路４Ａ、５Ａの構成を除いた他の部分の構成は図１に示す第１実施形態の構成と同一であるので、同一の構成要素には同一符号を付してその構成の説明は省略する。
このような構成から第２実施形態の動作は、上記の第１実施形態の動作と同様であるので、その動作の説明は省略する。また、第２実施形態によれば、上記の第１実施形態と同様の効果を実現できる。

（第３実施形態）
図４は、本発明の出力バッファ回路の第３実施形態の構成を示す回路図である。
この第３実施形態は、図４に示すように、出力段バッファ１と、この出力段バッファ１を駆動するプリバッファ２、３と、プリバッファ２、３が出力段バッファ１へ出力する信号に基づいてプリバッファ２、３への入力信号を制御する制御回路４、５と、プリバッファ２、３の各出力側と制御回路４、５の各制御端子との間に設けた遅延回路８、９と、入力信号Ｉｎが入力される入力端子６と、出力信号Ｏｕｔを取り出すための出力端子７と、を備えている。

すなわち、この第３実施形態は、図１に示す第１実施形態を基本とし、図４に示す遅延回路８、９をさらに追加するようにしたものである。従って、第３実施形態では、遅延回路８、９を追加した点の構成を除き、他の部分の構成は図１に示す第１実施形態の構成と同一であるので、同一の構成要素には同一符号を付してその構成の説明は省略する。
遅延回路８は、プリバッファ２のＮ型ＭＯＳトランジスタＮ３を半オン状態から完全にオン状態にするための時間を、所定の時間だけ遅延させる回路である。

このため、遅延回路８は、ノードＡＰ１とＰ型ＭＯＳトランジスタＰ４及びＮ型ＭＯＳトランジスタＮ５のゲート間に設けるようにし、そのＭＯＳトランジスタＰ４，Ｎ５のゲートをノードＡＰ３とした。
また、遅延回路９は、プリバッファ３のＰ型ＭＯＳトランジスタＰ３を半オン状態から完全にオン状態にするための時間を、所定の時間だけ遅延させる回路である。
このため、遅延回路９は、ノードＡＮ２とＰ型ＭＯＳトランジスタＰ５及びＮ型ＭＯＳトランジスタＮ４のゲート間に設けるようにし、そのＭＯＳトランジスタＰ５、Ｎ４のゲートをノードＡＮ３とした。

次に、遅延回路８、９の具体的な構成例について、図５および図６を参照しながら説明する。
遅延回路８は、図５に示すように、Ｐ型ＭＯＳトランジスタＰ６と、ダイオード接続されるＰ型ＭＯＳトランジスタＰ７を直列に複数個接続した遅延素子８１と、から構成される。
Ｐ型ＭＯＳトランジスタＰ６は、ゲートが入力端子６に接続され、ソースに高い電源電圧ＶＤＤが供給され、ドレインがノードＡＰ３（ＭＯＳトランジスタＰ４，Ｎ５の各ゲート）に接続されるようになっている。遅延素子８１は、その一端側（入力側）がノードＡＰ１（ＭＯＳトランジスタＰ１のゲート）に接続され、その他端側（出力側）がノードＡＰ３に接続されるようになっている。
遅延回路９は、図６に示すように、Ｎ型ＭＯＳトランジスタＮ６と、ダイオード接続されるＮ型ＭＯＳトランジスタＮ７を直列に複数個接続した遅延素子９１と、から構成される。

Ｎ型ＭＯＳトランジスタＮ６は、ゲートが入力端子６に接続され、ソースに低い電源電圧ＶＳＳが供給され、ドレインがノードＡＮ３（ＭＯＳトランジスタＰ５，Ｎ４の各ゲート）に接続されるようになっている。遅延素子９１は、その一端側（入力側）がノードＡＮ１（ＭＯＳトランジスタＮ１のゲート）に接続され、その他端側（出力側）がノードＡＮ３に接続されるようになっている。
ここで、遅延回路８、９は、図５および図６に示すようにＭＯＳトランジスタの組み合わせにより構成したが、これに代えて、抵抗素子、あるいは抵抗素子と容量素子によって構成するようにしても良い。

次に、図５に示す遅延回路８の動作について、図面を参照して説明する。
図５において、ＭＯＳトランジスタＰ６のゲートに供給される入力信号Ｉｎの電位が「Ｈ」レベルから「Ｌ」レベルに遷移すると、Ｐ型ＭＯＳトランジスタＰ６がオンし、ノードＡＰ３の電位は「Ｈ」レベルに遷移する。一方、入力信号Ｉｎの電位が「Ｌ」レベルから「Ｈ」レベルに遷移すると、Ｐ型ＭＯＳトランジスタＰ６がオフし、ノードＡＰ３の電位は「Ｈ」レベルを保持する。このとき、ノードＡＰ１の電位は「Ｈ」レベルであるが、図４中のＮ型ＭＯＳトランジスタＮ３は半オン状態になるため、「Ｈ」レベルから徐々に下降する。

このため、複数のＰ型ＭＯＳトランジスタＰ７からなる遅延素子８１は、ノードＡＰ１と接続されたＰ型ＭＯＳトランジスタ７側から順次オンし、ノードＡＰ３の電位は、複数のＰ型ＭＯＳトランジスタＰ７の各閾値電圧（絶対値）の和の電位まで下降する。従って、複数からなるＰ型ＭＯＳトランジスタＰ７の個数を設定すれば、入力から出力までの応答時間及び出力の遷移時間を、所望の値に変更することができる。

次に、図６に示す遅延回路９の動作について、図面を参照して説明する。
図６において、ＭＯＳトランジスタＮ６のゲートに供給される入力信号Ｉｎの電位が「Ｌ」レベルから「Ｈ」レベルに遷移すると、Ｎ型ＭＯＳトランジスタＮ６がオンし、ノードＡＮ３の電位は「Ｌ」レベルに遷移する。一方、入力信号Ｉｎの電位が「Ｈ」レベルから「Ｌ」レベルに遷移すると、Ｎ型ＭＯＳトランジスタＮ６がオフし、ノードＡＮ３の電位は「Ｌ」レベルを保持する。このとき、ノードＡＮ１の電位は「Ｌ」レベルであるが、図４中のＰ型ＭＯＳトランジスタＰ３は半オン状態になるため、「Ｌ」レベルから徐々に上昇する。

このため、複数のＮ型ＭＯＳトランジスタＮ７からなる遅延素子９１は、ノードＡＮ１と接続されたＮ型ＭＯＳトランジスタＮ７側から順次オンし、ノードＡＮ３の電位は、複数のＮ型ＭＯＳトランジスタＮ７の各閾値電圧（絶対値）の和の電位まで上昇する。従って、複数からなるＮ型ＭＯＳトランジスタＮ７の個数を設定すれば、入力から出力までの応答時間及び出力の遷移時間を、所望の値に変更することができる。
以上説明したように、第３実施形態では、図１に示す第１実施形態の構成に、遅延回路８、９をさらに追加するようにしたので、制御回路４、５が制御する際の入力から出力までの応答時間及び出力の遷移時間を、所望の値に定めることが可能になる。

本発明は、出力バッファ回路であり、半導体集積装置などに適用される。

本発明の第１実施形態の回路図である。 図１の各部の波形例を示す波形図である。 本発明の第２実施形態の回路図である。 本発明の第３実施形態の回路図である。 遅延回路の具体例を示す回路図である。 遅延回路の他の具体例を示す回路図である。 従来回路の回路図である。 図７の各部の波形例を示す波形図である。

符号の説明

Ｐ１〜Ｐ７ Ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ７ Ｎ型ＭＯＳトランジスタ
１ 出力段バッファ
２、３ プリバッファ
４、５ 制御回路
６ 入力端子
７ 出力端子
８、９ 遅延回路

Claims (6)

1. 出力信号を出力する出力段バッファと、
   入力信号を入力し、前記出力段バッファを駆動するプリバッファと、
   前記プリバッファが前記出力段バッファへ出力する信号に基づいて、前記プリバッファへの入力信号を制御する制御回路と、を備え、
   前記プリバッファは、前記出力段バッファへ出力する信号に基づいて、その駆動能力が段階的に変化することを特徴とする出力バッファ回路。
2. 前記制御回路は、前記入力信号の遷移開始時には、前記プリバッファが前記出力段バッファへ出力する信号を緩やかに遷移させ、前記入力信号の遷移開始時から所定の時間経過後には、前記プリバッファが前記出力段バッファへ出力する信号を速やかに遷移させるように、前記プリバッファへの入力信号を制御することを特徴とする請求項１に記載の出力バッファ回路。
3. 出力信号を出力する出力段バッファと、
   入力信号を入力し、前記出力段バッファを駆動するプリバッファと、
   前記プリバッファが前記出力段バッファへ出力する信号に基づいて、前記プリバッファへの入力信号を制御する制御回路と、を備え、
   前記制御回路は、前記入力信号の遷移開始時には、前記プリバッファが前記出力段バッファへ出力する信号を緩やかに遷移させ、前記入力信号の遷移開始時から所定の時間経過後には、前記プリバッファが前記出力段バッファへ出力する信号を速やかに遷移させるように、前記プリバッファへの入力信号を制御することを特徴とする出力バッファ回路。
4. 前記プリバッファの出力側と前記制御回路の制御端子との間に設け、前記入力信号の入力から前記出力信号の出力までの応答時間および出力の遷移時間を所望の値に設定する回路を、さらに備えたことを特徴とする請求項２または請求項３に記載の出力バッファ回路。
5. 第１のＭＯＳトランジスタを有する出力段バッファと、
   第２のＭＯＳトランジスタ、および前記第２のＭＯＳトランジスタと直列に接続され、前記第２のＭＯＳトランジスタとは極性が異なる第３のトランジスタを有するプリバッファと、
   第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタと並列に接続され、前記第４のＭＯＳトランジスタとは極性が異なる第５のＭＯＳトランジスタがスイッチを構成し、前記プリバッファの入力電圧を制御する制御回路とを備え、
   入力端子が、前記第２のＭＯＳトランジスタのゲートに接続されるとともに、前記スイッチを介して前記第３のＭＯＳトランジスタのゲートに接続され、
   前記第２及び第３のＭＯＳトランジスタの接続点が、前記第１のＭＯＳトランジスタのゲートに接続されるとともに、前記第４及び第５のＭＯＳトランジスタの各ゲートに接続され、
   かつ、前記第1 のＭＯＳトランジスタのドレインが出力端子に接続されていることを特徴とする出力バッファ回路。
6. 第１のＭＯＳトランジスタを有する出力段バッファと、
   第２のＭＯＳトランジスタ、および前記第２のＭＯＳトランジスタと直列に接続され、前記第２のＭＯＳトランジスタとは極性が異なる第３のトランジスタを有するプリバッファと、
   第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタと並列に接続され、前記第４のＭＯＳトランジスタとは極性が異なる第５のＭＯＳトランジスタがスイッチを構成し、前記プリバッファの入力電圧を制御する制御回路とを備え、
   入力端子が、前記第２のＭＯＳトランジスタのゲートに接続されるとともに、前記スイッチを介して前記第３のＭＯＳトランジスタのゲートに接続され、
   前記第２及び第３のＭＯＳトランジスタの接続点が、前記第１のＭＯＳトランジスタのゲートに接続されるとともに、前記第４のＭＯＳトランジスタのゲートに接続され、
   前記第５のＭＯＳトランジスタのゲートが電源端子に接続され、
   かつ、前記第１のＭＯＳトランジスタのドレインが出力端子に接続されていることを特徴とする出力バッファ回路。

Images