JPH02166915A - 負荷反応遷移制御付バツフア回路 - Google Patents

負荷反応遷移制御付バツフア回路

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JPH02166915A
JPH02166915A JP1273915A JP27391589A JPH02166915A JP H02166915 A JPH02166915 A JP H02166915A JP 1273915 A JP1273915 A JP 1273915A JP 27391589 A JP27391589 A JP 27391589A JP H02166915 A JPH02166915 A JP H02166915A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はフィード・パック手段を通して出力信号月／
４を制御する複合バッファ及び出力ドライバ回路に関す
る。
〔従来の技術〕
集積回路の接地線や電源線にノイズとして現われる電圧
ス・臂イクは集積回路が小さくなるにつれて相対的な大
きさ及びその頻度の両方で増加してくる。集積回路の接
続線の抵抗及びインダクタンスが主な過渡的ノイズ電圧
源となっているということがわかってきた。電源・ぐノ
ドから接地・にノドへの電流の急激な変化がそのような
チップを通る線のノイズ・レベルの大きさに大きく関与
している。現在、集積回路の寸法を小さくすることは線
の幅を拡張してそのインビダンス・レベルヲ大キく下げ
ることをこばんでいる。ノイズ源の除去の試みは更に集
積回路のスイッチング・スピードの短縮及びそれに関す
るａｌ／ｄｉ効果の減少によってよシ複雑化している。
抵抗及びｄ！／ｄＧ効果による集積回路電源及び接地線
のノイズ信号は入力／出力（Ｉｌｏ）バッファが容量性
負荷を切換えるのに使用される場合によシ多く現われる
。このノイズ源の大きさはＣＭＯＳタイプの集積回路を
使用したときにより増加すると思われ、そ、のＣＭＯ８
集積回路の負荷はほとんど容量性である。
電源線及び接地線のノイズを除去する多数の回路及び技
術が提案されてきた。例えば、米国特許第４，１２９，
７９２号は、出力ドライブ電流がカスケード・トランジ
スタ段のスイッチング速度に従い時間的連続性をもりて
可能化される２つ又はそれ以上のスイッチング装置によ
って供給されるようにした回路を提供している。又、米
国特許第４．６３８，１８７号は電流ス／Ｊイク効果を
小さくするため時間が連続的に可能化されるようにした
並列接続トラン・ゾスタ段の他の構造を開示している。
〔発明が解決しようとする問題点〕
上記のように、その他多くの文献に開示されている技術
は典型的な先端の集積回路におけるある電源線及び接地
線のスイッチング・ノイズ問題を解決することはできる
が、出力パッドの容量性負荷の大きさに対する出力バッ
ファ電流の変化率を調節する回路の必要性がいまだ残さ
れている。そのような変化率の補償はフィードバック信
号に応答して、急激な電流変化を制限し、関連する電源
線及び接地線のｄｉ／ｄ套ノイズ・レベル−１］制する
のが望ましい。
〔問題を解決するための手段〕
この発明は上記の問題点を下記のようにして解決した。
従って、この発明は、フィードバック手段を通して出力
信号ａｓ／ａ＋を制御し、遷移の後の出力段の十分なプ
ルアンプを保証し、大容量性負荷に対して供給される瞬
間電流を制限するよう出力トランジスタのターンオン率
又は速度を制御するようにした複合バッファ及び出力ド
ライバ回路を提供する。これら混合したバッファ回路の
特徴は負荷応答フィードパンクの感度を上げ、電流サー
ジ・ノイズを減少し、その結果適当な大きさのＤＣ電圧
レベルを保証するものである。
この発明の好ましい実施例は、出力トランジスタの制御
電極と出力ノード間に容量性フィードバックを用い、容
量性負荷に対する出カドラン・ゾスタのスイッチング速
度を調節している。出力トランジスタのターンオン電流
スノヤイクは出力トランジスタの制御ダートとスイッチ
された制御信号源との間に挿入された抵抗性要素によっ
て更に制御される。
出力ノードの安定状態電圧はロジック・ダート出力信号
によってドライブされるプルアンプ・トランジスタを使
用して獲得される。そのロジック・ケ゛−トの出力状態
は入力コマンド信号と最終安定状態レベルの方に進行す
る出力ノード電圧レベルとの組合わせに基づいて決定す
る。
ブツシュグル出力トランジスタを使用したこの好ましい
トライ・ステート構造のために、この発明は前述の出力
トランジスタの制御ダートに作用するプルダウン・トラ
ンジスタを含む。プルダウン・トランジスタは制御ｒ−
トがターンオンしたときにスイッチされるよりも相当速
く出力トランジスタの制御ダートをスイッチするよう設
計される。これは、出力をドライブするのに相補トラン
ジスタ対が使用されたときに重複スイッチング・タイプ
の短絡を避けるためである。トライ・ステート動作はタ
ーンオンで選択的に相互作用する複合ロジック・ケ゛−
トを通し、安定状態制御信号で可能化される。
〔実施例〕
第１図のバッファ回路１はこの発明による要素の基本的
形態である。この回路は集積回路内で発生する信号に応
答してその出力・母ノドをドライブするのに特に適合す
るものである。第１図の回路は出力パッド２及び代表的
な容量性パッド負荷ＣＬを含む。第１図の回路は高速ス
イッチング信号“データイン”を受信し、出力パッド２
をドライブする電界効果トランジスタ（ＦＥＴ）　３を
持ち、接地線のｄｉ／ｄｓ効果を最少にする。
この回路の目的は３つの回路構成によって満足される。
第１に、ｎチャンネル出力ドライバＦ’ＥＴ３はそのソ
ース電極４と制御ダート電極６との間に接続されたスリ
ニー・レート制限フィードバック容量又はキヤ・母シタ
７を有する。第２に、ドライバ・トランジスタ３を可能
化するため、ノード９のプルアップ作用及び制御電極６
の漸進効果がインバータの制限された出力容量によって
抑制される。その結果、トランジスタ３を可能化するケ
゛−ト電極６の上昇電圧のス１７．−・レートは制限さ
れたドライブ・インバータ１２、抵抗１１及び１３、キ
ャ）？シタ７の結合効果によって減少する。
正遷移のデータイン信号は比較的大きく速いトランジス
タ８を直接可能化するのに使用される。トランジスタ８
はノード９及びトランジスタ３のケ９−ト電甑６を、ノ
ード９が正方向に移行することができる速度より相当速
く接地の方に引っ張る。
この発明の第３の面はオア・ゲート１４に入る信号のロ
ジック結合から発生する。オア・ダート１４は信号デー
タインとノぐノド２からのフィードバック信号とを結合
してｐチャンネル・トランジスタ１６をドライブする出
力信号をそこから供給する。
オア・ケ゛−ト１４は、データイン信号が“ロー２とな
り、・ぞノド２の電圧が電源電圧の約半分に下った後如
、トランジスタ１６を可能化してノード９を電源電圧ｖ
ＤＤの方に引っ張るのが望ましい。
この第３の面は、この安定状態又は終結がノード９から
トランジスタ３にドライブすることが電源ｖＤＤの全電
圧に基づくものであるということを保証する。
フィードバック・キヤＡシタ７の公称値は５０ピコフア
ラツドの公称容量負荷ＣＬをドライブし、２４ミリアン
ペアの公称ＤＣ電流導通特性を表わすように設計された
出力トランジスタ３のために２ピコフアラツドのレンジ
である。これらの容量において、抵抗１１．１３は３０
０〜４００オームの公称範囲を持ち、フィードバック抵
抗１７は公称２５０オームである。プルダウン・トラン
ジスタ８の物理的寸法及び電気的特性は、ケ゛−ト電極
６のプルダウン・レートがインバータ１２で発生したゾ
ルアップ・レートの約４倍であることを保証するように
選ばれる。
第１図に大体示したこの発明の好ましい実施例を第２図
に示す。この回路は信号ＥＮＡＢＬＥに応答して選択的
に動作しうるエネーブル・モードを有するトライ・ステ
ート特性を含む。回路に要求されたトライ・ステート特
性を実施するため、出力・ゼット２は、ｐチャンネル・
トランジスタ１８がＡ？ノド２を電源ノードＶＤＤに引
っ張り、ｎチャンネル・トランジスタ１９が・マッド２
を接地電位に引っ張ると共に、相補対の電界効果トラン
ジスタによってドライブされる。出カッぐノド・ドライ
バ・トランジスタ１８，１９の各制御又はダート電極は
夫々のフィードパンク・キャノぐシタ２１．２２を通し
て／？ラッドのノードに接続される。トランジスタ１８
，１９のダート電極Ｆｉｒ−タイン信号のレベルに直接
応答して中間ノード２６，２７に作用する電気的に相補
のプーリング・トランジスタ２３　、、２４によって個
々にドライブされる。再び、中間ノード２６．２７は夫
々の抵抗２８゜２９によってドライバ・トランジスタ１
８．１９の制御ダート電極から分離される。
ノア・ケ゛−ト３１の制限された電流ドライブ容量は、
更に抵抗２９．３３及びフィードパンク容量２２によっ
て抑圧されて、グルダウン・ドライバ・トランジスタ１
９によって導通された／？フッド−地電流の初期スロー
プを形成する。抵抗２８゜３４を通してキヤ・ぐシタ２
１と相互に作用するオア・ケ”−ト３２の電流容量はゾ
ルアップ・・ドラ・イパ・トランジスタ１８に対応する
効果を与える。
第１図で導入された概念においては、抵抗３３゜３４は
、入力信号の遷移が６ハイ”−ロー″か又はパロー　−
ハイ”かによって、ドライバ・トランジスタ１８．１９
の制御ダート電圧の変化レートに相対的差違を設定する
ため、中間ノード２７．２６から夫々のロジック・ダー
ト３１．３２を分離する。よシ大きく、より速く且つよ
り直接的に接続されているトランジスタ２３．２４は夫
夫のケ゛−１−３７，３６を通して可能化されるよりも
約４倍速く夫々の出力ドライバ・トランジスタ１８，１
９をディセーブルして、両トラン・ゾスタ１８．１９の
望ましくない同時可能化を防止する。
この４の因数は、１つの出力ドライ／Ｊ・トランジスタ
のディセーブルとその相補トランジスタの可能化との間
に十分な余裕を与えて、普通の製造上のばらつきによる
性能の差違をうめあわせる。
出カバノド２の安定状態信号は出力・９ツド電圧の状態
を感知するロノソク・ダートによって適当に保証される
。この実施例におけるオア・ゲート３６及びノア・ダー
ト３７はｐチャンネル・トランジスタ３８及びｎチャン
ネル・トランジスタ３９に夫々作用して出力ドライ／Ｊ
・トランジスタ１９．１８を完全に可能化するため、適
当な電源及び接地レベルの方に夫々の中間ノード２７，
２６を十分に引っ張るようにする。又、・ぐノド電圧が
電源電圧の約半分に達したときに、ロソツク・ダート３
６．３７はパッド２から抵抗４１を通して送信されたフ
ィードバック信号に応答するのが好ましい。
ＥＮＡＢＬＥラインの′”ハイ”信号は第２図のバッフ
ァ回路４２をトライ・ステート動作モードにして、・ぐ
ノド２が電源及び接地ライン両方から同時に遮断される
ようにする。これは両ドライバ・トランジスタ１８．１
９を同時にディセーブルすることによって行われる。Ｅ
ＮＡＢＬＥ状態はノードに安定状態電圧を設定するｒ−
ト（すなわち、ゲート３６゜３７）と同様、電流の立上
りの初期速度を定めるケ゛−ト（すなわち、ダート３１
．３２）に送信される。
電流の高速変化を生じさせる接地及び電源ラインのノイ
ズ・ス・ぐイク（ｄｊ／ｄＧ）をほぼ減少するようにし
た第２図の回路の特性は第３図乃至第１０図の一連の実
測図から明らかである。各図は約５Ｖの・ぞノド出力電
圧遷移とそれに関する電源電圧又は接地線のノイズ電圧
レベルとを示す。第３図乃至第６図は公称レベル２０ピ
コフアラツドで負荷された・ぐノドにおける波形であり
、第７図乃至第１０図は公称１２０ピコフアラツド負荷
を有するパッドのものである。
第３図の波形は第２図の回路の・ｅノド電圧のハイ”−
′′ロー″電圧遷移に対するものであり、第４図は相対
的に比較しうる先行技術の出力パッド・ドライバ回路の
対応する遷移の実績である。
同様に、第５図はこの発明の回路における正立上り遷移
とそのノイズとを示し、第６図は先行技術の対応する結
果を示す。第７図はノ・イ”−°゛口”遷移状態の下に
おけるこの発明の回路の大きな容量性負荷の影響を示し
、第８図は先行技術回路のそれに対応する影響を示す。
第９図は重い容量性負荷の下にあるこの発明の”１ｌｆ
ｆ−−／・イ″遷移を示し、第１０図はそれに対応する
先行技術の実績を示す。ノイズ・レベルを比較すると、
明らかにこの発明の回路が示した実績、によってその改
良が明確となった。例えば、相対的な５０ミリボルトの
ピーク間ノイズ（第３図のこの発明で示した）は第４図
の先行技術と比較するとその量は１／２より小さい。
第３図乃至第６図に使用された２０ピコフアラツド負荷
はテスト・オノシロスコープによるものであり、・ぐノ
ドはそれ以外負荷されていない。第７図乃至第１０図に
示すテスト結果に使用された１２０ピコフアラツドはノ
ぐノド２に更に１００ピコフアラツドの不活性負荷を追
加した。
第２図の回路にあるフィードバンク・キャパシタ２１．
２２の重要性を過少評価してはならない。
そのキャパシタは前述の３増加動作中その波形の成形に
寄与するだけでなく、出力・ｆノド２の低い容量性負荷
レベルに対するスイッチング速度を抑制するに適した負
性フィードバックを供給する。
はとんどの先行技術は重い容量性負荷状態のためにドラ
イバ・トランジスタを通して流れる電流を制限すること
にのみ集中するのに対し、この発明の回路は、その制御
の範囲を高いｃＢ／ｄｔ効果を有する低容量性負荷範囲
に拡張する。パッド電圧の高い変化速度は、すべてキヤ
・ぞシタ２１又は２２全通してドライバ・トランジスタ
のデート電極にフィードバックされる。その結果、この
発明の回路は、先端技術のＣＭＯＳクラスの集積回路装
置及び現今に典型的な種類の負荷１、すなわち・ぞノド
の容量性負荷のばらつき又は変動に対するオープン・ル
ープ及びクローズド・ループ補償を提供する。
【図面の簡単な説明】
第１図は、この発明の基本的特徴を示した回路図、 第２図は、０ＭＯ８電界効果トランジスタ及びトライ・
ステート制御を有するこの発明の好ましい構成を示す回
路図、 第３図乃至第１０図は、好ましい実施例及び代表的な先
行技術の相対的実施レベルを示した線図である。 図中、１・・・バッファ回路、２・・・出力ノソンド、
３・・・ＦＥＴ、７・・・キャノぞシタ、８，１６・・
・トランジスタ、９・・・ノード、１１，１３．１７・
・・抵抗、１２・・・インバータ。 出願人代理人　　斎　藤　　　勲 ＦＩＧ、１ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６ ０ｍＶ １０口５ ＦＩＧ、７ ＦＩＧ、９ ＦＩＧ、８ ＦＩＧ、１０

Claims (1)

  1. 【特許請求の範囲】 電源の第１の側に接続された第１のトランジスタによっ
    て駆動される出力ノードと、 前記出力ノードと前記第１のトランジスタの制御電極と
    の間に接続された容量性フィードバック手段と、 データイン信号の第１の状態に応答して前記第１のトラ
    ンジスタの制御電極を前記電源の第１の側に急速に引張
    るよう接続された第２のトランジスタと、 前記データイン信号の第２の状態に応答して前記第１の
    トランジスタの制御電極を前記電源の第２の側の方に緩
    慢に引張るよう接続されたスイッチ手段とを含む負荷反
    応遷移制御付バッファ回路。
JP1273915A 1988-11-09 1989-10-23 負荷反応遷移制御付バツフア回路 Expired - Lifetime JP2700419B2 (ja)

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JPH02166915A true JPH02166915A (ja) 1990-06-27
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EP (1) EP0368524B1 (ja)
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