JP2008537366A - Ｉ２ｃバス用エッジレート制御回路 - Google Patents

Abstract

Ｉ²Ｃバス応用向けのエッジレート制御回路装置(300)が、受信信号の状態遷移に応答する第１回路段(10, M1, M3)を具えている。さらに、第２回路段(310, 25, 20, 35, 45, M4, ESD)が受信信号の状態遷移に応答し、第２回路段は、受信信号の状態遷移に応答して起動されてＩ²Ｃバス用のエッジ遷移信号を供給する駆動回路(M4)、及びこの駆動回路を制御してエッジ遷移信号の遷移レートを調整すべく構成された調整回路(310, R1, R2, M0, M2)を含み、この遷移レートは第１回路段における受信信号の遷移レートより大きく、かつＩ²Ｃバス上での通信用に指定された最小遷移レートより大きく最大遷移レートより小さい。

Description

本願は、米国特許仮出願第60/656,736号、発明の名称”Edge-Rate Control”、2005年2月25日出願に基づいて優先権を主張する。

本発明は、ＩＣ間通信（Ｉ²Ｃ（Inter-IC Communication））回路用のエッジレート制御に関するものである。特に、本発明は、広範囲の電源電圧にわたる使用を意図したＩ²Ｃデバイス用のエッジレート制御を提供することに関するものである。

米国特許第4,689,740号

Ｉ²Ｃ（アイ−スクエア−アイ）バスとして一般に知られているＩＣ間バスは、システム内の集積回路間の通信リンクを提供する制御バスである。ソフトウェアで規定されたプロトコルを伴うこの単純な二線バスは、フィリップス社によって1980年代初期に開発され、システム制御用の世界的なデファクト・スタンダード（事実上の業界標準）になるまで進化し、温度センサ及び電圧レベル変換器から、ＥＥＰＲＯＭ、汎用Ｉ／Ｏ、Ａ／Ｄ及びＤ／Ａ変換器、コーデック（ＣＯＤＥＣ：符号復号器）及びすべての種類のマイクロプロセッサまでのあらゆるものに進出している。Moelands他による米国特許第4,689,740号、発明の名称”Two-Wire Bus-System Comprising a Clock Wire and a Data Wire for Interconnecting a Number of Stations”は、クロックバス配線及びデータバス配線によって相互接続された多数のステーションを具えたコンピュータシステムを記載し、これらの配線は共に、ステーションによって配線上に生成される信号の配線論理機能を形成し、上記米国特許はその全文を参考文献として本明細書に含める。

Ｉ²Ｃバスが２０年以上持ちこたえたことにはいくつかの理由が存在する。初めに、このバスは性能に後れを取らずについていき、今日は３レベルのデータ転送レートを提供し、即ち標準モードでは100kbpsまで、ファストモードでは400kbpsまで、そしてハイスピードモードでは3.4Mbpsまでを提供する。近年導入されたハブ、バスレピータ（バス中継器）、双方向スイッチ、及びマルチプレクサ（多重器）は、このバスがサポートすることのできる装置の数を増加させ、バスのキャパシタンスをその当初の最大値400pFを十分上回るまで拡大させた。また、ソフトウェア制御の衝突検出及びアービトレーション（調停）は、複雑なシステムにおいてもデータ破壊を防止して信頼性のある性能を保証する。しかし、性能以上に使い易さが存在する。単純な２本の線はシステム内のすべてのＩＣを接続する。あらゆるＩ²Ｃデバイスを共通のＩ²Ｃバスに取り付けることができ、そしてあらゆるマスター装置があらゆるスレーブ装置と情報を交換することができる。ソフトウェア制御のアドレス指定方式はアドレス復号化ハードウェアの必要性を解消し、そして外部論理を設計してデバッグする必要性は存在しない、というのは、こうした論理はＩ²Ｃプロトコルによって既に提供されているからである。

設計者は、単に新たな装置及び機能を既存のバスに取り付けて、ブロック図から最終的なハードウェアに迅速に移行させることができる。Ｉ²Ｃバスは空間も節減し、全体的なコストを低下させる。二線構造はより少数の配線を意味し、従ってＰＣＢ（プリント回路基板）をずっと小さくすることができる。デバッグ及びテストも容易になる、というのは、検証すべき配線及び情報源がより少数であるからである。システムが何世代かにわたって進化すると共に、システムの残りの部分に影響を与えずにＩ²Ｃデバイスを容易に追加または除去することが可能になる。

Ｉ²Ｃバス及び他のバス内で信号伝送するに当たり、デバイスの入力からデバイスの出力へのノイズの伝搬を最小化することが重要である。例えば、複数入力の同時切換は、論理値「０」から論理値「１」への場合のように入力が１つの論理状態から他の論理状態に遷移する際にノイズを発生させ得る。出力ノイズの尤度を最小化するために、エッジレート制御がしばしば用いられる。遅延を導入して、入力に誘起される過渡ノイズ（例えばリンギング、スイッチングノイズ、等）から十分な時間が経過するまで、出力が異なる論理状態に遷移しないようにする。

一部のＩ²Ｃ応用では、Ｉ²Ｃ出力用のエッジレート制御はキャパシタ・フィードバックを用いて立下りエッジを低速にする。一定のエッジレートを生成する１つの方法は、立下りエッジを固定のdv/dtに設定するために、固定電流源をフィードバック・キャパシタと共に使用することを必要とする。エッジレートを制御する他の方法は、静的電流を消散させずに抵抗器を使用して充電電流を制限する。この方法はＲＣ型のエッジ制御となる。

一つの応用例では、エッジレート制御方法が電流（カレント）ミラーを使用し、これは静的電流を消費する。またこの方法は、固定のdv/dtレート（速度）により、立下り時間にバス電圧の関数としての変化を生じさせる（即ち、Ｖ_ddが大きい際には、0.7×Ｖ_ddから0.3×Ｖ_ddまでの遷移を行うのにより長時間を要する）。

（従来技術の）ＩＣ（電流源−キャパシタ）エッジレート制御法を示す図１を参照しながら説明する。図には、立上り／立下り時間に対する入力電圧Ｖ_in及び出力電圧Ｖ_outの波形プロットの例を示す。約2.25V及び約5.5Vの２例の入力電圧（１２５，１３０）が共に、約3.52μS（Ｔ₁）の所で論理値「１」から論理値「０」に遷移している。所定の遅延後に、出力は「ハイ（高）」から「ロー（低）」への遷移で応答している。波形１２５’の遅延は波形１３０’の遅延よりずっと小さい。波形１２５’は約3.6μSの所で、Ｔ_delay125＝(Ｔ₂−Ｔ₁)でハイからローに遷移し、即ちＴ_delay125＝(3.60μS−3.52μS)＝0.08μSである。波形１３０’は約3.75μSの所で、Ｔ_delay130＝(Ｔ₃−Ｔ₁)でハイからローに遷移し、即ちＴ_delay130＝(3.75μS−3.52μS)＝0.23μSである。波形１２５’と１３０’との遅延の差は約0.15μSである。

他方では、他の応用例（即ちＲＣエッジレート制御）では、一旦遷移が完了すると、抵抗器で制限された電流は静的電流を有しない。しかし、0.7×Ｖ_ddから0.3×Ｖ_ddへの遷移はＶ_ddが増加すると共に加速される、というのは、利用可能な充電電流はＶ_ddの関数であり、出力が下降し始める前の遅延はＶ_ddが低下すると共に急速に増加する。１つのＩ²Ｃ部品を多数の応用に用いる状況では、こうした立上り及び立下り時間の変動は部品の多用性を制限する。

（従来技術の）ＲＣエッジレート制御法を示す図２を参照しながら説明する。図には、立上り／立下り時間に対する入力電圧Ｖ_in及び出力電圧Ｖ_outの波形プロットの例を示す。約2.25V及び約5.5Vの２例の入力電圧（２２５，２３０）が共に、約3.52μS（Ｔ₄で示す）の所で論理値「１」から論理値「０」に遷移している。所定の遅延後に、出力は「ハイ（高）」から「ロー（低）」への遷移で応答している。波形２２５’の遅延は波形２３０’の遅延よりずっと大きい。波形２２５’は約3.64μSの所で、Ｔ_delay225’＝(Ｔ₅−Ｔ₄)でハイからローに遷移し、即ちＴ_delay225’＝(3.64μS−3.52μS)＝0.12μSである。波形２３０’は約3.75μSの所で、Ｔ_delay230’＝(Ｔ₆−Ｔ₄)でハイからローに遷移し、即ちＴ_delay230’＝(3.57μS−3.52μS)＝0.05μSである。波形２２５’と２３０’との遅延の差は約0.07μSである。

同じ部品を広範囲の電源電圧にわたって使用することができ、最小の伝搬遅延を有し、エッジレート制御のノイズ低減の有益性を保ちつつ、また携帯型ハンドヘルド装置のような電力に敏感な応用において静的電力が０である、Ｉ²Ｃ部品にとって有用な回路の必要性が存在する。

本発明は、広範囲の電源電圧のような動作条件にわたってその性能を維持する構成部品を必要とするＩ²Ｃ応用において有用であることが判明している。本発明は、抵抗−キャパシタ・エッジレート制御法の０の静的電力を、電流ミラー制御の出力立下りエッジ制御のより高速なターンオン（オン状態への切換）の特徴と組み合わせる。本発明は、広いＶ_dd範囲にわたるより不変な遷移時間も生成する。

本発明の好適例では、Ｉ²Ｃバス用途向けのエッジレート制御回路装置が存在し、この回路装置は第１回路段を具え、第１回路段は受信信号の状態遷移に応答する。さらに第２回路段が、この受信信号の状態遷移に応答する。第２回路段は、受信信号の状態遷移に応答して起動されてＩ²Ｃバス用のエッジ遷移信号を供給する駆動回路、及びこの駆動回路を制御して上記エッジ遷移信号の遷移レート（遷移速度）を調整すべく構成された調整（レギュレーション）回路を含む。この遷移レートは、第１回路段における受信信号の遷移レートより大きく、かつＩ²Ｃバス上での通信用に指定された最大遷移レートより小さく最小遷移レートより大きい。

他の好適例では、シリアル通信バス応用向けのエッジレート制御回路装置が存在する。この回路装置は、受信信号の状態遷移に応答する第１手段を具えている。さらに、受信信号の状態遷移に応答する第２手段が存在する。第２手段は、受信信号の状態遷移に応答して起動されてＩ²Ｃバス用のエッジ遷移信号を供給する駆動手段、及びこの駆動手段を制御して上記エッジ制御信号の遷移レートを調整する調整手段を含む。この遷移レートは受信信号の遷移レートより大きく、かつＩ²Ｃバス上での通信用に指定された最大遷移レートより小さく最小遷移レートより大きい。

さらに他の好適例では、Ｉ²Ｃバスにおいて使用されるエッジレート制御回路が存在する。この回路は、第１端子、分圧端子、及び第２端子を有する抵抗分圧器を具えている。ソース、ドレイン、及びゲート端子を有する第１ＮＭＯＳトランジスタ、及びソース、ドレイン、及びゲート端子を有する第１ＰＭＯＳトランジスタが存在し、第１ＮＭＯＳ及び第１ＰＭＯＳトランジスタのドレイン端子どうしは互いに結合され、第１ＰＭＯＳトランジスタのソース端子は抵抗分圧器の分圧端子に結合され、第１ＰＭＯＳトランジスタのゲート端子は抵抗分圧器の第２端子に結合され、そして第１ＮＭＯＳトランジスタのソース端子は接地に結合されている。この好適例はさらに、ソース、ドレイン、及びゲート端子を有する第２ＮＭＯＳトランジスタ、及びソース、ドレイン、及びゲート端子を有する第２ＰＭＯＳトランジスタを具え、第２ＰＭＯＳトランジスタのゲート端子は入力端子において第２ＮＭＯＳトランジスタのゲート端子に結合され、第２ＰＭＯＳトランジスタのドレイン端子は抵抗分圧器の第１端子に結合され、第２ＮＭＯＳトランジスタのドレイン端子は抵抗分圧器の第２端子に結合されている。さらに、ソース、ドレイン、及びゲート端子を有する第３ＮＭＯＳトランジスタが存在する。さらに、第１端子及び第２端子を有するキャパシタが存在し、このキャパシタの第１端子は第３ＮＭＯＳトランジスタのゲート端子、及び抵抗分圧器の第２端子に結合されている。上記キャパシタの第２端子は出力端子において第３ＮＭＯＳトランジスタのドレイン端子に結合され、第３ＮＭＯＳトランジスタのソース端子は接地に結合されている。ＥＳＤ（静電気放電）保護回路が、出力端子と第１ＮＭＯＳトランジスタのゲート端子との間に挿入されている。

上述した本発明の概要は、開示する本発明の各実施例、あるいは本発明のすべての態様を表現することを意図したものではない。他の態様及び実施例は、以下の図面及び詳細な説明において提供される。

本発明は、以下の図面を参照した本発明の種々の実施例の詳細な説明を考慮すれば、より完全に理解することができる。

本発明は、電源電圧及び温度のような広範囲の動作条件にわたってその性能を維持する構成部品を必要とするＩ²Ｃ応用において有用であることが判明している。本発明は、抵抗−キャパシタ（ＲＣ）エッジレート制御法の０の静的電力を、電流ミラー制御（ＩＣ：電流−キャパシタ）の出力立下りエッジ制御のより高速なターンオン（オン状態への切換）の特徴と組み合わせる。本発明は、広いＶ_dd範囲にわたるより不変な遷移時間も生成する。

本発明による一実施例では、エッジレート制御回路が第１回路段を含む。第１回路段は、入力端子で受信した信号の状態遷移に応答する。さらに第２回路段が、受信信号の状態遷移に応答する。第２回路段には駆動回路及び調整回路が含まれる。駆動回路は受信信号の状態遷移に応答して起動されてＩ²Ｃバス用のエッジ遷移信号を供給する。調整回路は、駆動回路を制御してエッジ遷移信号の遷移レートを調整するように構成されている。この遷移レートは、第１回路段の入力端子における受信信号の遷移レートより大きいことが望ましい。しかし、この遷移レートは、Ｉ²Ｃバス上での通信用に指定された最小遷移レートより大きく、かつ最大遷移レートより小さいべきである。

エッジレート制御回路内では、調整回路は、駆動回路の出力に結合されたフィードバック信号に応答する。Ｉ²Ｃのような特定のバス応用については、駆動回路をＩ²Ｃバスに接続することができる。他の応用については、駆動回路及び調整回路が少なくとも１つの回路ノードを共用することができる。調整回路はさらに、エッジ遷移信号の遷移レートを、第２回路段のパラメータの関数として、かつＩ²Ｃバスによる負荷パラメータ及び第２回路段の外部にある回路素子のパラメータに依存せずに提供することができる。これに加えて、調整回路はエッジ遷移信号の遷移レートを、第２回路段の回路パラメータの関数として、かつ第２回路段に電力を供給する電力ノードからの電力供給レベルにおける電圧及び電流の変動に依存せずに提供することができる。

上述したエッジレート制御回路は他の特徴を含むことができる。第２回路段は、過剰な電流を駆動回路から離れて分流させることによって、受信信号の状態遷移に対して一貫性のある応答を提供する分流回路を含むことができる。この分流回路はさらに、分圧回路、及びこの分圧回路内のあるノードに存在する電圧変化に応答して起動される電流切換回路を含むことができる。

上記調整回路は、上記駆動回路の出力に結合されたフィードバック信号に応答し、このフィードバック信号は上記分流回路に結合されて、エッジ遷移信号の遷移レートの調整を促進する。特定実施例では、第２回路段は、受信信号の状態遷移に対する高速の応答を提供して上記駆動回路を起動するＲＣベースの回路を含む。

なお、Ｉ²Ｃバスには少なくとも２本の配線が存在する。Ｉ²Ｃは、能動的なプルダウン及び受動的なプルアップによる信号伝送を可能にすることによって受動的な通信を提供する。本発明による回路装置は、Ｉ²Ｃバス、及び上記第１回路段及び上記第２回路段に相当する１つ以上の追加的回路に適している。

なお、構成部品の配置を述べれば、ＭＯＳデバイスでは、Ｐ−ＭＯＳデバイスについては、ソースは高電位（例えばＶ_dd）に接続され、ドレインは低電位に接続される。Ｎ−ＭＯＳデバイスについては、ソースは低電位（例えばＶ_ss）に接続され、ドレインは高電位に接続される。電気的には、ソースとドレインとは類似している。ＭＯＳトランジスタでは、ソース及びドレイン端子をソース／ドレイン端子またはＳ／Ｄ端子と称することが便利であることが多い。

図３を参照しながら説明する。本発明による一実施例では、上記エッジレート制御回路において、抵抗−キャパシタ・エッジレート制御回路の抵抗器が、出力の立下りエッジの期間中のみにスイッチオンされる電流源に置き換わっている。このエッジレート制御回路は２つの抵抗器及び２つの能動トランジスタを含む。

回路３００は、入力１０、出力２０、及び副回路３１０を含む。Ｐ型トランジスタＭ1のゲート端子はＮ型トランジスタＭ3のゲート端子に結合されている。これらのゲート端子は入力１０に結合されている。Ｍ1のソースはＶ_dd（７０）に結合されている。Ｍ3のソースは接地（６５）に結合されている。副回路３１０は、Ｍ1（５）のドレイン端子及びＭ3（１５）のドレイン端子に結合されている。追加的な端子２５及び３５はそれぞれ、キャパシタＣ0及びＥＳＤ保護回路に結合されている。副回路３１０は、分圧器として構成された抵抗器Ｒ1及びＲ2を含む。この分圧器にはトランジスタＭ0及びＭ2が結合されている。ノード５では、Ｍ1のドレイン端子がＲ1に結合されている。接続１５では、Ｍ3のドレイン端子がＲ2に結合されている。抵抗器Ｒ1及びＲ2はＲ_div（６０）に結合されている。トランジスタＭ0はＰ型である。Ｍ0のソースはＲ_divに結合されている。ノード５５では、Ｍ0及びＭ2のドレインが互いに結合されている。Ｍ2のソースは接地（６５）に結合されている。さらに、Ｒ2に接続された接続１５は、トランジスタＭ0のゲートにも結合されている。ノード２５では、キャパシタＣ0の第１端子が、トランジスタＭ0のゲート端子及びＮ型トランジスタＭ4のゲート端子に結合されている。トランジスタＭ4のドレインは、キャパシタＣ0の第２端子及び出力２０に結合されている。トランジスタＭ4のソースは接地（６５）に結合されている。ノード３５では、静電気保護回路（ＥＳＤ）ブロックの第１端子がトランジスタＭ2のゲート端子に結合されている。ＥＳＤ保護回路の第２端子４５は出力２０に結合されている。ＥＳＤ保護回路は、本発明を製造するために使用される所与のプロセス技術に適したあらゆる回路とすることができる。

動作中には、抵抗器Ｒ1及びＲ2はトランジスタＭ0及びＭ2と共に、出力エッジレート制御回路の単一の抵抗器を置き換える。抵抗器Ｒ2はトランジスタＭ0のソースノードとゲートノードの間に配置されて、Ｒ2内の電流がＭ0のしきい値に等しい電圧降下を生じさせると、Ｍ0がスイッチオンされて（オン状態に切り換わって）、Ｒ1、Ｍ0及びＭ2を通って接地に至る電流経路を作る。出力がハイである限り、トランジスタＭ2は導通している。抵抗分圧器Ｒ1及びＲ2の両端の電圧降下が十分大きく、Ｒ2上の電圧降下がＭ0のしきい値に等しいと、Ｍ0はＲ2に行く電流を、Ｍ2を通して接地に分路させ始める。このことはＲ1における電圧降下を増加させる。従って、Ｒ1及びＲ2の両端の電圧がＲ2上でＭ0のしきい値に達するのに必要な最小値以上に増加すると、Ｒ2内の電流はほぼ一定に留まる。従って、出力をプルダウン（低電位に）するために使用される出力トランジスタ（Ｍ4）のゲートに入る電流はＶ_ddに依存せずほぼ一定である。Ｍ2は、出力がおよそしきい値電圧に降下するまでオン状態のままであるように設計され、このしきい値においてＭ2がターンオフし（オフ状態に切り換わり）、出力トランジスタのゲートが完全に電源電圧まで充電されると共に上記電流が０まで下降する。

図４を参照しながら説明する。図には、本発明による実施例の入力／出力特性が見られる。約10pFの固定負荷キャパシタンス、及び2.3Vから5.5Vまで変化するＶ_ddにおける、Ｖ_in及びＶ_out対時間（μS）の曲線をプロットする。曲線４１０は多数のＶ_ddにおけるＶ_inを示し、曲線４１０ａはＶ_inに対応するＶ_outを示す。遅延Ｔ_delay（Ｔ_out−Ｔ_in）＝(3.62μS−3.52μS)である。入力と出力の間のＴ_delayは、ある範囲のＶ_ddについてプロットした曲線どうしの間では大幅には変化していない。従って、本発明は電源電圧により依存しないエッジレート制御を提供する。

図５を参照しながら説明する。本発明の一実施例では、100pFから4000pFまで変化する負荷キャパシタンス、及び約2.3〜3.5Vの範囲のＶ_ddにおいて、曲線５１０どうしは、ローからハイへの切換（Ｔ_ST）、及び約3.7μS間でローに戻る切換（Ｔ_FN）において、類似の遅延特性を示している。

シリアルバス応用、特にＩ²Ｃバスに関するエッジレート制御を達成するために、図３に概略を示す回路装置に必ずしも限定されない。本発明によるさらに他の実施例では、バス上のシリアル通信用のエッジレート制御装置を、受信信号の状態遷移に応答する第１手段で構成することができる。さらに、第２手段が受信信号の状態遷移に応答する。第２手段は、上記状態遷移に応答して起動されてＩ²Ｃバス用のエッジ遷移信号を供給する駆動手段、及びこの駆動手段を制御して上記エッジ遷移信号の遷移レートを調整する調整手段を含む。この遷移レートは受信信号の遷移レートより大きく、かつ上記シリアル通信バス上での通信用に指定された最小遷移レートより大きく最大遷移レートより小さい。このシリアル通信バスはＩ²Ｃバスのようなバスを含むことができる。

本発明はいくつかの特定実施例を参照して説明してきたが、請求項に記載された本発明の範囲を逸脱することなしにこれらの実施例に多くの変更を加え得ることは、当業者の認めるところである。

従来技術のＩＣエッジレート制御のサンプル波形を示す図である。 従来技術のＲＣエッジレート制御のサンプル波形を示す図である。 本発明の実施例によるエッジレート制御用の回路を概略的に示す図である。 本発明の実施例による回路のサンプル波形を示す図である。 本発明の実施例による、電源電圧及びキャパシタンス負荷の変動下での出力信号のサンプル波形を示す図である。

Claims (18)

1. Ｉ²Ｃバス応用向けのエッジレート制御回路装置において：
   受信信号の状態遷移に応答する第１回路段と；
   前記受信信号の状態遷移に応答する第２回路段とを具え、
   前記第２回路段は、前記受信信号の状態遷移に応答して起動されて前記Ｉ²Ｃバス用のエッジ遷移信号を供給する駆動回路と、該駆動回路を制御して前記エッジ遷移信号の遷移レートを調整すべく構成された調整回路とを含み、前記遷移レートは前記第１回路段における前記受信信号の遷移レートより大きく、かつ前記Ｉ²Ｃバス上での通信用に指定された最小遷移レートより大きく最大遷移レートより小さいことを特徴とするエッジレート制御回路装置。
2. 前記調整回路は、前記駆動回路の出力に結合されたフィードバック信号に応答することを特徴とする請求項１に記載のエッジレート制御回路装置。
3. 前記駆動回路が前記Ｉ²Ｃバスに接続されていることを特徴とする請求項１に記載のエッジレート制御回路装置。
4. 前記駆動回路及び前記調整回路が少なくとも１つの回路ノードを共用することを特徴とする請求項１に記載のエッジレート制御回路装置。
5. 前記調整回路が、前記エッジ遷移信号の遷移レートを、前記第２回路段の回路パラメータの関数として、かつ前記Ｉ²Ｃバスによる負荷パラメータに依存せずに提供することを特徴とする請求項１に記載のエッジレート制御回路装置。
6. 前記調整回路が、前記エッジ遷移信号の遷移レートを、前記第２回路段の回路パラメータの関数として、かつ前記第２回路段の外部にある回路素子のパラメータに依存せずに提供することを特徴とする請求項１に記載のエッジレート制御回路装置。
7. 前記調整回路が、前記エッジ遷移信号の遷移レートを、前記第２回路段の回路パラメータの関数として、かつ前記第２回路段に電力を供給する電力ノードから供給される電力供給レベルにおける電圧及び電流変動に依存せずに提供することを特徴とする請求項１に記載のエッジレート制御回路装置。
8. 前記第２回路段がさらに、過剰な電流を前記駆動回路から離れて分流させることによって、前記受信信号の状態遷移に対して一貫性のある応答を提供する分流回路を含むことを特徴とする請求項１に記載のエッジレート制御回路装置。
9. 前記分流回路が、分圧回路と、該分圧回路内のノードに存在する電圧変化に応答して起動される電流スイッチ回路とを含むことを特徴とする請求項８に記載のエッジレート制御回路装置。
10. 前記調整回路が前記駆動回路の出力に結合されたフィードバック信号に応答し、前記フィードバック信号は前記分流回路に結合されて、前記エッジ遷移信号の遷移レートの調整を促進することを特徴とする請求項８に記載のエッジレート制御回路装置。
11. 前記第２回路段はさらに、前記受信信号の状態遷移に対する高速の応答を提供して前記駆動回路を起動させるＲＣベースの回路を含むことを特徴とする請求項８に記載のエッジレート制御回路装置。
12. 前記Ｉ²Ｃバスは少なくとも２本の配線を有し、能動的なプルダウン及び受動的なプルアップによる信号伝送を可能にすることによって受動的な通信を提供することを特徴とする請求項８に記載のエッジレート制御回路装置。
13. 前記Ｉ²Ｃバスは少なくとも２本の配線を有し、受動的なプルアップによる信号伝送を可能にすることによって受動的な通信を提供することを特徴とする請求項８に記載のエッジレート制御回路装置。
14. さらに、前記Ｉ²Ｃバス、及び前記第１回路段及び前記第２回路段に相当する回路を含む少なくとも１つの追加的回路を含むことを特徴とする請求項１に記載のエッジレート制御回路装置。
15. シリアル通信バス応用向けのエッジレート制御回路装置において：
    受信信号の状態遷移に応答する第１手段と；
    前記受信信号の状態遷移に応答する第２手段とを具え、
    前記第２手段は、前記受信信号の状態遷移に応答して起動されて前記シリアル通信バス用のエッジ遷移信号を供給する駆動手段と、該駆動手段を制御して前記エッジ遷移信号の遷移レートを調整する調整手段とを含み、前記遷移レートは前記受信信号の遷移レートより大きく、かつ前記シリアル通信バス上での通信用に指定された最小遷移レートより大きく最大遷移レートより小さいことを特徴とするエッジレート制御回路装置。
16. 前記シリアル通信バスがＩ²Ｃバスであることを特徴とする請求項１５に記載のエッジレート制御回路装置。
17. Ｉ²Ｃバスに使用されるエッジレート制御回路において：
    第１端子、分圧端子、及び第２端子を有する抵抗分圧器と；
    ソース端子、ドレイン端子、及びゲート端子を有する第１ＮＭＯＳトランジスタと；
    ソース端子、ドレイン端子、及びゲート端子を有する第１ＰＭＯＳトランジスタとを具え、
    前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタの前記ドレイン端子どうしが互いに結合され、前記第１ＰＭＯＳトランジスタの前記ソース端子が前記抵抗分圧器の前記分圧端子に結合され、前記第１ＰＭＯＳトランジスタの前記ゲート端子が前記抵抗分圧器の前記第２端子に結合され、前記第１ＮＭＯＳトランジスタの前記ソース端子が接地に結合されていることを特徴とするエッジレート制御回路。
18. さらに、
    ソース端子、ドレイン端子、及びゲート端子を有する第２ＮＭＯＳトランジスタと；
    ソース端子、ドレイン端子、及びゲート端子を有する第２ＰＭＯＳトランジスタと；
    ソース端子、ドレイン端子、及びゲート端子を有する第３ＮＭＯＳトランジスタと；
    第１端子及び第２端子を有するキャパシタと；
    静電気放電（ＥＳＤ）保護回路とを具え、
    前記第２ＰＭＯＳトランジスタの前記ゲート端子は、入力端子において前記第２ＮＭＯＳトランジスタの前記ゲート端子に結合され、前記第２ＰＭＯＳトランジスタの前記ドレイン端子は前記抵抗分圧器の前記第１端子に結合され、前記第２ＮＭＯＳトランジスタの前記ドレイン端子は前記抵抗分圧器の前記第２端子に結合され、
    前記キャパシタの前記第１端子は前記第３ＮＭＯＳトランジスタの前記ゲート端子に結合され、前記キャパシタの前記第２端子は、出力端子において前記第３ＮＭＯＳトランジスタの前記ドレイン端子に結合され、前記第３ＮＭＯＳトランジスタの前記ソース端子は接地に結合され、前記静電気保護回路は、前記出力端子と前記第１ＮＭＯＳトランジスタの前記ゲート端子との間に挿入されている
    ことを特徴とする請求項１７に記載のエッジレート制御回路。

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