RU171656U1 - Устройство мониторинга линии интерфейса последовательной асимметричной шины - Google Patents

Устройство мониторинга линии интерфейса последовательной асимметричной шины Download PDF

Info

Publication number
RU171656U1
RU171656U1 RU2017100766U RU2017100766U RU171656U1 RU 171656 U1 RU171656 U1 RU 171656U1 RU 2017100766 U RU2017100766 U RU 2017100766U RU 2017100766 U RU2017100766 U RU 2017100766U RU 171656 U1 RU171656 U1 RU 171656U1
Authority
RU
Russia
Prior art keywords
sda
bus
serial
outputs
inputs
Prior art date
Application number
RU2017100766U
Other languages
English (en)
Inventor
Максим Михайлович Левин
Александр Владимирович Ульянов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Комсомольский-на-Амуре государственный технический университет" (ФГБОУ ВО "КнАГТУ")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Комсомольский-на-Амуре государственный технический университет" (ФГБОУ ВО "КнАГТУ") filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Комсомольский-на-Амуре государственный технический университет" (ФГБОУ ВО "КнАГТУ")
Priority to RU2017100766U priority Critical patent/RU171656U1/ru
Application granted granted Critical
Publication of RU171656U1 publication Critical patent/RU171656U1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3027—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Logic Circuits (AREA)

Abstract

Предлагаемое техническое решение относиться к области электроники. Может быть использовано в случае мониторинга передаваемых сообщений от ведомого устройства к ведущему, подключенному по шине I2C с возможностью логического согласования уровня передающего сигнала.Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является обеспечение возможности мониторинга последовательной асимметричной шины, что позволяет своевременно обеспечить передачу данных ведущему от ведомых.Наиболее рациональной областью применения предлагаемого технического решения является устройства управления и сопряжения для них, например драйверы или встроенные схемы управления.

Description

Устройство относится к области хранения и обработки данных, которое позволяет производить распределенное хранения информации
Предлагаемое техническое решение относиться к области электроники. Может быть использовано в случае мониторинга передаваемых сообщений от ведомого устройства к ведущему, подключенному по шине I2C с возможностью логического согласования уровня передающего сигнала.
Из существующего уровня электронной техники известна классическая схема с использованием двух MOSFET транзисторов, позволяющих согласовать по напряжению подключенные к последовательной асимметричной шине (I2C) устройства. Его техническое описание приведено в документе AN10441 компании NXP Semiconductors от 18.06.2007 (http://www.nxp.com/documents/application_note/AN10441.pdf).
Недостатком известного технического решения является то, что не представляется возможным перехватывать передаваемые сообщения от ведомого к мастеру, если на шине I2C имеется, как минимум, еще один ведомый с возможностью передачи информации ведущему по той же шине I2C с требуемым согласованием уровней.
Задачей, на решение которой направленно заявляемое техническое устройство, является обеспечение своевременного подключения перехвата посылок со стороны ведомого, мониторинг, при возможности, управления и получение информации от других имеющихся ведомых устройств, находящихся с ведущим на одной шине I2C и требующих логического согласования сигнала по уровню напряжения.
Данная задача достигается за счет исключение MOSFET транзисторов и добавления в схему логических элементов, таких как инвертор, 2И-НЕ, управляемый буфер повторитель с переключением выхода в Z - состояние. Логические элементы располагаются на линиях SDA_A и SCL_A. С помощью управляющего входа CONTR имеется возможность переключения между мониторингом линии SDA_А и передачей информации на выходы схемы SDA_B и SCL_B. Управляющий вход CONTR подтянут к напряжении питания схемы. Согласование уровня сигнала по напряжению выполняют логические элементы.
Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является обеспечение возможности мониторинга последовательной асимметричной шины, что позволяет своевременно обеспечить передачу данных ведущему от ведомых.
Устройство поясняется фиг., на которой показана структурная схема устройства мониторинга линии интерфейса последовательной асимметричной шины.
Устройство мониторинга линии интерфейса последовательной асимметричной шины включает инвертор (1) выход которого подключен ко входу логического элементы 2И-НЕ (2), выход которого в свою очередь соединен с управляющим входом ОЕ управляемого буфера повторителя (3). Выход инвертора (4) подключен ко входу 2И-НЕ (5), выход которого соединен с управляющим входом ОЕ управляемого буфера повторителя (6). Вторые входы логических элементов 2И-НЕ (2, 5) подтянуты через резистор (7) к напряжению питания схемы и образуют управляющий вход CONTROL, входы IN А управляемых буферов повторителей (3, 6) соединены с линией данных SDA_A и SCL_A, выходы управляемых буферов повторителей (3, 6) являются выходами SDA_B и SCL_B устройства мониторинга линии интерфейса I2C.
Устройство мониторинга линии интерфейса последовательной асимметричной шины работает следующим образом. При появлении на линии SDA_A высокого уровня и сохранении высокого уровня на линии CONTR, выход SDA_B находится в Z-состоянии, при высоком уровне на линии SDA_A и низком уровне на управляющем входе CONTR выход SDA_B находится в Z-состоянии, при низком уровне на линии SDA_A и высоком уровне на управляющем входе CONTR выход SDA B находиться в низком уровне, если SDA_A и управляющий вход CONTR в низком уровне, то выход SDA_B имеет Z-состояние - высокоимпедансное состояние. Согласование логических уровней происходит за счет подключения разного питания к логическим элементам. Таблица истинности работы Устройство мониторинга линии интерфейса последовательной асимметричной шины поясняет работу устройства.
Таблица
SDA_A CONTR SDA_B
Н Н Z
Н L Z
L Н L
L L Z
Наиболее рациональной областью применения предлагаемого технического решения является устройства управления и сопряжения для них, например, драйверы или встроенные схемы управления.

Claims (1)

  1. Устройство мониторинга линии интерфейса последовательной асимметричной шины, включающее инверторы, выходы которых подключены ко входам логических элементов 2И-НЕ, выходы которых соединены с управляющими входами ОЕ управляемых буферов повторителей, при этом вторые входы логических элементов 2И-НЕ подтянуты через резистор к напряжению питания схемы и образуют управляющий вход CONTROL, а входы IN А управляемых буферов повторителей соединены с линией SDA_A и SCL_A, и при этом выходы с управляемых буферов повторителей являются выходами SDA_B и SCL_B устройства мониторинга линии интерфейса последовательной асимметричной шины I2C, а согласование логических уровней происходит за счет подключения разного питания к логическим элементам.
RU2017100766U 2017-01-10 2017-01-10 Устройство мониторинга линии интерфейса последовательной асимметричной шины RU171656U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017100766U RU171656U1 (ru) 2017-01-10 2017-01-10 Устройство мониторинга линии интерфейса последовательной асимметричной шины

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017100766U RU171656U1 (ru) 2017-01-10 2017-01-10 Устройство мониторинга линии интерфейса последовательной асимметричной шины

Publications (1)

Publication Number Publication Date
RU171656U1 true RU171656U1 (ru) 2017-06-08

Family

ID=59032745

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017100766U RU171656U1 (ru) 2017-01-10 2017-01-10 Устройство мониторинга линии интерфейса последовательной асимметричной шины

Country Status (1)

Country Link
RU (1) RU171656U1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2774795C1 (ru) * 2018-12-03 2022-06-22 Хьюлетт-Паккард Дивелопмент Компани, Л.П. Логическая схема
US11513993B2 (en) 2018-12-03 2022-11-29 Hewlett-Packard Development Company, L.P. Logic circuitry

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090157932A1 (en) * 2005-11-15 2009-06-18 Panasonic Corporation Iic bus communication system, slave device, and method for controlling iic bus communication
US20100264970A1 (en) * 2005-02-25 2010-10-21 Nxp B.V. Edge rate control for i2c bus applications
US20120311211A1 (en) * 2010-01-18 2012-12-06 Zte Corporation Method and system for controlling inter-integrated circuit (i2c) bus
US20150032911A1 (en) * 2013-07-25 2015-01-29 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd Monitoring apparatus for monitoring inter-integrated circuit bus
RU164840U1 (ru) * 2015-12-28 2016-09-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Томский государственный университет систем управления и радиоэлектроники" Устройство передачи информации с датчиков

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100264970A1 (en) * 2005-02-25 2010-10-21 Nxp B.V. Edge rate control for i2c bus applications
US20090157932A1 (en) * 2005-11-15 2009-06-18 Panasonic Corporation Iic bus communication system, slave device, and method for controlling iic bus communication
US20120311211A1 (en) * 2010-01-18 2012-12-06 Zte Corporation Method and system for controlling inter-integrated circuit (i2c) bus
US20150032911A1 (en) * 2013-07-25 2015-01-29 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd Monitoring apparatus for monitoring inter-integrated circuit bus
RU164840U1 (ru) * 2015-12-28 2016-09-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Томский государственный университет систем управления и радиоэлектроники" Устройство передачи информации с датчиков

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2774795C1 (ru) * 2018-12-03 2022-06-22 Хьюлетт-Паккард Дивелопмент Компани, Л.П. Логическая схема
US11513993B2 (en) 2018-12-03 2022-11-29 Hewlett-Packard Development Company, L.P. Logic circuitry
US11513992B2 (en) 2018-12-03 2022-11-29 Hewlett-Packard Development Company, L.P. Logic circuitry for print material supply cartridges

Similar Documents

Publication Publication Date Title
US9331680B2 (en) Low power clock gated flip-flops
US20170126212A1 (en) Flip-flop circuit
CN108322211B (zh) 一种i/o接口电路输出状态的检测电路和电子系统
US9444451B2 (en) Switch circuit
US8847660B2 (en) Level shift switch and electronic device with the same
US10135442B2 (en) Current-mode logic circuit
RU171656U1 (ru) Устройство мониторинга линии интерфейса последовательной асимметричной шины
US20110219160A1 (en) Fast two wire interface and protocol for transferring data
US11409314B2 (en) Full swing voltage conversion circuit and operation unit, chip, hash board, and computing device using same
CN104066239A (zh) 一种双向串联显示驱动系统及显示设备
KR20170139673A (ko) 통합 회로들 사이에서의 통신
US20150244266A1 (en) Voltage conversion circuit and electronic circuit
US10346339B2 (en) Signal path isolation for conductive circuit paths and multipurpose interfaces
US11005477B2 (en) Driver circuit and control method therefor, and transmission/reception system
CN106788493B (zh) 一种低速发射器电路
US20090113092A1 (en) Signal converter for debugging that expands fifo capacity
US20130300486A1 (en) Reduced delay level shifter
US20130063195A1 (en) Digital input buffer
EP2680504A1 (en) Chip applied to serial transmission system and associated fail safe method
KR102201800B1 (ko) 액정 디스플레이 장치 및 그 디멀티플렉서 회로
CN104486183B (zh) 一种收发自控制的三态rs485通讯方法
US8151152B2 (en) Latch circuit including data input terminal and scan data input terminal, and semiconductor device and control method
JP2012147173A (ja) 双方向レベルシフト回路
TWI792746B (zh) 用於提高可程式設計器件引腳複用率的伺服器系統及方法
JP2015002408A (ja) 伝送回路および出力回路

Legal Events

Date Code Title Description
MM9K Utility model has become invalid (non-payment of fees)

Effective date: 20170826