CN107534440B - 通用输入缓冲器 - Google Patents

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Abstract

通用输入缓冲器具有一对输入引脚。多路复用器的第一输入被耦合到第二输入引脚，并且多路复用器的第二输入接收被施加到第一引脚的差分信号的共模电压。多路复用器响应于选择信号来选择所述多路复用器的第一和第二输入中的任一个。一对单输入缓冲器具有分别被耦合到第一和第二输入引脚的输入。第一差分缓冲器的第一输入被耦合到第一输入引脚，第二差分缓冲器的第一输入被耦合到第二输入引脚，第一差分缓冲器的第二输入被耦合到多路复用器的输出，并且第二差分缓冲器的第二输入接收被施加到第二引脚的差分信号的共模电压。

Description

通用输入缓冲器
技术领域
本发明涉及集成电路，并且更具体而言涉及通用输入缓冲器。
发明背景
半导体集成电路使用单端和差分信令通过印刷电路板(PCB)迹线相互通信。单端信令在点对点信令的情况下对传送和接收设备仅要求一条PCB迹线和一个引脚，而差分信令则对传送和接收设备中的每一者都要求两条PCB迹线和两个引脚。虽然差分信令要求两倍于单端信令的引脚和PCB迹线，但是它通常被用于其中噪声免疫性很重要的应用且用于较高频率信令(通常在150MHz以上)。
至于电压电平，输入缓冲器可被设计成用于轨到轨(0到Vdd)信令(诸如低电压互补金属氧化物半导体(LVCMOS)输入缓冲器)，或者被设计成用于如在低电压正伪发射极耦合逻辑(LVPECL)、高速电流导引逻辑(HCSL)、低电压差分信令(LVDS)和电流模式逻辑(CML)输入中的子轨到轨信令，其中输入电压围绕预定义的偏置电压摆动，并且摆动的幅值低于轨到轨电压。
虽然大多数的半导体器件要求输入缓冲器或为单端或为差分，但是一些器件要求可接收单端和差分信令两者的输入缓冲器，诸如数字锁相环(DPLL)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。DPLL通常需要尽可能多地端接具有大范围的输入频率(从lHz到lGHz)的输入参考。另一方面，FPGA和CPLD是需要处理各种输入格式和频率的通用设备。这些设备中的一些具有成对的输入引脚，使得两个输入引脚可支持或两个单端LVCMOS或一个差分输入。
发明内容
本发明的各实施例提供了一种通用输入缓冲器，该通用输入缓冲器可用两个引脚来不单单端接两个独立的LVCMOS或一个差分输入，而且还可端接任何两个独立的子轨到轨信号，诸如LVPECL、HCSL、LVDS和CML。
所提出的通用输入缓冲器的主要优点是设备所要求的引脚数量的减少。这进而降低了封装尺寸及其成本。
根据本发明，提供了一种通用输入缓冲器，包括：第一和第二输入引脚；具有第一和第二输入以及输出的多路复用器，多路复用器的第一输入被耦合到第二输入引脚，并且多路复用器的第二输入用于接收被施加到所述第一引脚的差分信号的共模电压，所述多路复用器响应于选择信号来选择所述多路复用器的所述第一和第二输入中的任一个；具有分别被耦合到所述第一和第二输入引脚的输入的第一和第二单输入缓冲器；第一和第二差分缓冲器，所述第一和第二差分缓冲器中的每一个都具有第一和第二输入，第一差分缓冲器的第一输入被耦合到第一输入引脚，第二差分缓冲器的第一输入被耦合到第二输入引脚，第一差分缓冲器的第二输入被耦合到多路复用器的输出，并且第二单输入缓冲器的第二输入用于接收被施加到所述第二引脚的差分信号的共模电压。
应当理解，通用术语引脚在本上下文中包括到通用输入缓冲器的任何输入连接，包括端子、焊盘等。
单输入缓冲器接受单端输入，诸如LVCMOS输入信号。差分缓冲器(也称为差分接收器)接受差分输入并将其转换为单端输出，在优选实施例中，将差分输入转换为LVCMOS输出，在这种情况下，差分缓冲器充当差分到LVCMOS转换器。
因此，本发明的各实施例提供了一种通用双引脚缓冲器，该通用双引脚缓冲器能够端接两个独立的LVCMOS输入或一个差分LVPECL、LVDS、HCSL、CML输入或两个独立的LVEPCL、LVDS、HSCL、CML输入。
根据本发明的另一方面，提供了一种在通用输入缓冲器中的集成电路中接收信号的方法，该通用输入缓冲器包括：第一和第二输入引脚；具有第一和第二输入以及输出的多路复用器，多路复用器的第一输入被耦合到第一输入引脚，并且多路复用器的第二输入用于接收被施加到所述第一引脚的差分信号的共模电压，所述多路复用器响应于选择信号来选择所述多路复用器的所述第一和第二输入中的任一个；具有分别被耦合到所述第一和第二输入引脚的输入的第一和第二单输入缓冲器；以及第一和第二差分输入缓冲器，所述第一和第二差分输入缓冲器中的每一个都具有第一和第二输入，第一差分缓冲器的第一输入被耦合到第一输入引脚，第二差分缓冲器的第一输入被耦合到第二输入引脚，第一差分缓冲器的第二输入被耦合到多路复用器的输出，并且第二差分缓冲器的第二输入用于接收被施加到所述第二引脚的差分信号的共模电压，该方法包括：将输入布置耦合到所述相应的第一和第二输入引脚，所述输入布置从由以下各项组成的组中选择：一对单端输入线；一对差分输入线，其以被耦合在所述差分输入线之间的终端电阻器来端接；以及差分输入线对，每对差分输入线以终端电阻来端接并分别被耦合到所述第一和第二输入引脚；以及取决于输入布置来选择所述通用输入缓冲器的输出。
附图简述
现将参考附图仅通过示例来更详细地描述本发明，附图中：
图1a-lc由现有技术的输入缓冲器的框图组成；
图2是根据本发明的一实施例的通用输入缓冲器的框图；
图3是例示根据图2的实施例的利用通用输入缓冲器对不同输入信号进行端接的框图；
图4是具有一个差分输入的通用输入缓冲器的实施例的框图；以及
图5是具有一对差分输入的通用输入缓冲器的实施例的框图；
图6是示出LVDS接口的波形的示图。
图7示出了LVDS接口的与图4的实施例类似的但是具有单个终端电阻器的替代实施例；以及
图8是LVPECL接口的与图4的实施例类似的但是具有两个终端电阻器的替代实施例。
优选实施例的详细描述
现有技术的输入缓冲器的框图在图la-lc中被示出。图1a示出了仅要求单个输入引脚的最简单的LVCMOS输入缓冲器。图1b示出了差分输入对，而图lc示出了组合输入缓冲器，其可充当或者一个差分输入或者两个单端LVCMOS输入。图1c所示的输入缓冲器比图1a和1b所示的缓冲器更灵活，但是它不能端接两个独立的子轨到轨输入。
根据本发明的通用输入缓冲器的实施例不仅可端接两个独立的LVCMOS输入或一个差分输入，而且还可附加地端接两个独立的子轨到轨输入，诸如LVPECL、HCSL、LVDS或CML，如图2所示。
图2所示的通用输入缓冲器可分别在图3至图5中所示的三个不同的模式中操作。其具有两个单输入缓冲器200、201以及两个差分缓冲器202、203，每个差分缓冲器具有一个负或反相输入以及一个正或非反相输入。差分缓冲器202、203充当具有LVCMOS输出的差分接收器。
通用输入缓冲器还具有两个独立的轨到轨输入(LVCMOS)引脚1、引脚2。输入引脚1被耦合到单输入缓冲器200的输入以及差分缓冲器202的第一或非反相输入。输入引脚2被耦合到单输入缓冲器201的输入以及差分缓冲器203的非反相输入和多路复用器204的第一输入。多路复用器204的输出被耦合到差分缓冲器202的第二或反相输入。
共模电压Vcm2被施加到差分缓冲器203的负输入，并且共模电压Vcml被耦合到多路复用器204的第二输入，并因此在多路复用器204的控制下可选择地被施加到差分缓冲器202的负输入。取决于所要求容适的输入类型，多路复用器204的任一输入可通过用户激活的控制信号选择(sel)来被选择。
共模电压Vcml和Vcm2可使用带隙电压参考来被内部地生成以匹配输入206、207的已知共模电压，或者可从通用输入缓冲器的输入获得。
在图3中以虚线箭头示出的第一模式中，每个引脚(即，引脚1、引脚2)可接收独立的单端LVCMOS输入206、207。该输入被分别馈送到提供相应输出的单输入缓冲器200和201。
在图4中以虚线箭头示出的第二模式中，通用输入缓冲器可接收一个差分输入，其可以是LVPECL、HCSL、LVDS或CML。在该模式中，差分输入208、209从引脚1被馈送到差分缓冲器202的正输入，并且从引脚2经由多路复用器204被馈送到差分缓冲器202的负输入。在这种情况下，差分缓冲器202的输出提供输出。终端电阻Rt被耦合在差分输入对208、209的端部之间。
在图5所示的第三模式中，两个独立的子轨到轨输入210、211和212、213(LVPECL、LVDS、HCSL或CML)分别被馈送到引脚1和引脚2。构成串联的两个电阻器Rt/2的相应终端电阻Rt被耦合在差分输入对210、211和212、213的端部之间。
第一输入210、211从引脚l被馈送到差分缓冲器202的正输入。差分缓冲器202的负输入响应于用户激活的控制信号选择(sel)经由多路复用器204被耦合到差分输入210、211的共模电压(Vcml)。被施加到多路复用器204的输入的Vcml的电压电平可被内部地生成并被设定为与输入210、212上的输入信号的公共电压匹配，或者可如图所示被直接从相应终端电阻器Rt/2中抽出。
第二输入从引脚2被馈送到差分输入缓冲器203的正输入，并且负输入接收对应于输入212、213上的输入信号的共模电压的共模电压Vcm2。被施加到多路复用器203的输入的Vcm2的电压电平可被内部地生成并被设定为与输入212、213上的输入信号的公共电压匹配，或者可如图所示被直接从相应终端电阻器中抽出。
在该实施例中，两个差分输入缓冲器202、203提供输出。
图4和图5的实施例适合于其中偏置信号通过耦合电容器从传送设备被移除并需要被重新创建的情况。
在图7所示的替代实施例中，Vcml和Vcm2可从可编程DAC(数模转换器)中被生成。因为DAC可被编程来输出0和Vdd之间的任何电压电平，所以只要预先知道共模电压，Vcml和Vcm2就可被编程来匹配任何输入信号(无论标准与否)的共模电压。在一个示例性实施例中，固定电压(在该情况下为1.2V)被用来匹配LDVS接口的要求。
对于其他接口，诸如LVPECL、HCSL、CML，AC耦合的戴维宁端接可被使用，如图8所示。
如先前提到的，共模电压Vcml和Vcm2也可根据在本领域中被称为稳压源的带隙电压参考在通用输入缓冲器内部被生成。
图6示出了如图7所示的LVDS接口的波形。由发射机处的差分驱动器220生成的正(Vp)和负(Vn)波形围绕由虚线所示的作为共模电压的平均电压反复。应当注意，不同的传输标准具有不同的共模电压。
对于图8的实施例，在低电压伪发射极耦合逻辑(LVPECL)接口的情况下，驱动器220中的每一个都需要由相应电阻器Rb 221提供的接地路径。由于LVPECL接口的共模电压为2V，因此推荐使用阻挡来自驱动器220的DC信号的AC耦合电容器222。
在该实施例中，Rt1和Rt2是所谓的戴维宁端接，其中端接由并联的Rt1和Rt2电阻器提供。这些电阻器在其接合点处生成等于Vdd*Rt2/(Rtl+Rt2)的偏置电压Vcm，因为Rt1和Rt2充当分压器。电阻器Rt1和Rt2的值被设定成使得偏置电压Vcm与内部生成的共模电压Vcml和Vcm2匹配。
本领域的技术人员应当领会，本文中的任何框图表示采用本发明的原理的说明性电路系统的概念图。例如，处理器可通过使用专用硬件以及与合适的软件相关联地执行软件的硬件来提供。当通过处理器来提供时，这些功能可由单个专用处理器、单个共享处理器或多个个体处理器(其中的一些可被共享)来提供。此外，对术语“处理器”的显式使用不应当被解释为排他地指代能够执行软件的硬件，而可隐含地包括而不作为限制数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。也可包括其他硬件(传统的和/或自定义的)。在实践中，本文中示出的功能框或模块可用硬件或在合适的处理器上运行的软件来实现。

Claims (16)

1.一种通用输入缓冲器，包括：
第一和第二输入引脚；
具有第一和第二输入以及输出的多路复用器，所述多路复用器的所述第一输入被耦合到所述第二输入引脚，并且所述多路复用器的所述第二输入用于接收被施加到所述第一输入引脚的差分信号的共模电压，所述多路复用器响应于选择信号来选择所述多路复用器的所述第一和第二输入中的任一个；
具有分别被耦合到所述第一和第二输入引脚的输入的第一和第二单输入缓冲器；
第一和第二差分缓冲器，所述第一和第二差分缓冲器中的每一个都具有第一和第二输入，所述第一差分缓冲器的所述第一输入被耦合到所述第一输入引脚，所述第二差分缓冲器的所述第一输入被耦合到所述第二输入引脚，所述第一差分缓冲器的所述第二输入被耦合到所述多路复用器的所述输出，并且所述第二差分缓冲器的所述第二输入用于接收被施加到所述第二输入引脚的差分信号的共模电压。
2.根据权利要求1所述的通用输入缓冲器，其特征在于，所述第一和第二差分缓冲器的所述第一输入是正输入，而所述第一和第二差分缓冲器的所述第二输入是负输入。
3.根据权利要求1所述的通用输入缓冲器，其特征在于，还包括分别被耦合到所述第一和第二输入引脚的一对单端输入线，所述第一和第二单输入缓冲器提供所述通用输入缓冲器的相应输出。
4.根据权利要求1所述的通用输入缓冲器，其特征在于，还包括一对差分输入线，所述一对差分输入线以被耦合在所述一对差分输入线之间的终端电阻来端接，所述一对差分输入线中的第一差分输入线被耦合到所述第一输入引脚，并且所述一对差分输入线中的第二差分输入线被耦合到所述第二输入引脚，所述多路复用器被配置成将所述第二输入引脚耦合到所述第一差分缓冲器的所述第二输入，所述第一差分缓冲器的输出提供所述通用输入缓冲器的输出。
5.根据权利要求1所述的通用输入缓冲器，其特征在于，还包括以相应终端电阻来端接的第一对和第二对差分输入线，所述第一对差分输入线被耦合到所述第一输入引脚，而所述第二对差分输入线被耦合到所述第二输入引脚，所述多路复用器被配置成向所述第一差分缓冲器的所述第二输入施加所述第一对差分输入线的共模电压，并向所述第二差分缓冲器的所述第二输入施加所述第二对差分输入线的共模电压。
6.根据权利要求5所述的通用输入缓冲器，其特征在于，分别被施加到所述第一和第二缓冲器的所述第二输入的所述共模电压被内部地生成，以匹配所述第一对和第二对差分输入线的所述共模电压。
7.根据权利要求5所述的通用输入缓冲器，其特征在于，还包括生成所述共模电压的可编程数模转换器。
8.根据权利要求5所述的通用输入缓冲器，其特征在于，所述终端电阻包括分压器配置中提供所述共模电压的串联连接的电阻对。
9.根据权利要求5所述的通用输入缓冲器，其特征在于，所述第一对和第二对差分输入线以戴维宁配置来端接，其中所述第一差分对的第一输入线被连接到布置在电源电压和地之间的第一对串联连接的电阻的接合点，并且每个差分对的第二输入线被连接到布置在电源电压和地之间的第二对串联连接的电阻的接合点。
10.一种在通用输入缓冲器中的集成电路中接收信号的方法，所述通用输入缓冲器包括：第一和第二输入引脚；具有第一和第二输入以及输出的多路复用器，所述多路复用器的所述第一输入被耦合到所述第一输入引脚，并且所述多路复用器的所述第二输入用于接收被施加到所述第一输入引脚的差分信号的共模电压，所述多路复用器响应于选择信号来选择所述多路复用器的所述第一和第二输入中的任一个；具有分别被耦合到所述第一和第二输入引脚的输入的第一和第二单输入缓冲器；以及第一和第二差分输入缓冲器，所述第一和第二差分输入缓冲器中的每一个具有第一和第二输入，所述第一差分输入缓冲器的所述第一输入被耦合到所述第一输入引脚，所述第二差分输入缓冲器的所述第一输入被耦合到所述第二输入引脚，所述第一差分输入缓冲器的所述第二输入被耦合到所述多路复用器的所述输出，并且所述第二差分输入缓冲器的所述第二输入用于接收被施加到所述第二输入引脚的差分信号的共模电压，所述方法包括：
将输入布置耦合到所述相应的第一和第二输入引脚，所述输入布置从由以下各项组成的组中选择：一对单端输入线；一对差分输入线，所述一对差分输入线以被耦合在所述一对差分输入线之间的终端电阻器来端接；以及多对差分输入线，所述多对差分输入线中的每对差分输入线以终端电阻来端接并分别被耦合到所述第一和第二输入引脚；以及
取决于所述输入布置来选择所述通用输入缓冲器的输出。
11.根据权利要求10所述的方法，其特征在于，所述输入布置是分别被耦合到所述第一和第二输入引脚的所述的一对单端输入线，并且所述第一和第二单输入缓冲器提供所述通用输入缓冲器的相应输出。
12.根据权利要求10所述的方法，其特征在于，所述输入布置是所述的一对差分输入线，所述方法包括：
选择所述多路复用器的所述第一输入以将所述第二输入引脚耦合到所述第一差分缓冲器的所述第二输入；以及
选择所述第一差分缓冲器的输出作为所述通用输入缓冲器的输出。
13.根据权利要求10所述的方法，其特征在于，所述输入布置是所述多对差分输入线，所述方法包括：
选择所述多路复用器的所述第二输入来耦合以将所述多对差分输入线中的第一对差分输入线的共模电压施加到所述第一差分缓冲器的所述第二输入；
将所述多对差分输入线中的第二对差分输入线的共模电压施加到所述第二差分缓冲器的所述第二输入；以及选择所述第一和第二差分缓冲器的相应输出作为所述通用输入缓冲器的输出。
14.根据权利要求13所述方法，其特征在于，被施加到所述第一和第二差分缓冲器的所述第二输入的所述共模电压被内部地生成，以匹配所述第一对和第二对差分输入线的共模电压。
15.根据权利要求13所述方法，其特征在于，被施加到所述第一和第二差分缓冲器的所述第二输入的所述共模电压由可编程数模转换器生成，以匹配所述第一对和第二对差分输入线的共模电压。
16.根据权利要求13所述的方法，其特征在于，所述终端电阻采用直接生成被耦合到所述第一和第二差分缓冲器的所述第二输入的所述共模电压的分压器的形式。
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