CN205068387U - 一种dphy串行发送电路 - Google Patents
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Abstract
本实用新型提供了一种DPHY串行发送电路，包括：差分驱动器，其输入端与FPGA的差分信号输出端连接；平衡衰减电路，其输入端与差分驱动器的输出端连接；电平转换器，其输入端与FPGA的单端信号输出端连接；选择器，其差分信号输入端与平衡衰减电路的输出端连接，其单端信号输入端与电平转换器的输出端连接，其选择信号输入端与FPGA的选择信号输出端连接，其输出端与DPHY的输入端连接；以及电源，电源的输出端与差分驱动器的参考地端连接。采用分立元件实现了DPHY的串行发送，可以方便的利用FPGA代码来验证DPHY接收设备的鲁棒性，提高了验证的灵活性、全面性和可靠性。
Description
技术领域
本实用新型涉及集成电路制造领域，尤其是一种DPHY串行发送电路。
背景技术
MIPI(MobileIndustryProcessorInterface，移动产业处理器接口)DPHY标准是由MIPI联盟提出的用于移动应用通信的协议。由于其串行传输，带宽高，发送接收简单，其被广泛应用于图像传感器等各种移动设备中。
DPHY系统由一条串行时钟线，和1～4条串行数据线组成；为了提高传输效率，采用DDR(DoubleDataRate)传输。为了最大化采样窗口，数据和时钟之间为90度相移。为了降低功耗，在无数据传输时为大幅值单端信号，即单端大信号，电平幅度为1.2V，在传输有效数据时为小幅值差分信号，即，差分小信号，共模电平为200mV，差分幅值为+/-200mV。其串行时钟有两种模式，free-running和gate-clock。free-running时，其串行时钟始终工作在high-speed(高速)模式；gate-clock时，其串行时钟和串行数据一样，工作在high-speed和low-power混合模式。
但FPGA无法直接产生所述DPHY上传输的所述差分小信号和单端大信号，通常的做法是采用ASIC芯片。即，通常是采用所述ASIC芯片将所述FPGA的差分信号转换为所述DPHY所需要的差分小信号，将所述FPGA的单端信号转换为所述DPHY所需要的单端大信号。但ASIC芯片在功能和电气测试方面的灵活性不够，无法满足当前对于DPHY功能和电气测试方面的完整验证要求。
实用新型内容
本实用新型的目的在于提供一种DPHY串行发送电路，以解决ASIC芯片在功能和电气测试方面的灵活性不够的问题。
为了达到上述目的，本实用新型提供了一种DPHY串行发送电路，包括：一差分驱动器、一平衡衰减电路、一电平转换器、一选择器以及一电源；
所述差分驱动器的输入端与一FPGA的差分信号输出端连接；
所述平衡衰减电路的输入端与所述差分驱动器的输出端连接；
所述电平转换器的输入端与所述FPGA的单端信号输出端连接；
所述选择器的差分信号输入端与所述平衡衰减电路的输出端连接，其单端信号输入端与所述电平转换器的输出端连接，其选择信号输入端与所述FPGA的选择信号输出端连接，其输出端与一DPHY的输入端连接；以及
所述电源的输出端与所述差分驱动器的参考地端连接。
优选的，在上述的DPHY串行发送电路中，所述电源提供的电压为一负电压。
优选的，在上述的DPHY串行发送电路中，所述电源提供的电压为-1.0V～-16V。
优选的，在上述的DPHY串行发送电路中，所述平衡衰减电路包括：一第一电阻、一第二电阻、一第三电阻和一第四电阻；
所述第一电阻的一端和所述第三电阻一端连接于一第一节点，另一端与所述第四电阻的一端连接于一第二节点；
所述第二电阻的第一端与所述第三电阻的另一端连接于一第三节点，另一端与所述第四电阻的另一端连接于一第四节点；
所述第一节点和第二节点分别连接于所述差分驱动器的输出端的两相端口；
所述第三节点和第四节点分别连接于所述选择器的差分信号输入端的两相输入信号。
优选的，在上述的DPHY串行发送电路中，所述第一电阻和第二电阻的阻值相等。
优选的，在上述的DPHY串行发送电路中，所述第一电阻和第二电阻的阻值为大于等于100欧姆。
优选的，在上述的DPHY串行发送电路中，所述第三电阻和第四电阻的阻值相等。
优选的，在上述的DPHY串行发送电路中，所述第三电阻和第四电阻的阻值为0欧姆～50欧姆。
优选的，在上述的DPHY串行发送电路中，所述平衡衰减电路的输入和输出阻抗为单端40欧姆～62.5欧姆。
优选的，在上述的DPHY串行发送电路中，所述平衡衰减电路的输入输出信号的幅值比为1～7。
优选的，在上述的DPHY串行发送电路中，所述电平转换器的参考电压与所述FPGA输出的单端信号匹配。
在本实用新型提供的DPHY串行发送电路中，采用包括差分驱动器、平衡衰减电路、电平转换器以及选择器的分立元件实现了DPHY的串行发送。且DPHY协议上规定的所有全局时间参数均可通过FPGA代码来控制，因此可以方便的利用FPGA代码来验证DPHY接收设备的鲁棒性，极大的提高了功能和电气验证的灵活性、全面性和可靠性。
附图说明
图1为本实用新型实施例中的结构示意图；
图中：101-差分驱动器；102-平衡衰减电路；103-电平转换器；104-选择器。
具体实施方式
下面将结合示意图对本实用新型的具体实施方式进行详细的描述。根据下列描述并结合权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
本实用新型提供了一种DPHY串行发送电路，如图1所示，包括：一差分驱动器101、一平衡衰减电路102、一电平转换器103、一选择器104和一电源。其中，所述差分驱动器101的输入端与一FPGA的差分信号输出端连接，所述FPGA输出的差分为一LVDS差分信号，每一个所述LVDS差分信号包括正和负两相LVDS差分信号，与此对应的是，所述差分驱动器101的输出端也包括两相端口。且其输出信号为两相CML差分信号。
在本实施例中，所述差分驱动器101采用的是SY54016芯片，其共模电平为(VCCO-0.2V)，差分幅值为+/-400mV。所述VCCO为所述差分驱动器101的输出电压。而所述DPHY传输差分小信号时所需要的共模电平为200mV，差分幅值为+/-200mV。因此，针对标准的DPHY传输信号，需要将所述差分驱动器101的输出信号调整为所述DPHY所需要的共模电平为200mV，差分幅值为+/-200mV。
在本实用新型实施例中，通过所述电源将所述差分驱动器101输出信号的共模电平从(VCCO-0.2V)调整到200mV。
具体的，所述电源为一负电压电源，所述负电压电源的输出端与所述差分驱动器101的参考地端连接。即通过调整所述负电压电源的输出电压来调节所述DPHY的共模电平。在本实施例中，所述负电压电源为一MAX764芯片，其输出电压为一负值，可提供的负电压为-1.0V～16V。具体的，在本实施例中所述电源的输出电压为-1.4V，即通过调整所述MAX764芯片的输出电压来调节所述DPHY的共模电平。
所述SY54016芯片具体的配置为，将所述SY54016芯片的参考地端与所述MAX764芯片的输出端连接，所述SY54016芯片的正电源电压(VCC)与常规电源芯片提供的1.1V输出端连接，所述SY54016芯片的输出电压端(所述VCCO)与常规电源芯片的0.4V输出端连接，则使得所述差分驱动器(SY54016芯片)输出信号的共模电平为：(VCCO-0.2V)＝(0.4V-0.2V)＝0.2V＝200mV。满足了所述DPHY传输差分小信号时对共模电平的要求。当需要调节所述DPHY的共模电压时，可以通过调整所述MAX764芯片的输出电压来获取所述DPHY所需要的改变后的共模电压。
在本实用新型实施例中，通过所述平衡衰减电路102将所述差分驱动器101的输出信号的差分幅值从+/-400mV调整到所述DPHY需要的+/-200mV，即所述差分驱动器101的输出端与所述平衡衰减电路102的输入端连接，所述平衡衰减电路102的输出端与所述选择器104的差分信号输入端连接。
具体的，所述平衡衰减电路102为平衡Pi型衰减电路(也称作O型衰减电路)，包括：一第一电阻R1、一第二电阻R2、一第三电阻R3和一第四电阻R4；所述第一电阻R1的一端和所述第三电阻R3一端连接于一第一节点A，另一端与所述第四电阻R4的一端连接于一第二节点B；所述第二电阻R2的第一端与所述第三电阻R3的另一端连接于一第三节点C，另一端与所述第四电阻R4的另一端连接于一第四节点D；所述第一节点A和第二节点B分别连接于所述差分驱动器的输出端的两相端口；所述第三节点C和第四节点D分别连接于所述选择器的差分信号输入端的两相输入信号。
进一步的，所述第一电阻R1和第二电阻R2的阻值相等，所述第一电阻和第二电阻的阻值为大于等于100欧姆。所述第三电阻R3和第四电阻R4的阻值相等，所述第三电阻和第四电阻的阻值为0欧姆～50欧姆。所述平衡衰减电路102的输入及输出阻抗为单端40欧姆～62.5欧姆，输入输出信号的幅值比为1～7。根据所述DPHY所需要的差分信号幅值，以及所需的输入输出信号的幅值比，计算出所述第一电阻、第二电阻、第三电阻以及第四电阻的阻值。具体的，在本实施例中，所述平衡衰减电路102的输入阻抗和输出阻抗均为单端50欧姆(差分100Ohm)，输入输出信号的幅值比为2，由此可以计算出所述平衡衰减电路102中各个电阻的阻值。具体的，R1＝R2＝292Ohm，R3＝R4＝9Ohm。进一步的，当需要调整所述DPHY差分信号幅值时，也可以根据所需要的输入输出信号的幅值比，进而计算出所述第一电阻、第二电阻、第三电阻以及第四电阻的阻值。
在实用新型实施例中，通过所述电平转换器103来产生所述DPHY需要的1.2V的单端大信号。具体的，所述FPGA的单端信号输出端与所述电平转换器103的输入端连接，所述电平转换器103的输出端与所述选择器104的单端信号输入端连接。
具体的，在本实施例中，采用SN74AVC2T45芯片来产生所述DPHY在low-power模式下的1.2V的单端大信号，即通过调整所述SN74AVC2T45芯片的输出电压来获取所述DPHY所需要的单端大信号的幅值。其中，所述SN74AVC2T45芯片的参考电压要与FPGA输出的单端信号相匹配，其输出电压为1.2V，满足上述DPHY在low-power模式下的1.2V的单端大信号的需求。当需要调整所述DPHY的单端大信号的幅值时，可通过调整所述SN74AVC2T45芯片的输出电压以获取所述DPHY所需要的改变后的单端大信号的幅值。
在本实用新型实施例中，通过所述选择器104根据所述FPGA的选择信号来将1.2V的单端大信号和差分小信号进行融合。
具体的，所述选择器104的差分信号输入端与所述平衡衰减电路102的输出端连接，单端信号输入端与所述电平转换器103的输出端连接，选择信号输入端与所述FPGA的选择信号输出端连接，根据所述FPGA的选择信号来选择其输出是差分信号还是单端信号。所述选择器104的输出端与所述DPHY的输入端连接。
在本实施例中，所述选择器104选用TS3USB221芯片。所述TS3USB221芯片根据FPGA输出的选择信号，将单端大信号或者差分小信号输出。
在本实用新型实施例中，通过调整所述差分驱动器101的输出电压(VCCO)来使其输出信号的共模电平满足DHPY协议的要求(为200mV)；通过调整所述平衡衰减电路102中电阻使所述差分驱动器输出信号的差分幅值满足DHPY协议的要求(为+/-200mV)；通过所述电平转换器103的输出电压使得所述FPGA的单端信号满足DHPY协议的要求(为1.2V)，也就是说通过分立元件实现了DPHY的串行发送，硬件实现简单，并且所使用的分立元件通用，可以很方便的使数据传输速率达到1.3Gbps。
进一步的，所有DPHY规范上定义的全局时间相关参加均可通过FPGA代码来实现控制调整，部分关键的电气特性(如共模电平，信号幅值)等均可通过调节硬件电路的阻值来控制，FPGA代码相当灵活，可以输出各种错误的情形来验证后端DPHY接收设备的鲁棒性，极大的提供了验证的灵活性、全面性和可靠性。
在本实用新型的其他实施例中，所述差分驱动器101并不限于采用所述SY54016芯片，所述负电压电源也不限于MAX764芯片，所述电平转换器103也不限于TS3USB221芯片，只要能和上述这些芯片实现的功能相同，即将所述FPGA的LVDS差分输出信号转换为所述DPHY能够接收的差分小信号，将所述FPGA的单端信号转换为所述DPHY能够接收的单端大信号即可，在此不再赘述。
在本实用新型实施例中，所述FPGA的每一个差分信号通道均与一所述差分驱动器101连接，每一个单端信号通道均与一所述电平转换器103连接。每一个差分信号通道可以与一个所述负电压电源连接，也可以是多个差分信号通道共用一个所述负电压电源。
综上，在本实用新型实施例提供的DPHY串行发送电路中，通过分立元件实现了DPHY的串行发送，硬件实现简单，并且所使用的分立元件通用，可以很方便的使数据传输速率达到1.3Gbps。且利用FPGA代码的灵活性，可以很方便的利用FPGA代码来验证DPHY接收设备的鲁棒性，极大的提高了功能和电气验证的灵活性、全面性和可靠性。
上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (10)
1.一种DPHY串行发送电路，其特征在于，包括：一差分驱动器、一平衡衰减电路、一电平转换器、一选择器以及一电源；
所述差分驱动器的输入端与一FPGA的差分信号输出端连接；
所述平衡衰减电路的输入端与所述差分驱动器的输出端连接；
所述电平转换器的输入端与所述FPGA的单端信号输出端连接；
所述选择器的差分信号输入端与所述平衡衰减电路的输出端连接，所述选择器的单端信号输入端与所述电平转换器的输出端连接，所述选择器的选择信号输入端与所述FPGA的选择信号输出端连接，所述选择器的输出端与一DPHY的输入端连接；
所述电源的输出端与所述差分驱动器的参考地端连接。
2.根据权利要求1所述的DPHY串行发送电路，其特征在于，所述电源提供的电压为一负电压。
3.根据权利要求2所述的DPHY串行发送电路，其特征在于，所述电源提供的电压为-1.0V～-16V。
4.根据权利要求1所述的DPHY串行发送电路，其特征在于，所述平衡衰减电路包括：一第一电阻、一第二电阻、一第三电阻和一第四电阻；
所述第一电阻的一端和所述第三电阻一端连接于一第一节点，另一端与所述第四电阻的一端连接于一第二节点；
所述第二电阻的第一端与所述第三电阻的另一端连接于一第三节点，另一端与所述第四电阻的另一端连接于一第四节点；
所述第一节点和第二节点分别连接于所述差分驱动器的输出端的两相端口；
所述第三节点和第四节点分别连接于所述选择器的差分信号输入端的两相输入信号。
5.根据权利要求4所述的DPHY串行发送电路，其特征在于，所述第一电阻和第二电阻的阻值相等。
6.根据权利要求5所述的DPHY串行发送电路，其特征在于，所述第一电阻和第二电阻的阻值为大于等于100欧姆。
7.根据权利要求4所述的DPHY串行发送电路，其特征在于，所述第三电阻和第四电阻的阻值相等。
8.根据权利要求7所述的DPHY串行发送电路，其特征在于，所述第三电阻和第四电阻的阻值为0欧姆～50欧姆。
9.根据权利要求4所述的DPHY串行发送电路，其特征在于，所述平衡衰减电路的输入和输出阻抗为单端40欧姆～62.5欧姆。
10.根据权利要求4所述的DPHY串行发送电路，其特征在于，所述平衡衰减电路的输入输出信号的幅值比为1～7。
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|---|---|---|---|
| CN201520834171.4U CN205068387U (zh) | 2015-10-26 | 2015-10-26 | 一种dphy串行发送电路 |
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| CN201520834171.4U CN205068387U (zh) | 2015-10-26 | 2015-10-26 | 一种dphy串行发送电路 |
Publications (1)
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| CN205068387U true CN205068387U (zh) | 2016-03-02 |
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| CN201520834171.4U Active CN205068387U (zh) | 2015-10-26 | 2015-10-26 | 一种dphy串行发送电路 |
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| CN (1) | CN205068387U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108595361A (zh) * | 2018-05-09 | 2018-09-28 | 武汉精测电子集团股份有限公司 | 通过双sstl电路产生c_phy信号的装置 |
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2015
- 2015-10-26 CN CN201520834171.4U patent/CN205068387U/zh active Active
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