JP6689289B2 - 試験信号を挿入してac結合相互接続を試験するように構成された送信機 - Google Patents
試験信号を挿入してac結合相互接続を試験するように構成された送信機 Download PDFInfo
- Publication number
- JP6689289B2 JP6689289B2 JP2017560186A JP2017560186A JP6689289B2 JP 6689289 B2 JP6689289 B2 JP 6689289B2 JP 2017560186 A JP2017560186 A JP 2017560186A JP 2017560186 A JP2017560186 A JP 2017560186A JP 6689289 B2 JP6689289 B2 JP 6689289B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- coupled
- node
- transistor
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims description 143
- 238000000034 method Methods 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 14
- 230000000295 complement effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 230000011664 signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/67—Testing the correctness of wire connections in electric apparatus or circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/3568—Multistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Dc Digital Transmission (AREA)
Description
に結合された入力を含む。3状態インバータInvpの出力はノードVcomnに結合されており、また、3状態インバータInvnの出力はノードVcompに結合されている。3状態インバータInvpおよびInvnの制御入力は電圧enJTAGに結合されている。真の電圧dtestは、AC試験信号発生器214によって提供されるAC試験信号の電圧を備えているか、またはAC試験信号発生器214によって提供されるAC試験信号の電圧から引き出される。補数電圧
は真の電圧dtestから引き出すことができる(例えばインバータを使用して)。
Claims (12)
- 送信機であって、
複数のフリップ−フロップと、複数のクロック信号に基づいて並列データ信号を直列データ信号に直列化するように構成された複数の多重化段とを備える直列−並列ロジックと、
試験信号を受信する第1入力、イネーブル信号を受信する第2入力、前記直列データ信号を受信する第3入力、及び、複数の電流モードロジック(CML)段を備えるドライバ回路と、を備え、
前記複数のCML段のうちのCML段は、
電流源によってバイアスされるように構成され、また、前記直列データ信号を受信するように結合された差動入力および差動出力を含む差動トランジスタ対と、
ノード対と前記差動出力の間に結合された抵抗器対と、
電圧供給と前記ノード対の間に結合されたトランジスタ対と、
前記ノード対の間に結合されたブリッジトランジスタと、
前記試験信号を受信するように構成された入力ポートのそれぞれの対、制御ポートのそれぞれの対および出力ポートのそれぞれの対を有する一対の3状態回路素子であって、出力ポートの前記対がそれぞれ前記ノード対に結合され、制御ポートの前記対が、前記トランジスタ対の個々のゲートおよび前記ブリッジトランジスタのゲートを備えた共通ノードに結合される一対の3状態回路素子と
を備える送信機。 - 前記差動トランジスタ対をバイアスするように構成された前記電流源
をさらに備える、請求項1に記載の送信機。 - 前記電流源がnチャネル電界効果トランジスタ(FET)を備える、請求項2に記載の送信機。
- 前記差動トランジスタ対が、一体に結合された一対のソース、前記差動出力のそれぞれの端部に結合された一対のドレイン、および前記差動入力のそれぞれの端部を提供する一対のゲートを有する一対のnチャネル電界効果トランジスタ(FET)を備える、請求項1に記載の送信機。
- 前記トランジスタ対が、前記電圧供給に結合された一対のソース、および前記ノード対にそれぞれ結合された一対のドレインを有する一対のpチャネルFETを備える、請求項4に記載の送信機。
- 前記ブリッジトランジスタが、前記ノード対のうちの一方のノードに結合されたソース、および前記ノード対のうちのもう一方のノードに結合されたドレインを有するpチャネルFETを備える、請求項5に記載の送信機。
- 3状態回路素子の前記対が一対の3状態インバータを備える、請求項1に記載の送信機。
- 送信機内のドライバ回路を制御し、それにより前記送信機にAC結合された相互接続を試験するための方法であって、
直列−並列ロジックを用いて、複数のクロック信号に基づいて、複数の並列データ信号から直列データ信号を生成することと、
前記ドライバ回路の差動出力に結合され、電流源によってバイアスされる、差動トランジスタ対に、前記相互接続を介する送信のために、前記直列データ信号を結合することと、
前記差動トランジスタ対から前記電流源を隔離するために、前記差動トランジスタ対のゲート間に印加される電圧を制御することと、
抵抗器対を介して前記ドライバ回路の前記差動出力に結合されたノード対に結合された一対の3状態回路素子の入力間に差動試験電圧を生成することと、
前記3状態回路素子の制御端子、電圧供給と前記ノード対の間に結合されたトランジスタ対のゲート、および前記ノード対の間に結合されたブリッジトランジスタのゲートに結合される制御電圧を生成することと、
前記3状態回路素子をイネーブルして前記ノード対から前記電圧供給を隔離し、かつ、前記ノード対を隔離するために前記制御電圧を制御することと
を含む方法。 - 前記差動トランジスタ対が、一体に結合された一対のソース、および前記差動出力の端部にそれぞれ結合された一対のドレインを有する一対のnチャネル電界効果トランジスタ(FET)を備える、請求項8に記載の方法。
- 前記トランジスタ対が、前記電圧供給に結合された一対のソース、および前記ノード対のそれぞれのノードに結合された一対のドレインを有する一対のpチャネルFETを備える、請求項8に記載の方法。
- 前記ブリッジトランジスタが、前記ノード対のうちの一方のノードに結合されたソース、および前記ノード対のうちのもう一方のノードに結合されたドレインを有するpチャネルFETを備える、請求項10に記載の方法。
- 3状態回路素子の前記対が一対の3状態インバータを備える、請求項8に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/717,985 US9841455B2 (en) | 2015-05-20 | 2015-05-20 | Transmitter configured for test signal injection to test AC-coupled interconnect |
US14/717,985 | 2015-05-20 | ||
PCT/US2016/031919 WO2016186930A1 (en) | 2015-05-20 | 2016-05-11 | Transmitter configured for test signal injection to test ac-coupled interconnect |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018523346A JP2018523346A (ja) | 2018-08-16 |
JP6689289B2 true JP6689289B2 (ja) | 2020-04-28 |
Family
ID=56069273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017560186A Active JP6689289B2 (ja) | 2015-05-20 | 2016-05-11 | 試験信号を挿入してac結合相互接続を試験するように構成された送信機 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9841455B2 (ja) |
EP (1) | EP3298420B1 (ja) |
JP (1) | JP6689289B2 (ja) |
KR (1) | KR102580789B1 (ja) |
CN (1) | CN107636478B (ja) |
WO (1) | WO2016186930A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10896107B1 (en) * | 2020-06-15 | 2021-01-19 | Inventec (Pudong) Technology Corporation | Backplane testing system and method thereof |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102429907B1 (ko) * | 2015-11-06 | 2022-08-05 | 삼성전자주식회사 | 소스 드라이버의 동작 방법, 디스플레이 구동 회로 및 디스플레이 구동 회로의 동작 방법 |
CN108462616B (zh) * | 2018-03-29 | 2021-07-23 | 北京润科通用技术有限公司 | 一种故障注入装置及故障注入方法 |
US10868576B2 (en) * | 2018-04-27 | 2020-12-15 | Board Of Trustees Of The University Of Illinois | Frequency independence for synthesis within programmable non-reciprocal network circuit |
US11946972B2 (en) * | 2020-08-06 | 2024-04-02 | Semiconductor Components Industries, Llc | Monitoring of interconnect lines |
US11824534B2 (en) * | 2021-11-16 | 2023-11-21 | Xilinx, Inc. | Transmit driver architecture with a jtag configuration mode, extended equalization range, and multiple power supply domains |
US11949425B2 (en) | 2022-02-10 | 2024-04-02 | Xilinx, Inc. | Digital-to-analog converter (DAC)-based voltage-mode transmit driver architecture with tunable impedance control and transition glitch reduction techniques |
CN116500512B (zh) * | 2023-06-27 | 2023-09-22 | 湖南腾方中科科技有限公司 | 一种高密连接器连接状态的检测系统 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5290581A (en) * | 1976-01-26 | 1977-07-29 | Teijin Ltd | Formed product of high polymer |
US4553010A (en) * | 1983-07-05 | 1985-11-12 | James River-Norwalk, Inc. | Packaging container for microwave popcorn popping and method for using |
JP2743401B2 (ja) * | 1988-10-06 | 1998-04-22 | 日本電気株式会社 | Ecl回路 |
DE69403832T2 (de) * | 1993-02-12 | 1998-01-02 | Philips Electronics Nv | Integrierte Schaltung mit einem Kaskadestromspiegel |
JP2950313B2 (ja) | 1998-01-19 | 1999-09-20 | 日本電気株式会社 | 半導体集積回路の入力バッファ回路 |
JP3803204B2 (ja) | 1998-12-08 | 2006-08-02 | 寛治 大塚 | 電子装置 |
US6285259B1 (en) * | 1999-04-21 | 2001-09-04 | Infineon Technologies North America Corp. | System and method for converting from single-ended to differential signals |
JP3471277B2 (ja) | 2000-02-17 | 2003-12-02 | 沖電気工業株式会社 | クロックドライバ回路およびクロック配線方法 |
EP1350331A2 (en) * | 2001-01-12 | 2003-10-08 | Silicon Laboratories, Inc. | Digital interface in radio-frequency apparatus and associated methods |
JP2004254155A (ja) * | 2003-02-21 | 2004-09-09 | Kanji Otsuka | 信号伝送装置および配線構造 |
US7501851B2 (en) * | 2006-05-26 | 2009-03-10 | Pmc Sierra Inc. | Configurable voltage mode transmitted architecture with common-mode adjustment and novel pre-emphasis |
US7579876B1 (en) * | 2007-01-17 | 2009-08-25 | Scintera Networks, Inc. | Multi-use input/output pin systems and methods |
JP2010518749A (ja) | 2007-02-12 | 2010-05-27 | ラムバス・インコーポレーテッド | 高速低電力差動受信機RobertE.PalmerJohnW.Poulton |
US7692565B2 (en) * | 2007-04-18 | 2010-04-06 | Qualcomm Incorporated | Systems and methods for performing off-chip data communications at a high data rate |
JP4384207B2 (ja) * | 2007-06-29 | 2009-12-16 | 株式会社東芝 | 半導体集積回路 |
US7973541B2 (en) * | 2007-12-06 | 2011-07-05 | Qualcomm Incorporated | Method and apparatus for estimating resistance and capacitance of metal interconnects |
JP4544326B2 (ja) | 2008-03-26 | 2010-09-15 | セイコーエプソン株式会社 | 集積回路装置、電気光学装置及び電子機器 |
KR100980347B1 (ko) * | 2008-09-05 | 2010-09-06 | 주식회사 실리콘웍스 | 디더링 스위치를 구비하는 증폭기 및 그 증폭기를 사용하는 디스플레이 구동회로 |
US7965120B2 (en) | 2008-11-21 | 2011-06-21 | Qimonda Ag | Digitally controlled CML buffer |
KR20110035785A (ko) * | 2009-09-30 | 2011-04-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 버퍼 |
JP5471272B2 (ja) * | 2009-10-09 | 2014-04-16 | 日本電気株式会社 | クロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路 |
US9372233B2 (en) | 2011-07-25 | 2016-06-21 | Mediatek Singapore Pte. Ltd. | Scan test circuit with pulse generator for generating differential pulses to clock functional path |
US8542039B2 (en) * | 2011-11-11 | 2013-09-24 | Qualcomm Incorporated | High-speed pre-driver and voltage level converter with built-in de-emphasis for HDMI transmit applications |
US8639193B2 (en) * | 2011-12-29 | 2014-01-28 | Qualcomm Incorporated | Tri-state control for a line driver |
US9065399B2 (en) * | 2013-06-14 | 2015-06-23 | Altera Corporation | Programmable high-speed voltage-mode differential driver |
-
2015
- 2015-05-20 US US14/717,985 patent/US9841455B2/en active Active
-
2016
- 2016-05-11 EP EP16724575.2A patent/EP3298420B1/en active Active
- 2016-05-11 WO PCT/US2016/031919 patent/WO2016186930A1/en active Application Filing
- 2016-05-11 CN CN201680029071.1A patent/CN107636478B/zh active Active
- 2016-05-11 KR KR1020177036807A patent/KR102580789B1/ko active IP Right Grant
- 2016-05-11 JP JP2017560186A patent/JP6689289B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10896107B1 (en) * | 2020-06-15 | 2021-01-19 | Inventec (Pudong) Technology Corporation | Backplane testing system and method thereof |
Also Published As
Publication number | Publication date |
---|---|
CN107636478A (zh) | 2018-01-26 |
KR102580789B1 (ko) | 2023-09-19 |
EP3298420B1 (en) | 2019-07-10 |
US9841455B2 (en) | 2017-12-12 |
KR20180011214A (ko) | 2018-01-31 |
WO2016186930A1 (en) | 2016-11-24 |
US20160341780A1 (en) | 2016-11-24 |
CN107636478B (zh) | 2020-03-13 |
EP3298420A1 (en) | 2018-03-28 |
JP2018523346A (ja) | 2018-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6689289B2 (ja) | 試験信号を挿入してac結合相互接続を試験するように構成された送信機 | |
US10038647B1 (en) | Circuit for and method of routing data between die of an integrated circuit | |
US8030965B2 (en) | Level shifter using SR-flip flop | |
US8627160B2 (en) | System and device for reducing instantaneous voltage droop during a scan shift operation | |
US20080180139A1 (en) | Cmos differential rail-to-rail latch circuits | |
Dehlaghi et al. | A 0.3 pJ/bit 20 Gb/s/wire parallel interface for die-to-die communication | |
US8230281B2 (en) | Techniques for boundary scan testing using transmitters and receivers | |
EP3039787B1 (en) | Input/output circuits and methods of implementing an input/output circuit | |
US9712257B1 (en) | Digitally-controlled impedance control for dynamically generating drive strength for a transmitter | |
KR20100138740A (ko) | 주파수 종속 커패시턴스 부하를 측정하기 위해 설정가능한 psro 구조 | |
US9081061B1 (en) | Scan flip-flop | |
JPWO2011045832A1 (ja) | 差動ドライバ回路およびそれを用いた試験装置 | |
US9500700B1 (en) | Circuits for and methods of testing the operation of an input/output port | |
US9407266B2 (en) | Programmable single-supply level-shifter circuit | |
US7852119B1 (en) | SR-flip flop with level shift function | |
US10436836B2 (en) | Unbalanced multiplexer and scan flip-flops applying the same | |
KR102468651B1 (ko) | 광 수신기의 전기적 테스트 | |
US7653505B1 (en) | Method and apparatus for testing a controlled impedance buffer | |
US9698762B2 (en) | Flip-flop structure | |
Meghelli | A 108Gb/s 4: 1 multiplexer in 0.13/spl mu/m SiGe-bipolar technology | |
CN106409342B (zh) | 面积高效的多位触发器拓扑 | |
JP2009016891A (ja) | マスタスレーブ型フリップフロップ回路 | |
US20230058343A1 (en) | Nmos low swing voltage mode tx driver | |
JP2009021650A (ja) | マスタスレーブ型フリップフロップ回路 | |
US7966533B2 (en) | Register device and methods for using such |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190513 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20190513 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190822 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20190904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200317 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200407 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6689289 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |