CN107636478A - 用于注入测试信号以测试交流耦合互连的发射机 - Google Patents

用于注入测试信号以测试交流耦合互连的发射机 Download PDF

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Abstract

在一个实施例中，一个驱动电路包括一个被配置为由电流源(502)偏置并且包括差分输入(516)和差分输出(512)的差分晶体管对(504)。该驱动电路还包括被耦合在节点对和差分输出之间的电阻器对(506)、被耦合在电源电压和节点对之间的晶体管对以及被耦合在节点对之间的桥接晶体管。该驱动电路还包括一对三态电路元件(510)，其具有一对相应的输入端口、一对相应的控制端口以及一对相应的输出端口。该对输出端口分别被耦合到节点对。该对控制端口被耦合到一个公共节点，该公共节点包括晶体管对的每个栅极和桥接晶体管的栅极。

Description

用于注入测试信号以测试交流耦合互连的发射机
技术领域
本公开的实施例主要涉及电子电路，具体地，涉及一种被配置用于测试信号注入以测试交流耦合互连(AC-coupled interconnect)的发射机。
背景技术
符合由联合测试行动小组(JTAG)开发的IEEE标准1149.1的技术已被成功用于测试设备(例如集成电路)之间的板级互连。IEEE标准1149.1(以下称为“JTAG标准”或“JTAG”)仅规定了用于直流耦合(DC耦合)互连的故障的足够的测试范围。一个直流耦合互连是仅具有导线和串联电阻的信号路径。一个直流耦合互连可以传递信号的直流分量和交流分量。由JTAG制定的IEEE标准1149.6是JTAG标准的扩展，它规定了用于交流耦合互连的故障的测试范围。一个交流耦合互连是具有串联电容的信号路径，该串联电容阻挡信号的直流分量并且仅传递信号的交流分量。
集成电路(IC)通常包括被交流耦合到板级互连的高速收发器。例如，收发器可以通过用于低电压差分信号(LVDS)的差分信号路径而耦合。符合IEEE标准1149.6(以下称为“AC-JTAG标准”或“AC-JTAG”)的收发器包括可用于测试交流耦合互连的结构正确性的测试逻辑。发射机中的测试逻辑将直流测试数据调制到可以通过交流互连的时变交流波形上。接收器中的测试逻辑接收来自交流互连的交流波形并恢复直流测试数据。符合AC-JTAG的发射机可以设计为在任务模式(正常工作模式)或测试模式下运行。发射机的设计应使得实现测试模式所需的附加电路不会对执行任务模式的核心逻辑电路造成不利影响。
发明内容
本申请描述了提供配置用于测试信号注入以测试交流耦合互连的发射机的技术。在一个实施例中，驱动电路包括被配置为被电流源偏置并且包括差分输入和差分输出的差分晶体管对。该驱动电路还包括被耦合在节点对和差分输出之间的电阻器对、被耦合在电源电压和节点对之间的晶体管对以及被耦合在节点对之间的桥接晶体管。该驱动电路还包括一对三态电路元件，其具有一对相应的输入端口、一对相应的控制端口以及一对相应的输出端口。该对输出端口分别被耦合到节点对。所述一对控制端口被耦合到公共节点，所述公共节点具有晶体管对中的每个栅极和桥接晶体管的栅极。
在另一个实施例中，一个集成电路(IC)包括发射机，该发射机具有一个被配置用于交流(AC)耦合的互连的差分输出，以及被配置为产生测试信号和测试使能信号的测试逻辑。该集成电路还包括位于具有多个电流模逻辑(CML)级的发射机中的驱动器。多个CML级中的一个包括被配置为被电流源偏置的差分晶体管对，该差分晶体管对包括差分输入和差分输出。CML级还包括被耦合到差分输出的电阻器对、被耦合在电阻器对和电源电压之间并接收来自测试使能信号的栅极电压的晶体管对，以及被耦合在电阻器对之间并接收来自测试使能信号的栅极电压的桥接晶体管。CML级还包括一对通过电阻器对耦合到差分输出的三态电路元件。该对三态电路元件接收来自测试信号的差分输入电压和来自测试使能信号的控制电压。
在另一个实施例中，一种控制发射机中的驱动电路以测试交流耦合到发射机的互连的方法包括控制施加在差分晶体管对的栅极之间的电压以隔离偏置驱动电路的电流源，该差分晶体管对被耦合到驱动电路的差分输出。该方法还包括在被耦合到节点对的一对三态电路元件的输入之间产生差分测试电压，该节点对通过电阻器对被耦合到驱动电路的差分输出。该方法还包括产生控制电压，该控制电压被耦合到三态电路元件的控制端、到被耦合在电源电压和节点对之间的晶体管对的栅极以及到被耦合在节点对之间的桥接晶体管的栅极。该方法还包括控制所述控制电压以使能三态电路元件，从而将电源电压与节点对隔离，以及隔离节点对。
本申请的上述及其他方面可以通过参考以下详细说明而理解。
附图说明
为了能够详细地理解上述特征，下面将会通过参考示例性实施例以对已在上面简要概括的内容进行详细描述，部分实施例会在附图中示出。然而，应当注意，附图仅示出了典型的实施例，因此不应被认为是对本申请范围的限制。
图1是描绘了一个示例电路板系统的框图。
图2是描绘了一个集成电路的示例的框图。
图3是描述了一个发射机的示例的框图。
图4是描绘了图3的发射机中的驱动器的示例的框图。
图5是示出了被配置为在测试模式下将交流测试信号注入到差分输出的CML电路的示例的示意图。
图6是描绘了图3的发射机的串行到并行逻辑(serial-to-parallel logic)的示例的框图。
图7是描绘了控制发射机中的驱动电路以测试交流耦合到发射机的互连的方法的示例的流程图。
图8说明了具有如本文所描述的测试逻辑的现场可编程门阵列(FPGA)的体系结构。
为了便于理解，在可能的情况下，相同的参考标记将会被用来表示图中的相同元件。可以设想，一个实施例中的元件可以被有益地并入其他实施例中。
具体实施方式
下面参照附图描述了多种特征。应当注意，附图可能或可能不按比例绘制，并且在各个附图中，具有相似结构或功能的元件由相同的参考标记表示。应当注意，附图仅为了方便描述特征。它们不是旨在作为所要求保护的申请的详尽描述或对所要求保护的申请的范围的限制。此外，一个阐明的实施例不需要具有所示的所有方面或优点。结合特定的实施例描述的方面或优点不一定限于该实施例，它们可以在其他任何实施例中被实施，即使没有被阐明出或没有详细的描述。
本申请描述了在集成电路中提供一个被配置用于交流测试信号注入的发射机的技术。该发射机可以是集成电路中的高速串行发射机，比如那些用于多吉比特收发器(MGT)的发射机。多吉比特收发器是串行/解串器(SerDes)，其以高于千兆比特每秒(Gbps)的串行比特率运行。发射机可以采用差分信号传输数据，例如低压差分信号(LVDS)。一般来说，发射机被交流耦合到支持高速信号传输的互连。交流测试信号可以由集成电路中的AC-JTAG测试逻辑产生，用于发送能够测试互连的交流波形(例如差分信号)。交流测试信号在发射机内来自最后一个时钟电路元件(final clocked circuit element)下游(例如时钟串行逻辑下游)的节点处被注入。在一个实施例中，交流测试信号在发射机的驱动器的一级被注入。由于交流测试信号是在最后一个时钟电路元件之后被注入的，所以在测试模式下，发射机不需要接收切换的时钟信号。此外，将交流测试信号直接注入发射机的驱动器避免了在驱动器之前对时序逻辑修改，因此降低了功耗，降低了布线的复杂性，并且对发射机的时序和速度的影响可以忽略不计。
图1是描绘了一个示例电路板系统100的框图。电路板系统100包括通过互连103耦合的集成电路(IC)102A和102B(统称为集成电路102)。每个集成电路102包括核心逻辑104、测试逻辑106、接收器108(“RX 108”)和发射机110(“TX 110”)。集成电路102A中的发射机110和集成电路102B中的接收器108交流耦合到互连103(也称为板级互连103)。尽管发射机110和接收器108被表示为分离的逻辑组件，但是发射机110和接收器108可以是每一个集成电路102中的一个单独的收发器(例如多吉比特收发器)的一部分。此外，虽然测试逻辑106被表示为一个单独的逻辑组件，但是测试逻辑106可以分布在集成电路102中的各处，包括发射机110和接收器108内。测试逻辑106可以符合AC-JTAG规范。
互连103包括一个差分传输线对112P和112N(统称“传输线112”)。互连103通过耦合电容器114P和114N(统称“耦合电容器114”)以及电阻器116而被耦合到集成电路102B中的接收器108。电阻器116包括一个负载端子以用作传输线112的阻抗匹配。虽然电容器114和电阻器116被表示为位于集成电路102的外部，但是在一些实施例中，电容器114和/或电阻器116可以被设置在集成电路102B内。而且，在其他实施例中，互连103可以包括附加部件，诸如提供电源端接(source termination)电阻器或用于提供共模直流偏置的电阻器和电压源。
在运行时，核心逻辑104可以使用集成电路102A中的发射机110通过互连103向集成电路102B内的接收器108发送高速数据。所述高速数据通过互连103使用差分信号传输。当将高速数据耦合到互连103时，发射机110在“任务模式”下运行。测试逻辑106可以使用集成电路102A中的发射机110来向集成电路102B中的接收器108发送交流测试信号。当将交流测试信号耦合到互连103时，发射机110在“测试模式”下运行。交流测试信号也是差分信号，但比高速数据的频率要低。例如，交流测试信号的转换速率可以比高速数据的数据速率低100倍(例如10兆赫兹(MHz)对比高速数据的一个或多个千兆赫兹(GHz))。一般来说，交流测试信号的频率小于高速数据的频率。
如本文所述，发射机110可以包括一个驱动器，该驱动器被配置为当在测试模式下运行时将交流测试信号注入到互连103上。交流测试信号在发射机110中的最后一个时钟电路元件之后被注入。如此，集成电路102A不需要在测试模式中提供切换时钟。此外，不需要对发射机110的时序逻辑进行修改。向发射机110的时序逻辑中添加电路以支持交流测试信号的注入增加了功耗，同时可能增加布线的复杂性并且可能降低时序余量。如此，在发射机110中的最后一个时钟电路元件之后注入交流测试信号降低了功耗和布线复杂度，并且对发射机110的时序和速度的影响可以忽略不计。
图2是描绘了一个集成电路102(例如集成电路102A或集成电路102B)的示例的框图。集成电路102包括被耦合到测试逻辑106、核心逻辑104、接收器108和发射机110的输入/输出(IO)引脚216。具体而言，发射机110和接收器108各自耦合到输入/输出引脚216的交流(AC)引脚222。交流引脚222交流耦合到板级互连(例如，图1中所示的互连103)。
测试逻辑106包括被耦合到边界扫描寄存器(BSR)206的测试访问端口(TAP)202。除其他元件外，TAP 202还包括控制器204(也称为TAP控制器204)。TAP 202的其他部件包括指令寄存器、旁路寄存器、多路复用器等，这些在本领域中是众所周知的，为了清楚起见而被省略。TAP 202被耦合到输入/输出引脚216的JTAG引脚218。JTAG引脚218包括用于众所周知的JTAG接口(诸如测试数据输入(TDI)、测试数据输出(TDO)、测试时钟(TCK)、测试模式选择(TMS)以及可选测试复位(TRS)等)的引脚。
BSR 206包括直流(DC)单元208和交流(AC)单元210。直流单元208包括被耦合到输入/输出引脚216的直流引脚220的逻辑。直流单元208用于测试直流耦合互连。交流单元210的一个输入被耦合到接收器108中的测试接收器212。在一些示例中，集成电路102可以包括多个测试接收器212。交流单元210的一个输出被耦合到一个交流测试信号发生器214。在一些示例中，集成电路102可以包括多个交流测试信号发生器214。交流单元210用于测试交流耦合互连。具体而言，交流单元210的输入单元接收被测试接收器212由接收到的交流测试信号恢复的直流测试数据。交流单元210的输出单元提供直流测试数据以调制交流测试信号供发射机110发射。BSR 206也可以被耦合到核心逻辑104，用于接收来自直流单元208和交流单元210的数据并向它们提供数据。
TAP 202和交流测试信号发生器214分别被耦合到发射机110上。发射机110可以基于来自TAP 202的控制信号在测试模式或任务模式下运行。在任务模式中，发射机110从核心逻辑104获得数据，并使用高速差分信号发送数据，高速差分信号通过交流引脚222被耦合到互连。在测试模式中，发射机110从交流测试信号发生器214获得交流测试信号，并通过交流引脚222将交流测试信号耦合到互连。TAP 202可以以响应于AC EXTEST指令(比如AC-JTAG定义的EXTEST_PULSE或EXTEST_TRAIN指令)而启动发射机110的测试模式。
图3是描述了一个发射机110的示例的框图。发射机110包括一个串行到并行(serial-to-parallel)逻辑302和一个驱动器304。串行到并行逻辑302包括并行输入306和串行输出308。在一个示例中，并行输入306接收被标示为d1至dn的N个单端信号(例如，以参考电压为基准的数字信号)。串行输出308提供一个单端信号，该单端信号传送信号d0至dn的串行表示。串行输出308被耦合到驱动电路304的一个输入上。串行到并行逻辑302包括依照一个或多个时钟信号运行的时序逻辑(未示出)。因此，串行至并行逻辑302包括用于接收一个或多个时钟信号的一个或多个时钟端口。
驱动器304包括具有正端314P和负端314N的差分输出314。正端314P提供信号Txp，负端314N提供信号Txn。信号Txp和Txn以共模电压为中心，同时信号Txn是信号Txp的反相。串行输出308的数据由信号Txp和信号Txn之间的差值传送。驱动器304还包括一个控制输入312和一个测试输入310。驱动器304可以在控制输入上接收JTAG使能信号，并在测试输入310上接收交流测试信号。JTAG使能信号包括一个控制驱动电路304是处于任务模式还是测试模式的单端信号。交流测试信号包括由驱动电路304转换成差分信号并被耦合到差分输出314的单端信号。
发射机110可以具有与所示实施例的不同的变化。例如，串行到并行逻辑302可以将串行信号以差分信号而不是单端信号形式输出。类似地，驱动电路304可以接收以差分信号而不是单端信号形式接收测试输入310。在另一个例子中，发射机110可以直接从集成电路102接收串行数据(单端或差分)，从而不需要串行到并行逻辑302。
图4是描绘了驱动器304的一个示例的框图。驱动器304包括一个单端到差分转换器(single-end-to-differential converter)402和驱动电路404。单端到差分转换器402的输入接收来自串行输出308的单端信号，并输出差分信号。驱动电路404从单端到差分转换器402接收差分信号。
驱动电路404包括被配置为将差分信号驱动到差分输出314上的电流模逻辑(CML)。CML包括多个CML电路4061到406M(统称为CML电路406)。每个CML级406包括一个缓冲和调节差分信号以进行传输的CML电路。例如，CML中可以有一个或多个CML级406作为预驱动器运行而一个或多个CML级406作为驱动器运行。CML级406中的一个被配置为响应于控制输入312和测试输入310将交流测试信号注入到差分输出314上。在所示的示例中，CML电路4061被如此配置，但是通常来说每一个CML级406都可以被配置以注入交流测试信号。
图5是示出了被配置为在测试模式下将交流测试信号注入到差分输出CML电路的示例的示意图(比如图4中示出的电路模逻辑电路4061)。CML电路4061包括一个电流源502、一个差分晶体管对504、一个电阻器对506、一个晶体管对508、一个桥接晶体管M4和一对三态电路元件510。
在该实施例中，电流源502包括一个晶体管M1，晶体管M1是一个n沟道场效应晶体管(FET)，例如n型金属氧化物场效应晶体管(MOSFET)等。n型金属氧化物场效应晶体管也被称为“NMOS”晶体管。晶体管M1的源极被耦合到参考电压(例如电接地)。晶体管M1的栅极被配置为接收偏置电压Vbias。电压Vbias被配置为使得晶体管M1在饱和区中运行并传导电流Itail。电流源502可以具有与示出的不同的其他变化，诸如共源共栅电流源(cascodecurrent source)、堆叠式电流源(stacked current source)等。
差分晶体管对504包括一对源极耦合的晶体管M2和M3。晶体管M2和M3包括n沟道FET，例如NMOS晶体管。晶体管M2和M3的源极耦合在一起以形成一个偏置端口514。偏置端口514被耦合到晶体管M1的漏极。晶体管M2的漏极被耦合至输出节点512N，晶体管M3的漏极被耦合至输出节点512P。输出节点512P处的电压被称为Vop，输出节点512N处的电压被称为Von。输出节点512P和512N共同构成一个差分输出端口512。晶体管M2的栅极516P接收栅极电压Vip，晶体管M3的栅极516N接收栅极电压Vin。晶体管M2和M3的栅极516P和516N共同包括一个差分输入端口516。
电阻器对506包括具有被耦合到输出节点512N的端子的电阻器R1和具有被耦合到输出节点512P的端子的电阻器R2。电阻器R1的另一个端子被耦合到节点Vcomn。电阻器R2的另一个端子被耦合到节点Vcomp。
桥接晶体管M4被耦合在节点Vcomn与Vcomp之间。桥接晶体管包括一个p沟道FET，诸如p型MOSFET(也被称为“PMOS”晶体管)。桥接晶体管M4的栅极被耦合到电压enJTAG。
三态电路元件510包括一个三态反相器Invp和一个三态反相器Invn。三态反相器Invp包括被耦合到真实电压(true voltage)dtest的输入。三态反相器Invn包括被耦合到补码电压(complement voltage)的输入。三态反相器Invp的一个输出被耦合到节点Vcomn，三态反相器Invn的一个输出被耦合到节点Vcomp。三态反相器Invp和Invn的控制输入被耦合到电压enJTAG。真实电压dtest包括或者源于由交流测试信号发生器214提供的交流测试信号的电压。补码电压可以源于真实电压dtest中(使用反相器)。
晶体管对508包括源极耦合的晶体管M5和M6。晶体管M5和M6均包括PMOS晶体管。晶体管M5和M6的源极被耦合到电源电压Vsup。晶体管M5和M6的栅极被耦合到控制电压enJTAG。晶体管M5的漏极被耦合至节点Vcomn，晶体管M6的漏极被耦合至节点Vcomp。
在运行时，电压enJTAG决定CML电路4061是处于任务模式还是测试模式。电压enJTAG包括或来源于来自TAP 202的JTAG使能信号。当enJTAG是低电压(即，JTAG使能信号是逻辑低电平)时，CML电路4061处于任务模式。当enJTAG是高电压(例如，JTAG使能信号是逻辑高电平)时，CML电路4061处于测试模式。
假设CML电路4061处于任务模式。在任务模式中，电压enJTAG使得晶体管M5和M6在线性区中运行并传导由电流源502从电源汲取的电流。施加到晶体管M4的栅极电压(enJTAG)导通晶体管M4，在源极和漏极之间形成通道。因此，节点Vcomn和Vcomp通过晶体管M4电连接。晶体管M5和M6并联并共同传导电流Itail。三态反相器Invp和Invn处于高阻(即截止)状态，从而阻止真实和补码dtest电压分别被耦合到节点Vcomn和Vcomp。
根据Vip和Vin之间的差，差分晶体管对504将电流Itail引导通过电阻器R1或电阻器R2。当Vip和Vin之间的差变为正值时，晶体管M2开始导通，晶体管M3向截止区转移。输出节点512N被向下拉往参考电压(例如拉往Vcomn-R1*Itail)，并且输出节点512P向电源电压Vsup移动。随着Vip和Vin之间的差变为负值，晶体管M2向截止区域转移，晶体管M3开始导通。输出节点512P被向下拉往参考电压(例如拉往Vcomp-R2*Itail)，并且输出节点512N朝着电源电压Vsup移动。因此，差分输出Vop-Von跟随差分输入Vip-Vin。
现在假定CML电路4061处于测试模式。在测试模式下，enJTAG电压使得晶体管M5和M6被截止并且不导通来自电源的电流。桥接晶体管M4也被切断，从而将节点Vcomn与Vcomp电隔离。三态反相器Invp和Invn被使能。三态反相器Invp将补码测试电压dtest耦合到到节点Vcomn(例如真实测试电压的逻辑反相)。三态反相器Invn将真实测试电压dtest耦合到节点Vcomp(例如补码测试电压的逻辑反相)。电压Vip和Vin可以处于参考电压(或者小于晶体管M2和M3的阈值电压的任何电压)，使得晶体管M2和M3被截止。在这种情况下，由三态反相器Invp和Invn汲取的电流分别通过R1和R2流向输出节点512N和512P。以这种方式，差分测试信号被耦合到差分输入端口516。
晶体管M4、M5和M6以及三态反相器Invp和Invn包括附加到CML级以在测试模式下将交流测试信号注入到差分输出的元件。附加的元件不影响任务模式下CML级的功能，并允许在测试模式下将交流测试信号注入到差分输出上。在正常运行期间，CML级上的附加元件M4、M5、M6、Invp和Invn的额外负载表现为共模，因此不会影响任务模式下的差分输出信号。
图6是描绘了发射机110的串行到并行逻辑302的示例的框图。串行到并行逻辑302包括触发器6021至602n(统称为触发器602)和多路复用级6041至604n的各级(统称多路复用级604)。触发器6021至602n的输入分别从输入数据总线接收数据信号d1至dn。触发器6022、6024……602n的时钟输入接收时钟信号clk1，触发器6021、6023……602n-1的时钟输入接收时钟信号clk1的补码(complement)。触发器602的输出被耦合到多路复用级6041的输入。多路复用级6041的输出被耦合到多路复用级6042的输入，依此类推，直到多路复用级604n-1的输出被耦合到多路复用级604n的输入。多路复用级6041的控制输入接收时钟信号clk1，多路复用级6042的控制输入接收时钟信号clk2，依此类推，直到多路复用级604n-1的控制输入接收时钟信号clkn-1，多路复用级604n的控制输入接收时钟信号clkn。
时钟信号clk1到clkn被配置为使得多路复用级604n的输出向驱动器304提供串行数据流输入。如上所述，驱动器304具有用于接收交流测试信号的测试输入和接收JTAG使能信号的控制输入。驱动器304包括测试逻辑以注入交流测试信号，而不是串行到并行逻辑302中的时序逻辑。因此，不存在影响串行到并行逻辑302的时序余量的附加测试逻辑。
图7是描绘了控制发射机中的驱动电路以用于测试交流耦合到发射机的互连的方法700的示例的流程图。方法700的是结合发射机110和CML电路4061(一个示例驱动电路)而描述的。方法700包括框702，其中发射机110控制施加在差分晶体管对504的栅极之间的电压以隔离偏置CML电路4061的电流源502，所述差分晶体管对504被耦合到CML电路4061的差分输出端口512。
方法700包括框704，其中发射机110在被耦合到节点对Vcomn、Vcomp的一对三态电路元件510的输入之间生成(或接收)一个差分测试电压，其中节点对Vcomn、Vcomp通过电阻器对506被耦合到驱动电路的差分输出。
方法700包括框706，其中发射机110产生(或接收)一个控制电压，该控制电压要耦合到三态电路元件510的控制端、到耦合在电源电压和节点对Vcomn与Vcomp之间的晶体管对508的栅极以及到耦合在节点对Vcomn与Vcomp之间的桥接晶体管M4的栅极。
方法700包括框708，其中发射机110或一些其他电路(例如TAP202)控制控制电压以使能三态电路元件510，以将电源电压与节点对Vcomn、Vcomp隔离，并隔离节点对Vcomn、Vcomp。
上述用于测试信号注入的驱动电路可用于各种应用，包括各种集成电路应用。例如，驱动器304可以用在可编程集成电路,例如现场可编程门阵列(“FPGA”)上。图8示出了包括大量不同的可编程片(programmable tiles)的FPGA 800的示例架构，其中所述可编程片包括多千兆位收发器(“MGT”)801、可配置逻辑块(“CLB”)802、随机存取存储器块(“BRAM”)803、输入/输出块(“IOB”)804，配置和时钟逻辑(“CONFIG/CLOCKS”)805、数字信号处理块(“DSP”)806、专用输入/输出块(“I/O”)807(例如配置端口和时钟端口)以及其它可编程逻辑808例如数字时钟管理器、模数转换器、系统监视逻辑等。一些FPGA还包括专用处理器块(“PROC”)810。MGT 801可以包括配置用于交流测试信号注入的驱动器304。
在一些FPGA中，每个可编程片可以包括至少一个可编程互连元件(“INT”)811，其具有到相同片内的可编程逻辑元件的输入和输出端820的连接，如在图8顶部的示例所示。每个可编程互连元件811还可以包括到相同片或其他片中的相邻可编程互连元件的互连段822的连接。每个可编程互连元件811还可以包括到逻辑块(未示出)之间的通用路由资源的互连段824的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，所述路由通道具有互连段(例如互连段824)的路径和用于连接互连段的开关模块(未示出)。通用路由资源的互连段(例如互连段824)可以跨越一个或多个逻辑块。可编程互连元件811与通用路由资源一起实现所述现场可编程门阵列的可编程互连结构(“可编程互连”)。
在一个实施例中，CLB 802可以包括可以被编程以实现用户逻辑的可配置逻辑元件(“CLE”)812加上单个可编程互连元件(“INT”)811。BRAM 803除一个或多个可编程互连元件外还可以包括BRAM逻辑元件(“BRL”)813。通常，一块片中包括的互连元件的数量取决于片的高度。在图示的例子中，一块BRAM片具有五个CLB的高度，但也可以使用其他数量(例如四个)。一个DSP片806除了适当数量的可编程互连元件之外还可以包括DSP逻辑元件(“DSPL”)814。除了可编程互连元件811的一个实例之外，IOB 804可以包括例如输入/输出逻辑元件(“IOL”)815的两个实例。如本领域技术人员清楚的，实际上连接到例如输入/输出逻辑元件815的输入/输出焊盘通常不限于在输入/输出逻辑元件815的区域。
在图示的例子中，靠近裸片中心的水平区域(图8所示)用于配置、时钟和其他控制逻辑。从这个水平区域或柱延伸的垂直柱809被用来在FPGA的宽度上分配时钟和配置信号。
一些利用图8中所示的架构的FPGA包括额外的逻辑块，这些逻辑块会打乱占据FPGA的大部分的常规柱状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块810跨越几个CLB和BRAM柱。处理器块810可以具有从单个微处理器到包括微处理器、存储器控制器、外围设备等的完整可编程处理系统的各种组件范围。
需要注意的是，图8仅是示出一个示例性的FPGA架构。例如，在图8顶部包括的一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对尺寸以及互连/逻辑的实现都纯粹是示例性的。例如，在实际的FPGA中，在CLB出现的地方通常包括多于一个相邻的CLB行，以便于用户逻辑的有效实现，但相邻CLB行的数量随着FPGA的整体大小而变化。而且，图8的FPGA示出了可采用本文中所描述的互连电路的实施例的可编程集成电路的一个实施例。本文描述的互连电路可以用于其他类型的可编程集成电路，诸如复杂可编程逻辑器件(CPLD)或具有用于选择性地耦合逻辑元件的可编程互连结构的任何类型的可编程集成电路。
其他一些例子如下。
在一个示例中，提供了一个驱动电路。这样的驱动电路可以包括：差分晶体管对，被配置为被电流源偏置并且包含差分输入和差分输出；耦合在节点对和差分输出之间的电阻器对；耦合在电源电压和节点对之间的晶体管对；耦合在所述节点对之间的桥接晶体管；以及一对三态电路元件，其具有一对相应的输入端口、一对相应的控制端口和一对相应的输出端口，所述一对输出端口分别被耦合到所述节点对，所述一对控制端口被耦合到公共节点，该公共节点包括晶体管对的每个栅极和桥接晶体管的栅极。
在这样的驱动电路中，电流源可以被配置为偏置差分晶体管对。
在这样的驱动电路中，电流源可以包括n沟道场效应晶体管(FET)。
在一些这样的驱动电路中，差分晶体管对可以包括一对n沟道场效应晶体管(FET)，其具有一对被耦合在一起的源极，一对被耦合到所述差分输出的相应端的漏极，以及一对提供差分输入的相应端的栅极。
在一些这样的驱动电路中，晶体管对可以包括一对p沟道场效应晶体管，其具有被耦合到电源电压的一对源极和分别被耦合到节点对的一对漏极。
在一些这样的驱动电路中，桥接晶体管可以包括一个p沟道场效应晶体管，其具有被耦合到节点对中一个节点的源极和被耦合到节点对中另一个节点的漏极。
在一些这样的驱动电路中，三态电路元件对可以包括一对三态反相器。
在另一个实施例中，提供了一个集成电路(IC)。这样的一个集成电路可以包括：具有被配置用于交流(AC)耦合到互连的差分输出的发射机；测试逻辑，所述测试逻辑被配置为生成一个测试信号和测试使能信号；在具有多个电流模逻辑(CML)级的发射机中的驱动器，所述多个CML级中的一个CML级包括：差分晶体管对，其被配置为由电流源偏置，所述差分晶体管对包括差分输入和差分输出；被耦合到差分输出的电阻器对；晶体管对，所述晶体管对被耦合在所述电阻器对和电源电压之间并接收来自测试使能信号的栅极电压；桥接晶体管，所述桥接晶体管被耦合在所述电阻器对之间并接收来自所述测试使能信号的栅极电压；以及通过电阻器对耦合到差分输出的一对三态电路元件，所述三态电路元件对接收来自测试信号的差分输入电压和来自测试使能信号的控制电压。
在一些这样的集成电路中，测试逻辑可以包括被耦合到边界扫描寄存器(boundary scan register)的测试访问端口(TAP)和被配置为产生测试信号的测试信号发生器。
在一些这样的集成电路中，TAP可以被配置为输出测试使能信号。
在一些这样的集成电路中，CML级可以包括：被配置为偏置差分晶体管对的电流源。
在一些这样的集成电路中，差分晶体管对可以包括一对n沟道场效应晶体管(FET)，其具有一对耦合在一起的源极、分别耦合所述电阻器对的第一端子的一对漏极，以及提供所述差分输入的相应端的一对栅极。
在一些这样的集成电路中，晶体管对可以包括一对p沟道场效应晶体管，其具有被耦合到电源电压的一对源极和分别被耦合到电阻器对的第二端子的一对漏极。
在一些这样的集成电路中，桥接晶体管可以包括p沟道场效应晶体管，其具有被耦合到电阻器对中的一个电阻器的第二端子的源极和被耦合到电阻器对中的另一个电阻器的第二端子的漏极。
在一些这样的集成电路中，三态电路元件对可以包括一对三态反相器。
在又一个实施例中，提供一种控制驱动器的方法。这样的控制发射机中用于测试交流耦合到发射机的互连的驱动电路的方法可以包括：控制施加在差分晶体管对的栅极之间的电压以隔离偏置驱动电路的电流源，所述差分晶体管对被耦合到驱动电路的差分输出；在被耦合到节点对的一对三态电路元件的输入之间生成差分测试电压，所述节点对通过电阻器对耦合到所述驱动电路的差分输出；产生一个控制电压，该控制电压被耦合到所述三态电路元件的控制端、耦合到被耦合在电源电压和所述节点对之间的晶体管对的栅极以及耦合到被耦合在所述节点对之间的桥接晶体管的栅极；以及控制所述控制电压以使能所述三态电路元件，从而隔离所述节点对与所述电源电压，并隔离所述节点对。
在一些这样的方法中，差分晶体管对可以包括一对n沟道场效应晶体管(FET)，其具有被耦合在一起的一对源极，以及分别被耦合到差分输出相应端的一对漏极。
在一些这样的方法中，晶体管对可以包括一对p沟道场效应晶体管，其具有被耦合到电源电压的一对源极和被耦合到节点对中相应节点的一对漏极。
在一些这样的方法中，桥接晶体管可以包括一个p沟道场效应晶体管，其具有被耦合到节点对中一个节点的源极和被耦合到节点对中另一个节点的漏极。
在一些这样的方法中，三态电路元件对可以包括一对三态反相器。
尽管上述内容针对具体实施例，但是在不脱离本申请的基本范围的情况下可以设计其它和进一步的实施例，并且其范围由所附权利要求确定。

Claims (12)

1.一种驱动电路，其特征在于，所述驱动电路包括：
差分晶体管对，所述差分晶体管对被配置为由电流源偏置并且包括差分输入和差分输出；
电阻器对，所述电阻器对被耦合在节点对和所述差分输出之间；
晶体管对，所述晶体管对被耦合在电源电压和所述节点对之间；
桥接晶体管，所述桥接晶体管被耦合在所述节点对之间；以及
一对三态电路元件，具有相应的一对输入端口、相应的一对控制端口和相应的一对输出端口，所述一对输出端口分别被耦合到所述节点对，所述一对控制端口被耦合到公共节点，所述公共节点具有所述晶体管对的每个栅极和所述桥接晶体管的一个栅极。
2.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括：
所述电流源，其被配置为偏置所述差分晶体管对。
3.根据要求2所述的驱动电路，其特征在于，所述电流源包括n沟道场效应晶体管。
4.根据权利要求1所述的驱动电路，其特征在于，所述差分晶体管对包括一对n沟道场效应晶体管，所述一对n沟道场效应晶体管具有被耦合在一起的一对源极、被分别耦合到所述差分输出相应端的一对漏极以及提供所述差分输入的相应端的一对栅极。
5.根据权利要求4所述的驱动电路，其特征在于，所述晶体管对包括一对p沟道场效应晶体管，所述一对p沟道场效应晶体管具有被耦合到所述电源电压的一对源极和被分别耦合到所述节点对的一对漏极。
6.根据权利要求5所述的驱动电路，其特征在于，所述桥接晶体管包括p沟道场效应晶体管，所述p沟道场效应晶体管具有被耦合到所述节点对中一个节点的源极和被耦合到所述节点对中另一个节点的漏极。
7.根据权利要求1所述的驱动电路，其特征在于，所述一对三态电路元件包括一对三态反相器。
8.一种控制发射机中驱动电路以测试交流耦合到发射机的互连的方法，其特征在于，所述方法包括：
控制施加在差分晶体管对的栅极之间的电压以隔离偏置所述驱动电路的电流源，所述差分晶体管对被耦合到所述驱动电路的差分输出；
在被耦合到节点对的一对三态电路元件的输入之间产生差分测试电压，所述节点对通过电阻器对被耦合到所述驱动电路的差分输出；
产生控制电压，所述控制电压被耦合到所述三态电路元件的控制端、耦合到被耦合在电源电压和所述节点对之间的晶体管对的栅极以及耦合到被耦合在所述节点对之间的桥接晶体管的栅极；以及
控制所述控制电压以使能所述三态电路元件，从而将所述电源电压从所述节点对隔离开，并隔离所述节点对。
9.根据权利要求8所述的方法，其特征在于，所述差分晶体管对包括一对n沟道场效应晶体管，所述一对n沟道场效应晶体管具有被耦合在一起的一对源极以及被分别耦合到所述差分输出相应端的一对漏极。
10.根据权利要求8所述的方法，其特征在于，所述晶体管对包括一对p沟道场效应晶体管，所述一对p沟道场效应晶体管具有被耦合到所述电源电压的一对源极和被耦合到所述节点对中相应节点的一对漏极。
11.根据权利要求10所述的方法，其特征在于，所述桥接晶体管包括p沟道场效应晶体管，所述p沟道场效应晶体管具有被耦合到所述节点对中一个节点的源极和被耦合到所述节点对中另一个节点的漏极。
12.根据权利要求8所述的方法，其特征在于，所述一对三态电路元件包括一对三态反相器。
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