CN104242907B - 可编程高速电压模式差分驱动器 - Google Patents

可编程高速电压模式差分驱动器 Download PDF

Info

Publication number
CN104242907B
CN104242907B CN201410266018.6A CN201410266018A CN104242907B CN 104242907 B CN104242907 B CN 104242907B CN 201410266018 A CN201410266018 A CN 201410266018A CN 104242907 B CN104242907 B CN 104242907B
Authority
CN
China
Prior art keywords
driver
signal
differential
circuit
variable impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410266018.6A
Other languages
English (en)
Other versions
CN104242907A (zh
Inventor
B·I·王
丁玮琦
T·T·黄
R·埃尔南德斯
H·林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN104242907A publication Critical patent/CN104242907A/zh
Application granted granted Critical
Publication of CN104242907B publication Critical patent/CN104242907B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

公开了一种电压模式差分驱动器。该差分驱动器包括两个驱动器臂，每个驱动器臂包括用于驱动单端输出信号的可变阻抗驱动器。每个可变阻抗驱动器包括多个驱动器分片，其中每个驱动器分片包括前置驱动器电路和驱动器电路。有利地，已经确定所公开的电压模式驱动器设计比传统的电流模式驱动器需要更少的功率。在一个实现方式中，所公开的电压模式驱动器设计提供对两个单端输出的延迟独立地编程从而补偿差分偏斜的能力。也公开了其它实施例和特征。

Description

可编程高速电压模式差分驱动器
技术领域
本发明总体涉及数据通信。更具体而言，本发明涉及差分输出驱动器。
背景技术
差分输入/输出(IO)标准被用在很多高速应用中。诸如低电压差分信号(LVDS)和伪电流模式逻辑(PCML)之类的很多不同的IO标准使用电流模式输出驱动器。
在电流模式输出驱动器中，可编程的输出电压(VOD)通常由电流源所提供的输出电流确定。输出阻抗可以由专用的片上输出端子(OCT)确定。
发明内容
一个实施例涉及电压模式差分驱动器。该差分驱动器包括两个驱动器臂，每个驱动器臂包括用于驱动单端输出信号的可变阻抗驱动器。每个可变阻抗驱动器包括多个驱动器分片(slice)，其中每个驱动器分片包括前置驱动器电路和驱动器电路。有利的是，已确定所公开的电压模式驱动器设计比传统电流模式驱动器需要更少的功率。在一个实现方式中，所公开的电压模式驱动器设计提供对两个单端输出的延迟独立地编程以补偿差分偏斜(skew)的能力。
也公开了其它实施例和特征。
附图说明
图1描绘了根据本发明的实施例的可编程高速电压模式差分驱动器的选择部件。
图2是根据本发明的实施例的电压模式驱动器的一个臂的框图。
图3描绘了根据本发明的实施例的一个驱动器分片。
图4描绘了根据本发明的实施例的可变单元驱动器。
图5A描绘了根据本发明的实施例的可变单元PMOS电路。
图5B描绘了根据本发明的实施例的可变单元NMOS电路。
图6描绘了根据本发明的实施例的电压模式驱动器的正负臂之间的专用OCT电路装置的布置。
图7示出了对根据本发明的实施例的具有专用OCT的电压模式驱动器的示例使用。
图8描绘了传统的电流模式驱动器。
图9描绘了根据本发明的实施例的具有部分浮空的抽头布置的电压模式驱动器。
图10描绘了根据本发明的实施例的可以被主抽头和P1抽头共享的共享驱动器分片。
图11是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化部分框图。
图12是可以运用本发明的技术的示例性数字系统的框图。
具体实施方式
申请人已经确定，随着IO信号的频率的提高，会出现限制传统上被用在高速IO标准中的电流模式输出驱动器的性能的一些问题。
例如，差分信号的正负臂之间的延迟偏斜可能会成为问题。在每秒30吉比特(Gbps)的情况下，一个单位间隔(UI)仅在30皮秒(ps)的数量级上。因而，在这一数据速率下，两个接收器(RX)输入之间的几皮秒的偏斜可能会大幅减小输入信号的眼图开口的大小。为了防止眼图开口的减小，差分对的印刷电路板(PCB)迹线长度必须匹配得非常准确，即可能是在几百微米以内。
出现的另一个问题是功耗的增大。由于电流源的高阻抗，电流模式驱动器需要并联输出端接以实现100欧姆的输出阻抗。这造成电流的50％通过端接被分流。
此外，电流模式驱动器还需要良好的电流源以得到准确的预加重比。为了实现准确性，足够的电压净空是需要的。这种需要导致较高的电源电压和功率。
另外，在高速下，输出缓存的上升和下降时间变得更重要。加速输出边沿速率的一种方式是添加与输出串联的电感T线圈以“抵消”输出引脚电容的部分。但是，T线圈的寄生电阻必须被添加到输出阻抗中。这使得并联端接的值被降低，造成更多的电流通过并联端接被分流以及更多的功耗。
本公开提供了一种可编程高速电压模式差分驱动器以解决或缓解以上所讨论的传统电流模式差分驱动器的问题。该驱动器可以在输出阻抗、输出电压摆幅、预加重比、两个输出之间的偏斜、占空比和共模电压方面是可编程的。
图1描绘了根据本发明的实施例的可编程高速电压模式差分驱动器105的选择部件。如图所示，在发送器(Tx)处的电压模式差分驱动器105由驱动两个输出引脚OUT_P和OUT_N上的两个输出信号的两个单端驱动器(110-P和110-N)构成。每个引脚由对应的单端驱动器驱动。在该示例中，接收器处的端接被显示为RD＝100欧姆。
如图1中所示，每个单端驱动器110(-P或-N)可以包括延迟控制(偏斜控制)电路112、占空比失真(DCD)控制电路114、可变输出阻抗驱动器电路116、T线圈118和DCD检测电路119。延迟控制电路112的输出可以是DCD控制电路114的输入，并且DCD控制电路114的输出可以被输入到可变输出阻抗驱动器电路116的输入。可变输出阻抗驱动器电路116的输出可以被提供至T线圈118的输入，并且T线圈118的输出可以驱动输出信号到输出引脚(OUT_P或OUT_N，取决于臂)上。此外，驱动器电路116的输出可以是到控制DCD控制电路114的DCD检测电路119的输入。在下面会更详细地描述这些部件以及它们的操作。
注意，根据本发明的实施例，被驱动到OUT_P和OUT_N上的两个输出信号的延迟可以被独立地编程。这使得能够抵消在封装、PCB板上或者接收器设备中的任何合理延迟偏斜以实现最佳的信号眼图开口。
图2是根据本发明的实施例的电压模式驱动器105的一个臂(110-P或110-N)的框图，该臂包括共享串化器和用于一个引脚的重新定时/输出电路。如图2中所示，到每个单端驱动器(110-P或110-N)中的数据输入(d0和d1)可以是来自串化器202的半速率数据(d0和d1)。因此，串化器202被电压模式驱动器105的两个臂(110-P和110-N)共享。如图中所进一步示出的，可变输出阻抗驱动器电路116可以被实现为具有彼此并联布置的多个驱动器分片207的驱动器块206。
预加重可以被用来抵消信号链接的高频损失。每个预加重抽头对应于重新定时块204的一个分片205。在图2中所示的示例中，存在与重新定时块204的四个分片205相对应的四个预加重抽头(例如主抽头、后置抽头1、后置抽头2和前置抽头)。每个重新定时分片205的输出可以驱动驱动器块206的一个驱动器分片207。
在每个重新定时分片205内，两个寄存器(212和212B)可以接收半速率数据(分别为d0和d1)。寄存器(212和212B)的输出可以被输出到半速率至全速率MUX214。MUX214将这两个半速率数据信号复用为全速率数据信号。
来自每个重新定时分片205的输出的定时可以由被发送至每个重新定时分片205的寄存器(分别为212和212B)的时钟输入的时钟信号CLK及其反相时钟CLKB控制。CLK和CLKB的延迟(以及从而，它们之间的偏斜)可以是可由延迟控制(偏斜控制)电路112编程的。
此外，CLK和CLKB的占空比可以是可由DCD控制电路114编程的。可以在进入用户模式之前的上电期间校准这些占空比。DCD检测电路119可以随后在校准期间被用来确定DCD控制电路114的最优设置。
来自多个(在该示例中为四个)重新定时分片205的多个(在该示例中为四个)经重新定时的全速率数据信号可以由可编程反向MUX210接收。可编程反向MUX210为驱动器块206的多个驱动器分片207提供输入信号(IN)。用于驱动器分片207的示例电路在下面结合图3和图4被描述。在一个实施例中，例如可以有被并联布置的至少一百(100)个驱动器分片207。
T线圈118被置于差分对的两个输出中的每个输出上的输出驱动器与引脚之间，在图2中描绘了一个这样的输出。为了允许每个输出的延迟被独立地编程，每个输出上的T线圈是独立的，具有很小或者最小的相互耦合。如所描绘的，T线圈118可以使用与两个电感器L0和L1并联的第一电容器C0将驱动器分片207的输出连接到的驱动器臂的输出端子。C1表示用于T线圈118的静电放电(ESD)电路的寄生电容。
图3描绘了根据本发明的实施例的一个驱动器分片207。如图所示，每个驱动器分片207包括由前置驱动器电路304驱动的可变单元驱动器302。数据输入引脚IN可以经由可编程反向MUX210接收对应的重新定时分片205的输出信号。
根据本发明的实施例，取决于到前置驱动器电路304的控制信号的逻辑状态，每个驱动器分片207可以具有四个状态。如图3中所示，在该实现方式中，控制信号为OE、OCT_H和OCT_L。
在第一状态中，驱动器分片207被用作输出驱动器。用于该状态的控制信号为：OE为高；OCT_H为低；并且OCT_L为低。结果，晶体管M1-M4被关断，并且前置驱动器电路PD_P和PD_N被启用(由于OE为高)。前置驱动器电路PD_P和PD_N接收输入信号IN并输出驱动可变单元驱动器302的输入节点A和B的信号。可变单元驱动器302在其输出节点C上输出有助于驱动OUT节点上的信号的信号。因而，在第一状态中，用于该驱动器分片207的IN引脚上的信号有助于驱动OUT引脚上的信号。
在第二状态中，驱动器分片207未被使用。用于该第二状态的控制信号为：OE为低；OCT_H为低；并且OCT_L为低。在该第二状态中，PD_P和PD_N为三态的，M2和M3被关断并且M1和M4被开启。结果，OUT节点对于该驱动器分片207而言是三态的。
在第三状态下，驱动器分片207被用作片上端接(OCT)并且总是驱动到高状态。用于该状态的控制信号为：OE为低；OCT_H为高；且OCT_L为低。在该第三状态中，PD_P和PD_N为三态的，M2和M4被开启并且M1和M3被关断。结果，OUT节点始终被这一驱动器分片驱动为高。
在第四状态中，驱动器分片207被用作OCT并且总是驱动到低状态。用于该状态的控制信号为：OE为低；OCT_H为低；并且OCT_L为高。在该第四状态中，PD_P和PD_N为三态的，M1和M3被开启并且M2和M4被关断。结果，OUT节点始终被该驱动器分片驱动为低。
图4描绘了根据本发明的实施例的可变单元驱动器302。在一个实施例中，可变单元驱动器302可以分别被调节为具有固定的输出阻抗。例如，每个可变单元驱动器302可以被调节为具有五千(5,000)欧姆的输出阻抗，以使得并联的一百(100)个可变单元驱动器302会具有50欧姆的输出阻抗。
可变单元驱动器302具有输入节点A和B以及输出节点C。如所描绘的，可变单元驱动器302包括输入节点A和B，PMOS晶体管MA、NMOS晶体管MB、可变单元PMOS电路402、可变单元NMOS电路404和串联端接R。分别在下面结合图5A和5B描述可变单元PMOS电路402和可变单元NMOS电路404的示例性实现方式。
串联端接R可以被用于得到更加线性的输出电流-电压(IV)特性曲线并减少NMOS和PMOS晶体管之间的工艺偏斜的影响。减少工艺偏斜影响允许实现NMOS和PMOS强度的固定比值。这使得预加重比的计算更简单，因为PMOS和NMOS始终具有相同的预加重比。
如图5A中所示，可变单元PMOS电路402包括被并联布置的多组PMOS晶体管。第一PMOS组502-1包括一个PMOS晶体管。第二PMOS组502-2包括并联的两个PMOS晶体管。第三PMOS组502-3包括并联的四个PMOS晶体管。依此类推。虽然描绘了三个组，但是可以包括更多的组。例如，第四PMOS组将包括并联的八个PMOS晶体管，并且第五PMOS组将包括并联的十六个PMOS晶体管。更一般而言，第n个PMOS组可以包括并联的2n-1个PMOS晶体管。
控制信号(1P、2P、3P等)可以被用来控制哪些PMOS晶体管组502正在使用以及哪些没有在使用。第一控制信号1P可以在第一PMOS组502-1正在使用时被重置(低)并且在第一PMOS组502-1没有在使用时被设置(高)。第二控制信号2P可以在第二PMOS组502-2正在使用时被重置(低)并且在第二PMOS组502-2没有在使用时被设置(高)。第三控制信号3P可以在第三PMOS组502-3在使用时被重置(低)并且在第三PMOS组502-3没有在使用时被设置(高)。依此类推。更一般而言，第n个控制信号可以在第n个PMOS组正在使用时被重置(低)并且在第n个PMOS组没有在使用是被设置(高)。
类似地，如图5B中所示，可变单元NMOS电路404包括被并联布置的多组NMOS晶体管。第一NMOS组504-1包括一个NMOS晶体管。第二NMOS组504-2包括并联的两个NMOS晶体管。第三NMOS组504-3包括并联的四个NMOS晶体管。依此类推。虽然描绘了三个组，但是可以包括更多的组。例如，第四NMOS组将包括并联的八个NMOS晶体管，并且第五NMOS组将包括并联的十六个NMOS晶体管。更一般而言，第n个NMOS组可以包括并联的2n-1个NMOS晶体管。
控制信号(1N、2N、3N等)可以被用来控制哪些NMOS晶体管组504正在使用以及哪些没有在使用。第一控制信号1N可以在第一NMOS组504-1在使用时被设置(高)并且在第一NMOS组504-1没有在使用时被重置(低)。第二控制信号2N可以在第二NMOS组504-2在使用时被设置(高)并且在第二NMOS组504-2没有在使用时被重置(低)。第三控制信号3N可以在第三NMOS组504-3在使用时被设置(高)并且在第三NMOS组504-3没有在使用时被重置(低)。依此类推。更一般而言，第n个控制信号可以在第n个NMOS组在使用时被设置(高)并且在第n个NMOS组没有在使用是被重置(低)。
在一个实现方式中，控制信号1P、2P、3P等可以分别是控制信号1N、2N、3N等的互补信号。因此，第n个PMOS组和第n个NMOS组一般而言或者都被开启或者都被关断。在替代实现方式中，控制信号1P、2P、3P等可以与控制信号1N、2N、3N等相独立地被设置。在这种情况下，为对每个可变单元驱动器302的调节提供更大的灵活度被。
可变单元PMOS和NMOS驱动器(402和404)可以被配置为允许在可变单元驱动器302中使用任意数目的“驱动器单元”(多达可得到的最大数目)。例如，如果要开启十一个驱动器单元，则控制信号可以开启每个可变单元驱动器(402和404)中的第一、第二和第四晶体管组并且可以关断其余的晶体管组。第一、第二和第四晶体管组分别具有一个、两个和八个驱动器单元，总共十一个驱动器单元。作为另一示例，如果要开启二十六个驱动器单元，则控制信号可以开启每个可变单元驱动器(402和404)中的第二、第四和第五晶体管组并且可以关断其余的晶体管组。第二、第四和第五晶体管组分别具有两个、八个和十六个驱动器单元，总共二十六个驱动器单元。
从每个臂(110-P和110-N)的OUT引脚来看的输出阻抗因而是可编程的并且由被并联使用的驱动器单元的数目决定。利用指定的输出阻抗，要使用的驱动器单元的总数可以在校准期间被确定。例如，如果由于使用一个驱动器单元而得到的阻抗为5,000欧姆，则并联使用100个驱动器单元将导致50欧姆的输出阻抗。
差分输出电压VOD由经过图1中所示的接收器端的端接电阻RD的输出电流确定。VODpp是OUT_P和OUT_N引脚之间的峰-峰电压差。例如，如果驱动OUT_P和OUT_N的两个输出驱动器臂(110-P和110-N)具有50欧姆的输出阻抗并且RD＝100欧姆，则OUT_P与OUT_N之间的电压差将从负1/2VCC到正1/2VCC变化，所以VODpp成为VCC(电源电压)。
利用每个被使用的驱动器单元的给定输出阻抗，可以通过将所有可用的驱动器单元用作信号驱动器而实现最大VOD摆幅。在这种情况下，经过驱动器单元的所有电流进入接收器作为输出电流。当然，也可以实现低于最大值的较小的VOD摆幅。
根据本发明的实施例，差分输出电压VOD是可编程的。存在不止一种方式来将VOD降至最大VOD以下。
将VOD降至最大VOD以下的一个方法是使用在差分对的正负臂之间的专用OCT电路装置600，如图6中所示。专用OCT电路装置600提供输出端接以低功耗。如图所示，专用OCT电路装置包括将参考电压(Vref)驱动到共模节点604上的共模驱动器602。节点604被晶体管606-P和可变电阻器608-P串联连接到单端驱动器110-P的可变输出阻抗驱动器116的输出并且还被晶体管606-N和可变电阻器608-N串联连接到单端驱动器110-N的可变输出阻抗驱动器116的输出。图6的电路600提供可编程的输出偏移电压(VOS)。VOS是可通过改变共模驱动器的参考电压(Vref)编程的。
在图7中描绘了对专用OCT电路装置600的示例使用。在这一示例中，用于Tx驱动器的每个驱动器臂(110-P和110-N)的输出阻抗为100欧姆。每个可变电阻器(608-P和608-N)被设置为100欧姆，并且Vref被设置为1/2VCC(使得VODpp＝VCC/2)。在这种情况下，就VCC＝1.1伏特而言，图7中的电路的DC电流只有4.1mA(排除共模驱动器的电流消耗)。
相比之下，图8中所示的等价的电流模式(H树)驱动器800将消耗5.5mA(排除共模驱动器电流)以实现VODpp＝VCC/2。由于100欧姆的专用输出端接，电流模式驱动器消耗更多的电流。不管VOD如何，这个端接都需要满足100欧姆的输出阻抗，这是因为由于电流源的原因，驱动器本身的阻抗就非常高。
将VOD降至最大VOD以下的另一方法是降低电源电压VCC。可以通过使用片上电压调节器作为用于电压模式驱动器的电源而得到更低的VCC。使用这样的电压调节器还可以减少发送器驱动器阻抗的PVT变化和电路装置之间的噪声耦合。这种降低VCC的方法可以与其它方法相组合(例如使用上述专用OCT电路装置)。
在第三种方法中，为了在不改变输出阻抗的情况下降低VOD，所使用的一些驱动器单元可以被转换为OCT。例如，考虑存在一百(100)个驱动器单元并且每个驱动器单元具有5,000欧姆的输出阻抗。再考虑五十(50)个驱动器单元可以被转换为OCT，二十五(25)个驱动器单元可以始终驱动为高，并且二十五(25)个驱动器单元可以始终驱动为低。在这种情况下，输出电流将被减小百分之五十(50％)，从而在保持50欧姆的输出阻抗的同时将VOD降低50％。上述图2示出了使用固定抽头布置实现可编程预加重的一种方式。在固定抽头布置中，每个抽头具有其自己的专用驱动器分片207。如果一个抽头未被使用，则与该抽头相关联的驱动器分片207为三态的。该固定抽头布置只需要每个抽头一个重新定时分片205，但是它需要等于预加重抽头的数目的多个驱动器分片207。
实现可编程的预加重的另一方式使用浮动抽头布置。这种浮动抽头布置可以被用来减少所需要的驱动器单元的数目，从而减小引脚上的寄生电容。由于总输出阻抗是固定的，所以用于所有抽头的驱动器单元的总数是固定的。这使得有可能在抽头之间共享驱动器单元。这种在抽头之间对驱动器单元的共享可以通过使用多路复用器以使得每个驱动器分片可以接收来自所有预加重抽头的输出来实现。但是，使用这样的多路复用器涉及道不希望有的延迟和切换功率。
根据本发明的实施例，一种有益的折衷解决方案是部分浮动抽头布置，比如图9中所描绘的。在这一示例中，有四个重新定时抽头：主抽头；后置1(P1)抽头；后置2(P2)抽头；以及前置抽头。
如图所示，前置抽头和P2抽头的输出去往可单独编程的反向多路复用器904。每个可编程反向多路复用器904可以将其输出提供给一组驱动器分片207。
主抽头和P1抽头始终保持相反的极性，所以它们不需要可编程的反向。为了匹配所有抽头的延迟，主抽头和P1抽头经过多个2:1多路复用器(902-1到902-Q)去往对应的“共享”驱动器分片207，其中Q是共享驱动器分片906的数目。在一个实现方式中，Q可以例如为一百(100)。每个多路复用902-x可以将用于主抽头或者用于P1抽头的信号路由到对应的驱动器分片207。
图10描绘了根据本发明的实施例的可以被主抽头和P1抽头共享的共享驱动器分片906。该共享驱动器分片906包括Q个固定强度驱动器1001-1至1001-Q。如图10中所示，第一固定强度驱动器1001-1可以具有PMOS和NMOS晶体管(1002-1和1003-1)以提供单个驱动器单元的驱动强度。第二固定强度驱动器1001-2可以具有PMOS和NMOS晶体管(1002-2和1003-2)以提供两个驱动器单元的驱动强度。第三固定强度驱动器1001-3可以具有PMOS和NMOS晶体管(1002-3和1003-3)以提供四个驱动器单元的驱动强度。更一般而言，第n个固定强度驱动器1001-n可以具有PMOS和NMOS晶体管以提供2n-1个驱动器单元的驱动强度。
多路复用器902-n中的每个多路复用器选择主抽头信号或P1抽头信号并且将所选择的信号提供至对应的固定强度驱动器1001-n的A-n和B-n输入。在一个实现方式中，去往每个固定强度驱动器1001-n中的PMOS和NMOS晶体管(1002-n和1003-n)的栅极的控制信号可以被用来控制是否使用该个体固定强度驱动器1001-n。固定强度驱动器的输出节点C可以被连接在一起(并且还被连接到其它驱动器分片207的输出节点C)。有利地，多路复用器902-1至902-Q因而可被用来在主抽头与P1抽头之间分配驱动器单元，而不需要造成额外的延迟或者额外的功耗。
图11是可以包括本发明的方面的现场可编程门阵列(FPGA)10的简化部分框图。应当理解FPGA10在这里只是为了图示的目的进行描述并且本发明可以在很多不同类型的集成电路中被实现，例如可编程逻辑器件(PLD)、复杂可编程逻辑设备(CPLD)、可编程逻辑阵列(PLA)、数字信号处理器(DSP)和专用集成电路(ASIC)。
FPGA10在其“核”内包括有可编程逻辑阵列块(或者LAB)12的二维阵列，该可编程逻辑阵列块通过具有可变长度和速度的行和列互连导体的网络被互连。LAB12包括多个(例如10个)逻辑元件(或者LE)。LE是提供对用户定义的逻辑功能的高效实现的可编程逻辑块。FPGA具有可被配置为实现各种组合和时序功能的众多逻辑元件。这些逻辑元件具有到可编程互连结构的访问。可编程互连结构可以被编程为按照几乎任何所希望的配置来互连逻辑元件。
FPGA10还可以包括分布式存储器结构，该结构包括在整个阵列上被提供的具有不同大小的随机访问存储器(RAM)块。RAM块包括例如块14、块16和块18。这些存储器块还可以包括移位寄存器和FIFO缓冲器。
FPGA10还可以包括数字信号处理(DSP)块20，该块可以实现例如利用加法或减法功能的乘法器。在该示例中，位于芯片外围的输入/输出元件(IOE)22支持众多的单端差分输入/输出标准。每个IOE22被耦合到FPGA10的外部端子(即引脚)。收发器(TX/RX)通道阵列可以按所示出的方式被布置，例如每个TX/RX通道电路30被耦合到若干LAB。TX/RX通道电路30可以包括具有如这里所公开的可编程电压模式差分驱动器的发送器等其它电路装置。
图12描绘了可以采用本发明的技术的示例性数字系统50的框图。如图所示，系统50可以包括FPGA作为若干部件中的一个部件的。系统50可以是被编程的数字计算机系统、数字信号处理系统、专用数字交换网络或者其它处理系统。而且，这样的系统可以被设计用于各种应用，例如电信系统、汽车系统、控制系统、消费电子产品、个人计算机、互联网通信和联网等等。此外，系统50可以被设置在单个电路板上、多个电路板上或者多个封装内。
系统50包括由一个或多个总线互连在一起的处理单元52、存储器单元54和输入/输出(I/O)单元56。根据该示例性实施例，FPGA58被嵌入在处理单元52中。FPGA58可以用于系统50内的很多不同的目的。FPGA58可以例如是处理单元52的逻辑构建块，支持其内部和外部操作。FPGA58被编程以实现执行其在系统操作中的特定作用所必需的逻辑功能。FPGA58可以特别地通过连接60被耦合到存储器54并且通过连接62被耦合到I/O单元56。
处理单元52可以将数据引导至合适的系统部件以进行处理或存储、执行存储在存储器54中的程序、经由I/O单元56接收和发送数据或者实现其它类似的功能。处理单元52可以是中央处理单元(CPU)、微处理器、浮点协同处理器、图形协同处理器、硬件控制器、微控制器、被编程以用作控制器的现场可编程门阵列、网络控制器或者任意类型的处理器或控制器。此外，在很多实施例中，通常不需要CPU。
例如，代替CPU，一个或多个FPGA58可以控制系统的逻辑操作。作为另一示例，FPGA58用作可重新配置的处理器，该处理器可以根据需要被重新编程以处理特定的计算任务。备选地，FPGA58可以自身包括嵌入式微处理器。存储器单元54可以是随机访问存储器(RAM)、只读存储器(ROM)、固定或柔性盘介质、闪速存储器、磁带或者任何其它存储装置或者这些存储装置的任意组合。
在以上描述中，给出各种具体细节以提供对本发明的实施例的透彻理解。但是，对本发明的所图示的实施例的以上描述不旨在于是穷举的的或者将本发明局限为所公开的确切形式。相关领域的技术人员将意识到本发明可以在没有这些具体细节中的一个或多个细节的情况下或者利用其它方法、部件等来实现。
在其它实例中，未示出或者详细描述公知的结构或操作以避免使本发明的方面模糊。虽然在这里为了说明的目的而描述本发明的特定实施例以及用于本发明的示例，但是相关领域的技术人员将意识到在本发明的范围内可能进行各种等同的修改。可以在以上的具体实施方式的启发下对本发明做出这些修改。

Claims (20)

1.一种用于驱动差分信号的差分驱动器，所述差分驱动器包括：
第一驱动器臂，包括用于驱动所述差分信号的第一单端输出信号的第一可变阻抗驱动器；
第二驱动器臂，包括用于驱动所述差分信号的第二单端输出信号的第二可变阻抗驱动器；
第一重新定时块，所述第一重新定时块向所述第一可变阻抗驱动器提供第一多个经重新定时的信号；以及
第二重新定时块，所述第二重新定时块向所述第二可变阻抗驱动器提供第二多个经重新定时的信号，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路。
2.根据权利要求1所述的差分驱动器，其中每个所述重新定时块包括多个重新定时分片，并且其中每个所述重新定时分片与预加重滤波器的抽头相对应。
3.根据权利要求2所述的差分驱动器，其中每个所述重新定时分片包括：
第一寄存器，用于接收第一半速率数据信号；
第二寄存器，用于接收第二半速率数据信号；以及
多路复用器，用于将所述第一半速率数据信号和所述第二半速率数据信号复用为全速率数据信号，
其中差分时钟信号的第一单端时钟信号由所述第一寄存器的时钟输入接收，并且所述差分时钟信号的第二单端时钟信号由所述第二寄存器的时钟输入接收。
4.根据权利要求1至3中任一项所述的差分驱动器，还包括：
第一可编程反向多路复用器，所述第一可编程反向多路复用器被置于所述第一重新定时块与所述第一可变阻抗驱动器之间；以及
第二可编程反向多路复用器，所述第二可编程反向多路复用器被置于所述第二重新定时块与所述第二可变阻抗驱动器之间。
5.根据权利要求2至3中任一项所述的差分驱动器，还包括：
第一可编程反相器，所述第一可编程反相器接收与所述预加重滤波器的前置抽头相对应的第一重新定时分片的输出；以及
第二可编程反相器，所述第二可编程反相器接收与所述预加重滤波器的第二后置(P2)抽头相对应的第二重新定时分片的输出。
6.根据权利要求5所述的差分驱动器，还包括：
多个2:1多路复用器，每个2:1多路复用器接收与所述预加重滤波器的第一后置(P1)抽头相对应的第三重新定时分片和与所述预加重滤波器的主抽头相对应的第四重新定时分片的输出。
7.根据权利要求1至3中任一项所述的差分驱动器，其中所述驱动器电路包括可变单元驱动器电路。
8.根据权利要求7所述的差分驱动器，其中所述可变单元驱动器电路包括：
多个PMOS晶体管组，所述多个PMOS晶体管组具有被并联布置的不同数目的PMOS晶体管；以及
多个NMOS晶体管组，所述多个NMOS晶体管组具有被并联布置的不同数目的NMOS晶体管。
9.根据权利要求8所述的差分驱动器，其中每个所述晶体管组由控制所述晶体管组被使用还是不被使用的控制信号控制。
10.根据权利要求1至3中任一项所述的差分驱动器，还包括：
片上端接电路，所述片上端接电路被置于所述第一可变阻抗驱动器和所述第二可变阻抗驱动器的输出之间。
11.一种用于驱动差分信号的差分驱动器，所述差分驱动器包括第一驱动器臂，包括用于驱动所述差分信号的第一单端输出信号的第一可变阻抗驱动器；
第二驱动器臂，包括用于驱动所述差分信号的第二单端输出信号的第二可变阻抗驱动器；
第一延迟控制电路，所述第一延迟控制电路接收输入差分时钟信号并且输出用于所述第一驱动器臂的第一经偏斜校正的差分时钟信号；以及
第二延迟控制电路，所述第二延迟控制电路接收所述输入差分时钟信号并且输出用于所述第二驱动器臂的第二经偏斜校正的差分时钟信号，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路。
12.一种用于驱动差分信号的差分驱动器，所述差分驱动器包括：
第一驱动器臂，包括用于驱动所述差分信号的第一单端输出信号的第一可变阻抗驱动器；
第二驱动器臂，包括用于驱动所述差分信号的第二单端输出信号的第二可变阻抗驱动器；
第一占空比失真控制电路，所述第一占空比失真控制电路接收输入差分时钟信号并且输出用于所述第一驱动器臂的第一经占空比失真校正的差分时钟信号；以及
第二占空比失真控制电路，所述第二占空比失真控制电路接收所述输入差分时钟信号并且输出用于所述第二驱动器臂的第二经占空比失真校正的差分时钟信号，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路。
13.根据权利要求12所述的差分驱动器，还包括：
第一占空比失真检测电路，所述第一占空比失真检测电路接收来自所述第一可变阻抗驱动器的第一单端输出信号并且向所述第一占空比失真控制电路提供第一占空比失真控制信号；以及
第二占空比失真检测电路，所述第二占空比失真检测电路接收来自所述第二可变阻抗驱动器的第二单端输出信号并且向所述第二占空比失真控制电路提供第二占空比失真控制信号。
14.一种用于驱动差分信号的差分驱动器，所述差分驱动器包括：
第一驱动器臂，包括用于驱动所述差分信号的第一单端输出信号的第一可变阻抗驱动器；以及
第二驱动器臂，包括用于驱动所述差分信号的第二单端输出信号的第二可变阻抗驱动器，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路，
其中所述前置驱动器电路被配置成以下四个状态中的一个状态：将所述驱动器电路配置为驱动器模式的第一状态；将所述驱动器电路配置为三态模式的第二状态；将所述驱动器电路配置为第一片上端接模式的第三状态；以及将所述驱动器电路配置为第二片上端接模式的第四状态。
15.一种用于驱动差分信号的方法，所述方法包括：
向第一驱动器臂中的第一可变阻抗驱动器提供第一多个经重新定时的信号；以及
向第二驱动器臂中的第二可变阻抗驱动器提供第二多个经重新定时的信号，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路。
16.根据权利要求15所述的方法，还包括：
使用第一重新定时块生成所述第一多个经重新定时的信号；以及
使用第二重新定时块生成所述第二多个经重新定时的信号，
其中每个所述重新定时块包括多个重新定时分片，并且其中每个所述重新定时分片与预加重滤波器的抽头相对应。
17.根据权利要求15至16中任一项所述的方法，其中所述驱动器电路包括可变单元驱动器电路，所述方法还包括：
可编程地配置每个驱动器分片的所述可变单元驱动器电路以具有等于驱动单元的数目的驱动强度。
18.根据权利要求15至16中任一项所述的方法，还包括：
通过改变被应用于在所述第一驱动器臂与所述第二驱动器臂之间的片上端接电路装置的共模参考电压来调整输出电压摆幅。
19.一种集成电路，包括：
第一数据输出引脚；
第二数据输出引脚；
第一驱动器臂，包括用于向所述第一数据输出引脚上驱动差分信号的第一单端输出信号的第一可变阻抗驱动器；
第二驱动器臂，包括用于向所述第二数据输出引脚上驱动所述差分信号的第二单端输出信号的第二可变阻抗驱动器；
第一重新定时块，所述第一重新定时块向所述第一可变阻抗驱动器提供第一多个经重新定时的信号；以及
第二重新定时块，所述第二重新定时块向所述第二可变阻抗驱动器提供第二多个经重新定时的信号，
其中每个所述可变阻抗驱动器包括多个驱动器分片，每个驱动器分片包括前置驱动器电路和驱动器电路。
20.一种用于执行根据权利要求15-18中的任一项所述的方法的装置。
CN201410266018.6A 2013-06-14 2014-06-13 可编程高速电压模式差分驱动器 Active CN104242907B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/918,480 2013-06-14
US13/918,480 US9065399B2 (en) 2013-06-14 2013-06-14 Programmable high-speed voltage-mode differential driver

Publications (2)

Publication Number Publication Date
CN104242907A CN104242907A (zh) 2014-12-24
CN104242907B true CN104242907B (zh) 2019-08-16

Family

ID=50771444

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410266018.6A Active CN104242907B (zh) 2013-06-14 2014-06-13 可编程高速电压模式差分驱动器

Country Status (3)

Country Link
US (1) US9065399B2 (zh)
EP (1) EP2814216A3 (zh)
CN (1) CN104242907B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015162753A (ja) * 2014-02-26 2015-09-07 ソニー株式会社 回路、送受信機および通信システム
US9582454B2 (en) * 2014-03-18 2017-02-28 Intel Corporation Reconfigurable transmitter
US9369128B1 (en) * 2014-08-15 2016-06-14 Altera Corporation Circuits and methods for impedance calibration
CN106649892A (zh) * 2015-03-12 2017-05-10 白昀 一种芯片内互联线驱动器预加重功能的优化方法
US9841455B2 (en) * 2015-05-20 2017-12-12 Xilinx, Inc. Transmitter configured for test signal injection to test AC-coupled interconnect
US9455713B1 (en) 2015-06-02 2016-09-27 Avago Tcehnologies General IP (Singapore) Pte. Ltd. Split resistor source-series terminated driver
TWI575874B (zh) * 2015-07-24 2017-03-21 晨星半導體股份有限公司 低電壓差分訊號驅動電路
CN106411312A (zh) * 2015-07-31 2017-02-15 晨星半导体股份有限公司 低电压差分信号驱动电路
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
TWI787166B (zh) * 2016-03-01 2022-12-21 日商新力股份有限公司 信號之發送裝置、信號之發送方法及通信系統
US10224911B1 (en) * 2016-03-31 2019-03-05 Altera Corporation Dual signal protocol input/output (I/O) buffer circuit
US10366041B2 (en) 2017-01-27 2019-07-30 Micron Technology, Inc. Methods and apparatuses for differential signal termination
EP3602779A4 (en) * 2017-03-27 2020-04-15 Waveguide Corporation INTEGRATED POWER SUPPLY AMPLIFIERS
US10554450B2 (en) * 2018-03-14 2020-02-04 Samsung Display Co., Ltd. High resolution voltage-mode driver
US10862521B1 (en) * 2019-01-30 2020-12-08 Inphi Corporation Techniques for programmable gain attenuation in wideband matching networks with enhanced bandwidth
US10681802B1 (en) 2019-09-04 2020-06-09 International Business Machines Corporation Differential line time skew compensation for high data rate receivers
US10897279B1 (en) * 2020-04-10 2021-01-19 Samsung Electronics Co., Ltd. DC-coupled SERDES receiver
US11088719B1 (en) 2020-04-10 2021-08-10 Samsung Electronics Co., Ltd. Serdes with pin sharing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222380B1 (en) * 1998-06-15 2001-04-24 International Business Machines Corporation High speed parallel/serial link for data communication
US7285978B1 (en) * 2005-07-15 2007-10-23 National Semiconductor Corporation Circuit and method for impedance calibration of output impedance of LVDS driver
CN101106373A (zh) * 2006-06-01 2008-01-16 富士通株式会社 用于高速数字传送的低电压差分信号驱动器
CN100525263C (zh) * 2002-02-01 2009-08-05 英特尔公司 用于具有匹配阻抗的差分线路的终端对
CN101722729A (zh) * 2008-10-13 2010-06-09 北京美科艺数码科技发展有限公司 喷墨打印机主板与喷头板间数据的传输方法和装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307446B1 (en) 2003-01-07 2007-12-11 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
US6940302B1 (en) 2003-01-07 2005-09-06 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
US6943588B1 (en) 2003-09-24 2005-09-13 Altera Corporation Dynamically-adjustable differential output drivers
US7245144B1 (en) 2003-09-24 2007-07-17 Altera Corporation Adjustable differential input and output drivers
US6864704B1 (en) 2003-09-24 2005-03-08 Altera Corporation Adjustable differential input and output drivers
US7236013B2 (en) * 2003-12-26 2007-06-26 Stmicroelectronics Pvt. Ltd. Configurable output buffer and method to provide differential drive
US7236018B1 (en) 2004-09-08 2007-06-26 Altera Corporation Programmable low-voltage differential signaling output driver
US7233165B2 (en) 2005-03-31 2007-06-19 Seiko Epson Corporation High speed driver for serial communications
US7365570B2 (en) * 2005-05-25 2008-04-29 Micron Technology, Inc. Pseudo-differential output driver with high immunity to noise and jitter
US7411421B1 (en) 2005-12-07 2008-08-12 Altera Corporation Apparatus and method for generating differential signal using single-ended drivers
US7551014B1 (en) 2007-02-01 2009-06-23 Altera Corporation Differential output with low output skew
US7821290B2 (en) 2008-09-26 2010-10-26 Vitesse Semiconductor Corporation Differential voltage mode driver and digital impedance caliberation of same
US8648581B2 (en) * 2009-04-03 2014-02-11 Mindspeed Technologies, Inc. Voltage mode push-pull driver output stage with tunable resistances
US8436660B2 (en) * 2010-08-27 2013-05-07 Mosys, Inc. Voltage-mode driver with equalization
US20130009669A1 (en) * 2010-09-02 2013-01-10 Kool Chip, Inc. Voltage Mode Driver
US8564326B2 (en) 2011-05-24 2013-10-22 Advanced Micro Devices, Inc. Circuit and method to control slew rate of a current-mode logic output driver
JP2012249236A (ja) * 2011-05-31 2012-12-13 Renesas Mobile Corp 半導体集積回路装置、電子装置、及び無線通信端末
US8542039B2 (en) 2011-11-11 2013-09-24 Qualcomm Incorporated High-speed pre-driver and voltage level converter with built-in de-emphasis for HDMI transmit applications
US8520348B2 (en) * 2011-12-22 2013-08-27 Lsi Corporation High-swing differential driver using low-voltage transistors
US8994399B2 (en) * 2013-04-29 2015-03-31 Broadcom Corporation Transmission line driver with output swing control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222380B1 (en) * 1998-06-15 2001-04-24 International Business Machines Corporation High speed parallel/serial link for data communication
CN100525263C (zh) * 2002-02-01 2009-08-05 英特尔公司 用于具有匹配阻抗的差分线路的终端对
US7285978B1 (en) * 2005-07-15 2007-10-23 National Semiconductor Corporation Circuit and method for impedance calibration of output impedance of LVDS driver
CN101106373A (zh) * 2006-06-01 2008-01-16 富士通株式会社 用于高速数字传送的低电压差分信号驱动器
CN101722729A (zh) * 2008-10-13 2010-06-09 北京美科艺数码科技发展有限公司 喷墨打印机主板与喷头板间数据的传输方法和装置

Also Published As

Publication number Publication date
CN104242907A (zh) 2014-12-24
US20140368272A1 (en) 2014-12-18
EP2814216A3 (en) 2015-02-11
EP2814216A2 (en) 2014-12-17
US9065399B2 (en) 2015-06-23

Similar Documents

Publication Publication Date Title
CN104242907B (zh) 可编程高速电压模式差分驱动器
US7501851B2 (en) Configurable voltage mode transmitted architecture with common-mode adjustment and novel pre-emphasis
US6940302B1 (en) Integrated circuit output driver circuitry with programmable preemphasis
US9633988B2 (en) Apparatuses and methods of communicating differential serial signals including charge injection
US7389194B2 (en) Driver calibration methods and circuits
CN101425986B (zh) 能够在单端传输与差分传输之间转换的接口电路
US6963218B1 (en) Bi-directional interface and communication link
CN110277988A (zh) 具有从低功率待机到低频信号传输的快速转换的中继器
US7355449B1 (en) High-speed serial data transmitter architecture
KR20020021450A (ko) 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법
US7307446B1 (en) Integrated circuit output driver circuitry with programmable preemphasis
CN109756223B (zh) 接口电路和接口装置
CN107636478A (zh) 用于注入测试信号以测试交流耦合互连的发射机
CN109272943A (zh) 一种显示装置的背光控制系统
JP7204383B2 (ja) インタフェース回路及びインタフェース装置
US8570064B1 (en) Methods and systems for programmable implementation of on-chip termination calibration
US8749268B2 (en) High-speed driver circuit
US12072832B2 (en) Apparatus and methods for high-speed drivers
CN209267704U (zh) 一种信号发生装置
CN104935326B (zh) 接口电路中的输出电路
US6812869B1 (en) Noise reduction techniques for programmable input/output circuits
GB2486274A (en) A programmable bias circuit for the centre node of a balanced receiver termination circuit
GB2497188A (en) Power efficient high speed backplane driver circuit with high voltage swing
KR101995027B1 (ko) 정전류 소모가 없는 저전력 송신기
US20040114412A1 (en) Method and system for intelligent bi-direction signal net with dynamically configurable input/output cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant