JP7204383B2 - インタフェース回路及びインタフェース装置 - Google Patents
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Description
図5(a)を参照すると、第1スイッチ素子M1がターンオンされる第1入力信号IN1の上昇エッジで、第1共通ノードCMPの第1共通電圧VCMPが第1電源電圧VDDから大幅に、かつ急速に減少する。出力信号OUTは、第1電源電圧VDDと、第1共通電圧VCMPの差に比例し、よって、出力信号OUTが第1入力信号IN1の上昇エッジで、緩やかに増加する。即ち、出力信号OUTがロー出力値VOUTLからハイ出力値VOUTHに増加する速度が緩やかになる。
同様に、第2出力信号OUT2のスルーレートは、第3キャパシタC3と第4キャパシタC4を各々充電又は放電させる第3制御信号CNT3及び第4制御信号CNT4により決定される。また、第3出力信号OUT3のスルーレートは、第5キャパシタC5と第6キャパシタC6を各々充電又は放電させる第5制御信号CNT5及び第6制御信号CNT6により決定される。
この場合、第1回路210の第1抵抗RUP1と第2抵抗RDN1、及び第3回路230の第1抵抗RUP3と第2抵抗RDN3は、同一の値を有し得る。一方、第2回路220の第1抵抗RUP2と第2抵抗RDN2は、互いに同一の値を有し、第1回路210及び第3回路230に含まれる抵抗RUP1、RUP3、RDN1、RDN3とは異なる値を有し得る。
11 プロセッサ
12 イメージセンサ
13 ディスプレイ
14 通信モジュール
15 メモリ
20 アプリケーションプロセッサ
21、31、41 コントローラ
22a、22b、32、42、50、60、100、200、300 インタフェース回路
30 ディスプレイドライバ
40 イメージセンサ
51,52 第1、第2電源ノード
53、73、83 出力ノード
54、55 第1、第2制御ノード
70、80 第1、第2回路
91、92 第1、第2伝送経路
93、94 第1、第2受信ノード
95、135 レシーバ
110、120 第1、第2回路
131、132 第1、第2(データ)伝送経路
213、223、233 第1、第2、第3出力ノード
241、242、243 第1、第2、第3伝送経路
244、245、246 第1、第2、第3受信ノード
247、248、249 第1、第2、第3レシーバ
210、220、230 第1、第2、第3回路
131、132 第1、第2(データ)伝送経路
A0,B0、C0 第1、第2、第3受信データ
C1、C2、C3、C4、C5、C6 第1、第2、第3、第4、第5、第6キャパシタ
CMP、CMN 第1、第2共通ノード
CNT1,CNT2、CNT3、CNT4、CNT5、CNT6 第1、第2、第3、第4、第5、第6制御信号
CT 終端キャパシタ
D0 受信データ
IN1,IN2 第1、第2入力信号
IN3,IN4 第3、第4入力信号
M1、M2 第1、第2スイッチ素子
OUT 出力信号
OUT1,OUT2、OUT3 第1、第2、第3出力信号
RDN、RDN1、RDN2、RDN3 第2抵抗
RT 終端抵抗
RUP、RUP1、RUP2、RUP3 第1抵抗
VDD、VSS 第1、第2電源電圧
Claims (18)
- 第1電源電圧を供給する第1電源ノードに連結されて第1入力信号により制御される第1スイッチ素子と、
前記第1電源電圧よりも小さい第2電源電圧を供給する第2電源ノードに連結されて前記第1入力信号とは異なる第2入力信号により制御される第2スイッチ素子と、
前記第1スイッチ素子と前記第2スイッチ素子とが互いに直列に連結されるノードとして定義されて出力信号を出力する出力ノードと、
前記第1電源ノードと前記第1スイッチ素子との間に連結される第1抵抗と、
前記第2電源ノードと前記第2スイッチ素子との間に連結される第2抵抗と、
前記第1抵抗と前記第1スイッチ素子との間のノードに連結されて第1制御信号により充電及び放電される第1キャパシタと、
前記第2抵抗と前記第2スイッチ素子との間のノードに連結されて第2制御信号により充電及び放電される第2キャパシタと、を備え、
前記第1入力信号、前記第2入力信号、前記第1制御信号、及び前記第2制御信号の位相を調節して前記出力信号のスルーレート(slew rate)を変更することを特徴とするインタフェース回路。 - 前記第1制御信号が前記第1入力信号と同一の位相を有し、前記第2制御信号が前記第2入力信号とは反対の位相を有する場合に、前記出力信号のスルーレートを増加させることを特徴とする請求項1に記載のインタフェース回路。
- 前記第1制御信号が前記第1入力信号とは反対の位相を有し、前記第2制御信号が前記第2入力信号と同一の位相を有する場合に、前記出力信号のスルーレートを減少させることを特徴とする請求項1に記載のインタフェース回路。
- 前記第1キャパシタは、前記第1スイッチ素子に存在する寄生キャパシタにより提供されることを特徴とする請求項1に記載のインタフェース回路。
- 前記第1キャパシタは、前記第1入力信号により充電及び放電されることを特徴とする請求項4に記載のインタフェース回路。
- 前記第1抵抗と前記第2抵抗は、同一の値を有することを特徴とする請求項5に記載のインタフェース回路。
- 前記第1キャパシタは、前記第1抵抗及び前記第1スイッチ素子を連結する第1共通ノードと、前記第1制御信号の入力を受ける第1制御ノードとの間に連結されることを特徴とする請求項5に記載のインタフェース回路。
- 前記第1入力信号と前記第2入力信号は、少なくとも一部の時間の間、同一の値を有することを特徴とする請求項1に記載のインタフェース回路。
- 前記出力信号は、互いに異なる大きさを有する3つの出力値のうちの何れか1つの値を有することを特徴とする請求項8に記載のインタフェース回路。
- 前記第1入力信号と前記第2入力信号は、互いに反対の位相を有することを特徴とする請求項1に記載のインタフェース回路。
- 前記出力信号は、前記第1入力信号と同一の位相を有することを特徴とする請求項10に記載のインタフェース回路。
- 第1電源電圧を供給する第1電源ノードに連結されて第1入力信号により制御される第1スイッチ素子と、前記第1電源電圧よりも小さい第2電源電圧を供給する第2電源ノードに連結されて第2入力信号により制御される第2スイッチ素子と、前記第1スイッチ素子と前記第2スイッチ素子とが互いに直列に連結されるノードとして定義されて出力信号を出力する出力ノードと、前記第1電源ノードと前記第1スイッチ素子との間に連結される第1抵抗と、前記第2電源ノードと前記第2スイッチ素子との間に連結される第2抵抗と、前記第1抵抗と前記第1スイッチ素子との間のノードに連結されて第1制御信号により充電及び放電される第1キャパシタと、前記第2抵抗と前記第2スイッチ素子との間のノードに連結されて第2制御信号により充電及び放電される第2キャパシタと、を各々含む複数のインタフェース回路と、
前記第1スイッチ素子と前記第2スイッチ素子のオン/オフを制御して前記複数のインタフェース回路の各々の出力信号を決定し、前記第1入力信号、前記第2入力信号、前記第1制御信号、及び前記第2制御信号の位相を調節して前記複数のインタフェース回路のそれぞれが出力する出力信号のスルーレートを調節するコントローラと、を備えることを特徴とするインタフェース装置。 - 前記コントローラは、前記第1スイッチ素子をターンオンするときに前記第1キャパシタに充電信号を入力し、前記第2スイッチ素子をターンオンするときに前記第2キャパシタに放電信号を入力し、前記出力信号のスルーレートを増加させることを特徴とする請求項12に記載のインタフェース装置。
- 前記コントローラは、前記第1スイッチ素子をターンオンするときに前記第1キャパシタに放電信号を入力し、前記第2スイッチ素子をターンオンするときに前記第2キャパシタに充電信号を入力し、前記出力信号のスルーレートを減少させることを特徴とする請求項12に記載のインタフェース装置。
- 前記出力信号は、第1出力値、前記第1出力値よりも大きい第2出力値、及び前記第2出力値よりも大きい第3出力値のうちの何れか1つの値を有することを特徴とする請求項12に記載のインタフェース装置。
- 前記コントローラは、前記出力信号が前記第1出力値から前記第2出力値及び前記第3出力値のうちの何れか1つに増加するとき、前記第1キャパシタに充電信号を入力することを特徴とする請求項15に記載のインタフェース装置。
- 前記コントローラは、前記出力信号が前記第3出力値から前記第1出力値及び前記第2出力値のうちの何れか1つに減少するとき、前記第2キャパシタに放電信号を入力することを特徴とする請求項15に記載のインタフェース装置。
-
前記コントローラは、前記出力信号が前記第2出力値から前記第3出力値に増加するとき、前記第2キャパシタを充電し、
前記コントローラは、前記出力信号が前記第2出力値から前記第1出力値に減少するとき、前記第1キャパシタを放電させることを特徴とする請求項15に記載のインタフェース装置。
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