KR102366974B1 - 인터페이스 회로 및 인터페이스 장치 - Google Patents

인터페이스 회로 및 인터페이스 장치 Download PDF

Info

Publication number
KR102366974B1
KR102366974B1 KR1020180041027A KR20180041027A KR102366974B1 KR 102366974 B1 KR102366974 B1 KR 102366974B1 KR 1020180041027 A KR1020180041027 A KR 1020180041027A KR 20180041027 A KR20180041027 A KR 20180041027A KR 102366974 B1 KR102366974 B1 KR 102366974B1
Authority
KR
South Korea
Prior art keywords
switch element
signal
capacitor
output
output signal
Prior art date
Application number
KR1020180041027A
Other languages
English (en)
Other versions
KR20190050685A (ko
Inventor
박종민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US16/029,764 priority Critical patent/US10516389B2/en
Priority to JP2018164448A priority patent/JP7204383B2/ja
Priority to TW107132595A priority patent/TWI782090B/zh
Priority to CN201811248417.4A priority patent/CN109756223B/zh
Publication of KR20190050685A publication Critical patent/KR20190050685A/ko
Application granted granted Critical
Publication of KR102366974B1 publication Critical patent/KR102366974B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Communication Control (AREA)

Abstract

본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 직렬로 연결되는 노드로 정의되며, 출력 신호를 내보내는 출력 노드, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 및 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터를 포함한다.

Description

인터페이스 회로 및 인터페이스 장치{INTERFACE CIRCUIT AND INTERFACE DEVICE}
본 발명은 인터페이스 회로 및 인터페이스 장치에 관한 것이다.
전자 기기에 포함되는 복수의 집적회로 칩들은 인터페이스 회로를 통해 서로 데이터를 주고받을 수 있다. 전자 기기에서 처리하는 데이터의 용량이 점점 증가함에 따라, 집적회로 칩들 사이에서 고속의 데이터 통신을 제공할 수 있는 인터페이스 회로들이 제안되고 있다. 또한 전자 기기에 포함되는 집적회로 칩들의 개수가 늘어나고 종류가 다양해짐에 따라, 인터페이스 회로를 통한 데이터 송수신 동작이 다른 집적회로 칩들에 영향을 주지 않기 위한 다양한 방법에 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 출력 신호의 슬루율(Slew Rate)을 조절하여 데이터를 고속으로 송신할 수 있을 뿐만 아니라, 동작 환경에 따라 주변의 다른 집적회로 칩들에 영향을 미칠 수 있는 EMI(Electro-Magnetic Interference)를 최소화할 수 있는 인터페이스 회로 및 그 동작 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 직렬로 연결되는 노드로 정의되며, 출력 신호를 내보내는 출력 노드, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 및 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 장치는, 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 상기 제1 스위치 소자의 입력단에 연결되는 제1 커패시터, 및 상기 제2 스위치 소자의 입력단에 연결되는 제2 커패시터를 각각 포함하는 복수의 인터페이스 회로들, 및 상기 제1 스위치 소자와 상기 제2 스위치 소자의 온/오프를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전시켜 상기 출력 신호의 슬루율을 조절하는 상기 복수의 인터페이스 회로들을 제어하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 온/오프가 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 입력받으며, 제2 입력 신호에 의해 온/오프가 제어되는 제2 스위치 소자, 상기 제1 스위치 소자의 입력 노드에 연결되며, 상기 제1 스위치 소자가 턴-온될 때 충전되는 제1 커패시터, 및 상기 제2 스위치 소자의 입력 노드에 연결되며, 상기 제2 스위치 소자가 턴-오프될 때 방전되는 제2 커패시터를 포함한다.
본 발명의 일 실시예에 따르면, 인터페이스 회로의 제1 스위치 소자와 제2 스위치 소자 각각에 커패시터를 연결하고, 제1 스위치 소자 및 제2 스위치 소자의 온/오프 동작에 따라 커패시터를 충전 또는 방전시킬 수 있다. 따라서, 출력 신호의 슬루율을 조절할 수 있는 인터페이스 회로를 작은 회로 면적으로 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 파형도들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 17은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 18은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자 기기(10)는 프로세서(11), 이미지 센서(12), 디스플레이(13), 통신 모듈(14), 및 메모리(15) 등을 포함할 수 있다. 프로세서(11)는 애플리케이션 프로세서(Application Processor), 중앙 처리 장치 등의 집적 회로로 구현될 수 있다.
프로세서(11), 이미지 센서(12), 디스플레이(13), 통신 모듈(14) 및 메모리(15) 등은 서로 데이터를 주고받기 위한 인터페이스 회로를 포함할 수 있다. 인터페이스 회로는 데이터를 송신하기 위한 송신 회로와 데이터를 수신하기 위한 수신 회로 중 적어도 하나를 포함할 수 있다. 예를 들어, 전자 기기(10)가 모바일 기기인 경우, 프로세서(11)와 이미지 센서(12), 프로세서(11)와 디스플레이(13)는 MIPI(Mobile Industry Processor Interface) 표준에 따라 데이터를 송수신하는 인터페이스 회로를 포함할 수 있다.
MIPI 표준에 따르면, 서로 다른 물리 계층을 갖는 복수의 통신 규격들이 정의될 수 있다. 따라서, 전자 기기(10)에 포함되는 구성 요소들(11-15) 사이의 데이터 통신에 적용되는 통신 규격들이 서로 다를 수 있으며, 둘 이상의 통신 규격들을 모두 지원할 수 있는 인터페이스 회로에 대한 니즈가 점점 증가하는 추세이다.
예를 들어, 인터페이스 회로는 MIPI 표준에서 규정하는 D-Phy 인터페이스 및 C-Phy 인터페이스 중 적어도 하나에 따른 통신을 지원할 수 있다. D-Phy 인터페이스에 따라 통신할 경우, 송신측의 인터페이스 회로는 송신하고자 하는 데이터를 포함하는 신호와 클럭 신호를 별도로 전송할 수 있으며, 수신측의 인터페이스 회로는 차동 신호 방식으로 수신한 신호를 처리하여 데이터를 복원할 수 있다. 한편, C-Phy 인터페이스에 따라 통신할 경우, 송신측과 수신측의 인터페이스 회로들은 멀티-레벨 신호 방식에 따라 신호를 주고 받을 수 있다. 일 실시예에서, C-Phy 인터페이스에 따른 통신에서는 클럭 신호가 별도로 전송되지 않을 수 있다.
전자 기기(10)에 포함되는 구성 요소들(11-15)이 서로 주고받는 데이터의 용량은 점점 증가하는 추세이며, 그에 따라 고속으로 데이터를 주고받을 수 있는 인터페이스 회로에 대한 연구가 활발히 진행되고 있다. 동시에, 인터페이스 회로에 의해 구성 요소들(11-15) 중 적어도 일부가 서로 데이터를 송수신하는 동작이, 다른 구성 요소들(11-15)의 동작에 간섭을 일으키지 않도록 하기 위한 연구 역시 활발히 진행되고 있다.
도 2는 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 블록도이다.
도 2(a)를 참조하면, 애플리케이션 프로세서(20)는 컨트롤러(21)와 인터페이스 회로(22)를 포함할 수 있다. 일 실시예에서 컨트롤러(21)는 애플리케이션 프로세서(20)의 동작 전반을 제어하는 컨트롤 로직을 포함할 수 있다. 인터페이스 회로(22)는 디스플레이 드라이버(30)와 데이터를 주고받는 기능을 수행하는 회로일 수 있으며, 컨트롤러(21)에 의해 인터페이스 회로(22)의 동작 방법이 결정될 수 있다.
디스플레이 드라이버(30)는 컨트롤러(31)와 인터페이스 회로(32)를 포함할 수 있다. 디스플레이 드라이버(30)의 인터페이스 회로(32)는, 애플리케이션 프로세서(20)의 인터페이스 회로(22)와 소정의 프로토콜에 따라서 데이터를 주고받을 수 있다. 일례로, 애플리케이션 프로세서(20)의 인터페이스 회로(22)와, 디스플레이 드라이버(30)의 인터페이스 회로(32)는 MIPI 표준에서 정의하는 프로토콜에 따라 데이터를 주고받을 수 있다. 인터페이스 회로들(22, 32) 각각은 송신 회로와 수신 회로를 포함할 수 있다.
도 2(b)를 참조하면, 애플리케이션 프로세서(20)는 이미지 센서(40)와 데이터를 주고받을 수 있으며, 이미지 센서(40)는 데이터를 주고받기 위한 인터페이스 회로(42) 및 컨트롤러(41)를 포함할 수 있다. 컨트롤러(41)는 이미지 센서(40)가 생성한 이미지 데이터를, 인터페이스 회로(42)를 통해 애플리케이션 프로세서(20)에 전송할 수 있다.
본 발명의 일 실시예에 따른 인터페이스 회로들(22, 32, 42) 중 적어도 하나는 출력 신호의 슬루율을 조절하는 기능을 가질 수 있다. 출력 신호의 슬루율은 컨트롤러들(21, 31, 41)이 인터페이스 회로들(22, 32, 42)에 입력하는 제어 신호에 의해 결정될 수 있다. 일 실시예에서, 컨트롤러들(21, 31, 41)은, 인터페이스 회로들(22, 32, 42)에 입력하는 제어 신호를 이용하여 인터페이스 회로들(22, 32, 42)에 포함되는 커패시터를 충전 및/또는 방전시킴으로써, 출력 신호의 슬루율을 조절할 수 있다.
도 3은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(50)는 제1 스위치 소자(M1), 제2 스위치 소자(M2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 제1 스위치 소자(M1)와 제2 스위치 소자(M2)는 제1 전원 노드(51) 및 제2 전원 노드(52) 사이에서 서로 직렬로 연결되며, 제1 스위치 소자(M1)와 제2 스위치 소자(M2) 사이에 출력 노드(53)가 정의될 수 있다. 출력 노드(53)로 출력되는 출력 신호(OUT)는, 제1 스위치 소자(M1)를 제어하는 제1 입력 신호(IN1) 및 제2 스위치 소자(M2)를 제어하는 제2 입력 신호(IN2)에 의해 결정될 수 있다.
제1 스위치 소자(M1)는 제1 저항(RUP)을 통해 제1 전원 노드(51)에 연결되며, 제2 스위치 소자(M2)는 제2 저항(RDN)을 통해 제2 전원 노드(52)에 연결될 수 있다. 제1 전원 노드(51)를 통해 제1 전원 전압(VDD)을 공급하며, 제2 전원 노드(52)를 통해 제2 전원 전압(VSS)이 공급될 수 있다. 일 실시예로, 제1 전원 전압(VDD)은 제2 전원 전압(VSS)보다 클 수 있다. 제1 커패시터(C1)는 제1 제어 신호(CNT1)가 입력되는 제1 제어 노드(54)와, 제1 공통 노드(CMP) 사이에 연결될 수 있다. 제1 공통 노드(CMP)는 제1 저항(RUP)과 제1 스위치 소자(M1) 사이의 노드로 정의될 수 있다. 한편 제2 커패시터(C2)는 제2 제어 신호(CNT2)가 입력되는 제2 제어 노드(55)와, 제2 공통 노드(CMN) 사이에 연결될 수 있다. 제2 공통 노드(CMN)는 제2 저항(RDN)과 제2 스위치 소자(M2) 사이의 노드로 정의될 수 있다.
본 발명의 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 능동 커패시터일 수 있으며, 일례로 MOS 커패시터로 구현될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 MOS 커패시터일 경우, 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2) 각각은, 제1 커패시터(C1)와 제2 커패시터(C2) 각각의 게이트 단자로 입력될 수 있다. 한편, 제1 커패시터(C1)와 제2 커패시터(C2) 각각의 소스/드레인 단자는 제1 공통 노드(CMP) 및 제2 공통 노드(CMN)에 연결될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)의 값은 다양하게 선택될 수 있으며, 일례로 제2 커패시터(C2)가 제1 커패시터(C1)보다 큰 용량을 가질 수 있다.
인터페이스 회로(50)가 차동 신호 방식으로 데이터를 송신하는 D-Phy 인터페이스에 따라 동작하는 경우, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가질 수 있다. 출력 신호(OUT)는 제1 입력 신호(IN1)에 의해 제1 스위치 소자(M1)가 턴-온되면 하이(high) 출력 값을 가질 수 있으며, 제2 입력 신호(IN2)에 의해 제2 스위치 소자(M2)가 턴-온되면, 로우(low) 출력 값을 가질 수 있다. 따라서, 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)에 의해 출력 신호(OUT)의 값이 결정될 수 있다.
출력 신호(OUT)가 하이 출력 값에서 로우 출력 값으로 변하거나, 로우 출력 값에서 하이 출력 값으로 변할 때, 출력 신호(OUT)의 슬루율은 제1 입력 신호(IN1)와 제2 입력 신호(IN2)의 크기, 각 소자들 및 노드들에 존재하는 기생 성분 등에 영향을 받을 수 있다. 인터페이스 회로(50)를 통해 주고받는 데이터의 용량이 점점 증가함에 따라, 최근에는 출력 신호(OUT)의 슬루율을 개선하기 위한 다양한 방법이 제안되고 있다.
한편, 인터페이스 회로(50)가 멀티 레벨 신호 방식으로 데이터를 송신하는 C-Phy 인터페이스에 따라 동작하는 경우에는, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 반드시 서로 반대되는 위상을 갖지 않을 수도 있다. 적어도 일부의 시간에서 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 같은 값을 가질 수 있으며, 출력 신호(OUT)는 하이 출력 값, 로우 출력 값 및 그 사이의 미드 출력 값 중 어느 하나를 가질 수 있다.
본 발명의 일 실시예에서는, 제1 커패시터(C1)와 제2 커패시터(C2)를 충전 또는 방전시킴으로써 출력 신호(OUT)의 슬루율을 조절할 수 있다. 일례로, 출력 신호(OUT)가 증가할 때 제1 커패시터(C1) 및 제2 커패시터(C2) 중 적어도 하나를 충전시키고, 출력 신호(OUT)가 감소할 때 제1 커패시터(C1) 및 제2 커패시터(C2) 중 적어도 하나를 방전시킴으로써 출력 신호(OUT)의 슬루율을 증가시킬 수 있다.
한편, 도 3에 도시한 일 실시예에 따른 인터페이스 회로(50)를 단위 회로로 정의할 경우, 실제로 구현되는 인터페이스 장치에서는 하나의 출력 노드(OUT)에 복수의 단위 회로들이 연결될 수 있다. 일례로, 하나의 출력 노드(OUT)에는 하나 이상의 제1 단위 회로와 하나 이상의 제2 단위 회로가 연결될 수 있다. 일례로 제1 단위 회로에 포함되는 저항들(RUP, RDN) 및 커패시터들(C1, C2)의 값은, 제2 단위 회로에 포함되는 저항들(RUP, RDN) 및 커패시터들(C1, C2)의 값과 서로 다를 수 있다.
일 실시예에서, 하나의 출력 노드(OUT)에는 5개의 제1 단위 회로들과 2개의 제2 단위 회로들이 연결될 수 있다. 일례로, 제1 단위 회로들 각각에 포함되는 제1 저항(RUP)과 제1 스위치 소자(M1)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제1 저항(RUP)과 제1 스위치 소자(M1)의 턴-온 저항의 합의 1/2일 수 있다. 유사하게, 제1 단위 회로들 각각에 포함되는 제2 저항(RDN)과 제2 스위치 소자(M2)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제2 저항(RDN)과 제2 스위치 소자(M2)의 턴-온 저항의 합의 1/2일 수 있다. 실제 동작에서는, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자(M1) 및 제2 스위치 소자(M2)를 적절히 제어하여 필요한 저항 값을 설정할 수 있다.
일 실시예에서, 제1 스위치 소자(M1) 및 제2 스위치 소자(M2) 각각의 크기는 상기와 같은 저항 조건에 따라 결정될 수 있다. 일례로, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자와 제2 스위치 소자들 각각의 게이트 길이가 같다고 가정하면, 제1 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭의 2배일 수 있다. 상기 예시에서 게이트 폭은, 게이트 길이와 교차하는 방향에서 정의될 수 있다. 유사하게, 제1 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭의 2배일 수 있다.
상기와 같은 제1 단위 회로들 및 제2 단위 회로들의 개수를 가정하면, 제1 단위 회로에 포함되는 제1 커패시터(C1)는, 제2 단위 회로에 포함되는 제1 커패시터(C1)의 약 2배의 용량을 가질 수 있다. 또한, 제1 단위 회로에 포함되는 제2 커패시터(C2)는, 제2 단위 회로에 포함되는 제2 커패시터(C2)의 약 2배의 용량을 가질 수 있다.
멀티 레벨 신호 방식으로 동작하는 C-Phy 인터페이스의 경우, 데이터를 전송하기 위해 최소 3개의 출력 노드(OUT)가 필요할 수 있다. 또한, 3개의 출력 노드(OUT) 각각은 서로 같은 값을 갖지 않으며, 앞서 설명한 바와 같이 하이 출력 값, 로우 출력 값 및 그 사이의 미드 출력 값 중 어느 하나를 가질 수 있다. 본 발명의 일 실시예에서는, 하이 출력 값과 로우 출력 값을 출력하는 출력 노드(OUT)에 연결된 단위 회로들이 모두 동작할 수 있다. 반면, 미드 출력 값을 출력하는 출력 노드(OUT)에 연결된 단위 회로들 중에서는 일부의 제1 단위 회로들만이 동작할 수 있으며, 나머지 제1 단위 회로들과 제2 단위 회로들은 동작하지 않을 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 파형도들이다.
우선 도 4를 참조하면, 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2)는 제1 입력 신호(IN1)와 같은 위상을 가질 수 있다. 한편, 제2 입력 신호(IN2)는 제1 입력 신호(IN1)와 반대 위상을 가질 수 있다. 도 4에 도시한 일 실시예와 같이 제1, 제2 입력 신호들(IN1, IN2)과 제1, 제2 제어 신호들(CNT1, CNT2)을 결정함으로써, 출력 신호(OUT)의 위상을 증가시킬 수 있다.
도 5는 인터페이스 회로(50)의 출력 신호(OUT) 및 공통 노드들(CMP, CMN)에서 검출되는 공통 전압들(VCMP, VCMN)을 나타낸 파형도일 수 있다. 도 5(a)는 제1 및 제2 커패시터들(C1, C2)이 연결되지 않은 경우를 가정하였을 때의 출력 신호(OUT)와 공통 전압들(VCMP, VCMN)을 나타낸 파형도일 수 있다. 도 5(a)를 참조하면, 제1 스위치 소자(M1)가 턴-온되는 제1 입력 신호(IN1)의 상승 엣지에서, 제1 공통 노드(CMP)의 제1 공통 전압(VCMP)이 제1 전원 전압(VDD)으로부터 큰 폭으로 빠르게 감소할 수 있다. 출력 신호(OUT)는 제1 전원 전압(VDD)과 제1 공통 전압(VCMP)의 차이에 비례할 수 있으며, 따라서 출력 신호(OUT)가 제1 입력 신호(IN1)의 상승 엣지에서 천천히 증가할 수 있다. 즉, 출력 신호(OUT)가 로우 출력 값(VOUTL)에서 하이 출력 값(VOUTH)으로 증가하는 속도가 느려질 수 있다.
유사하게, 제2 스위치 소자(M2)가 턴-온되는 제2 입력 신호(IN2)의 상승 엣지에서, 제2 공통 노드(CMN)의 제2 공통 전압(VCMN)이 제2 전원 전압(VSS)으로부터 큰 폭으로 빠르게 증가할 수 있다. 따라서 출력 신호(OUT)가 제2 입력 신호(IN2)의 상승 엣지에서 천천히 감소할 수 있다. 즉, 출력 신호(OUT)가 하이 출력 값(VOUTH)에서 로우 출력 값(VOUTL)으로 감소하는 속도가 느려질 수 있다.
반면 도 5(b)에 도시한 일 실시예를 참조하면, 제1 스위치 소자(M1)가 턴-온되는 제1 입력 신호(IN1)의 상승 엣지에서, 제1 커패시터(C1)가 제1 제어 신호(CNT1)에 의해 충전될 수 있다. 따라서, 제1 커패시터(C1)에 의해 제1 공통 전압(VCMP)이 천천히 감소할 수 있으며, 출력 신호(OUT)가 로우 출력 값(VOUTL)에서 하이 출력 값(VOUTH)까지 빠르게 증가할 수 있다.
한편, 제2 스위치 소자(M1)가 턴-온되는 제2 입력 신호(IN2)의 상승 엣지에서는, 제2 커패시터(C2)가 제2 제어 신호(CNT2)에 의해 방전될 수 있다. 따라서, 제2 커패시터(C2)에 의해 제2 공통 전압(VCMN)이 천천히 증가할 수 있으며, 출력 신호(OUT)가 하이 출력 값(VOUTH)에서 로우 출력 값(VOUTL)으로 빠르게 감소할 수 있다. 즉 본 발명의 일 실시예에서는, 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)를 제1 입력 신호(IN1)와 같은 위상을 갖는 신호로 결정함으로써, 출력 신호(OUT)의 슬루율을 증가시킬 수 있다.
한편, 본 발명의 일 실시예에서는, 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)의 위상을, 도 4 및 도 5를 참조하여 설명한 실시예들과 반대로 결정함으로써 출력 신호(OUT)의 슬루율을 의도적으로 감소시킬 수도 있다. 출력 신호(OUT)의 슬루율을 낮추기 위해, 제2 입력 신호(IN2)와 같은 위상을 갖도록 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2)를 생성할 수 있다. 상기한 바와 같이 의도적으로 인터페이스 회로(50)의 슬루율을 낮춤으로써, 고속의 데이터 통신이 필요없는 경우에, 인터페이스 회로(50)의 동작이 전자 기기의 다른 구성 요소들, 예를 들어 RF 모듈, GPS 모듈 등의 성능에 미치는 간섭을 최소화하여 EMI(Electro-Magnetic Interference) 특성을 개선할 수 있다.
도 6 및 도 7은 일반적인 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6을 참조하면, 일반적인 인터페이스 회로(60)는 제1 출력 신호(OUT1)를 내보내는 제1 회로(70)와, 제2 출력 신호(OUT2)를 내보내는 제2 회로(80)를 포함할 수 있다. 도 6에 도시한 일 실시예에 따른 인터페이스 회로(60)는 MIPI 표준에 따른 D-Phy 인터페이스에 따른 통신을 지원할 수 있다. 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)는 서로 반대 위상을 가질 수 있다.
제1 출력 신호(OUT1)는 제1 전송 경로(91)를 따라 제1 수신 노드(93)에 입력되며, 제2 출력 신호(OUT2)는 제2 전송 경로(92)를 따라 제2 수신 노드(94)에 입력될 수 있다. 제1 수신 노드(93)와 제2 수신 노드(94) 각각에는 종단 회로가 연결되며, 종단 회로는 종단 저항(RT) 및 종단 커패시터(CT)를 포함할 수 있다. 리시버(95)는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 이용하여 수신 데이터(D0)를 생성할 수 있다.
제1 회로(70)와 제2 회로(80)는 서로 같은 구조를 가질 수 있다. 제1 회로(70)를 예시로 설명하면, 제1 회로(70)는 제1 스위치 소자(M1)와 제2 스위치 소자(M2), 제1 저항(RUP1), 제2 저항(RDN1) 등을 포함할 수 있다. 제1 스위치 소자(M1)와 제2 스위치 소자(M2) 각각의 동작은, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 제어될 수 있다. 출력 노드(73)를 통해 제1 출력 신호(OUT1)가 출력되며, 제1 출력 신호(OUT1)는 제1 스위치 소자(M1)가 턴-온되면 증가하고, 제2 스위치 소자(M2)가 턴-온되면 감소할 수 있다.
도 7은 도 6에 도시한 인터페이스 회로(60)의 동작을 설명하기 위해 제공되는 파형도이다. 우선 도 7(a)를 참조하면, D-Phy 인터페이스에 따른 통신에서 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 서로 반대 위상을 가져야 하므로, 제1 입력 신호(IN1)와 제4 입력 신호(IN4)가 서로 같은 위상을 갖고, 제2 입력 신호(IN2)와 제3 입력 신호(IN3)가 서로 같은 위상을 가질 수 있다. 도 6에 도시한 인터페이스 회로(60)에서, 제1 회로(70)와 제2 회로(80)는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 슬루율을 조절할 수 있는 수단을 포함하지 않는다. 따라서, 도 7(b)에 도시한 바와 같이, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)의 슬루율이 낮게 나타나며, 출력 신호의 그래프에서 나타나는 아이 마진(Eye Margin)이 감소할 수 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(100)는 제1 출력 신호(OUT1)를 내보내는 제1 회로(110)와, 제2 출력 신호(OUT2)를 내보내는 제2 회로(120)를 포함할 수 있다. 도 8에 도시한 일 실시예에 따른 인터페이스 회로(100)는 MIPI 표준에 따른 D-Phy 인터페이스에 따른 통신을 지원할 수 있으며, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)는 서로 반대 위상을 가질 수 있다. 데이터 전송 경로들(131, 132) 및 종단 회로와 리시버(135) 등의 구성과 동작은, 도 6을 참조하여 설명한 바와 유사할 수 있다.
제1 회로(110)와 제2 회로(120)는 서로 같은 구조를 가질 수 있다. 제1 회로(110)를 예시로 설명하면, 제1 회로(110)는 제1 스위치 소자(M1)와 제2 스위치 소자(M2), 제1 저항(RUP1), 제2 저항(RDN1) 등을 포함할 수 있다. 제1 스위치 소자(M1)와 제2 스위치 소자(M2) 각각의 동작은, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 제어될 수 있다. 출력 노드(113)를 통해 제1 출력 신호(OUT1)가 출력되며, 제1 출력 신호(OUT1)는 제1 스위치 소자(M1)가 턴-온되면 증가하고, 제2 스위치 소자(M2)가 턴-온되면 감소할 수 있다.
제1 회로(110)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1)는 제1 저항(RUP1)과 제1 스위치 소자(M1)에 연결되며, 제1 제어 신호(CNT1)에 의해 충전 또는 방전될 수 있다. 제2 커패시터(C2)는 제2 저항(RDN1)과 제2 스위치 소자(M2)에 연결되며, 제2 제어 신호(CNT2)에 의해 충전 또는 방전될 수 있다. 인터페이스 회로(100)를 제어하는 컨트롤러는, 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)를 이용하여 제1 출력 신호(OUT1)의 슬루율을 조절할 수 있다. 마찬가지로, 제2 출력 신호(OUT2)의 슬루율은 제3 커패시터(C3)와 제4 커패시터(C4)를 각각 충전 또는 방전시키는 제3 제어 신호(CNT3) 및 제4 제어 신호(CNT4)에 의해 결정될 수 있다.
도 9는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 슬루율을 증가시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 먼저 도 9(a)를 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 서로 반대 위상을 가지며, 제3 입력 신호(IN3)와 제4 입력 신호(IN4)가 서로 반대 위상을 가질 수 있다. 제1 입력 신호(IN1)와 제4 입력 신호(IN4)는 서로 같은 위상을 가질 수 있다. 따라서, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 서로 반대 위상을 가질 수 있다.
제1 회로(110)에 입력되는 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)는, 제1 입력 신호(IN1)와 같은 위상을 가질 수 있다. 따라서, 제1 스위치 소자(M1)가 턴-온되는 제1 입력 신호(IN1)의 상승 엣지에서 제1 커패시터(C1)가 충전되고, 제1 출력 신호(OUT1)가 빠르게 증가할 수 있다. 또한, 제2 스위치 소자(M2)가 턴-온되는 제2 입력 신호(IN2)의 상승 엣지에서는 제2 커패시터(C2)가 방전될 수 있으며, 제1 출력 신호(OUT1)가 빠르게 감소할 수 있다.
제2 회로(120)에 입력되는 제3 제어 신호(CNT3)와 제4 제어 신호(CNT4)는, 제3 입력 신호(IN3)와 같은 위상을 가질 수 있다. 따라서, 제1 회로(110)를 참조하여 설명한 바와 유사하게, 제3 스위치 소자(M3)가 턴-온되면 제2 출력 신호(OUT2)가 빠르게 증가하고, 제4 스위치 소자(M4)가 턴-온되면 제2 출력 신호(OUT2)가 빠르게 감소할 수 있다. 상기 설명한 바와 같이 슬루율을 증가시킴으로써 도 9(b)에 도시한 바와 같이 아이 마진(Eye Margin)을 증가시킬 수 있다. 또한, 리시버(135)가 생성한 수신 데이터(D0)가 하이 논리 값 또는 로우 논리 값을 갖는 시간이 증가하게 되어, 수신 측에서 수신 데이터(D0)를 정확하게 검출할 수 있다.
도 10은 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 슬루율을 감소시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 도 10(a)를 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 서로 반대 위상을 가지며, 제3 입력 신호(IN3)와 제4 입력 신호(IN4)가 서로 반대 위상을 가질 수 있다. 제1 입력 신호(IN1)와 제4 입력 신호(IN4)는 서로 같은 위상을 가질 수 있다. 따라서, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 서로 반대 위상을 가질 수 있다.
제1 회로(110)에 입력되는 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)는, 제2 입력 신호(IN2)와 같은 위상을 가질 수 있다. 제1 스위치 소자(M1)가 턴-온되는 제1 입력 신호(IN1)의 상승 엣지에서 제1 커패시터(C1)가 방전되고, 제1 저항(RUP1)과 제1 스위치 소자(M1) 사이의 공통 노드의 전압이 빠르게 감소할 수 있다. 따라서 제1 출력 신호(OUT1)가 천천히 증가할 수 있다. 또한, 제2 스위치 소자(M2)가 턴-온되는 제2 입력 신호(IN2)의 상승 엣지에서는 제2 커패시터(C2)가 충전될 수 있으며, 제1 출력 신호(OUT1)가 천천히 감소할 수 있다.
제2 회로(120)에 입력되는 제3 제어 신호(CNT3)와 제4 제어 신호(CNT4)는, 제4 입력 신호(IN4)와 같은 위상을 가질 수 있다. 따라서, 제3 스위치 소자(M3)가 턴-온되면 제2 출력 신호(OUT2)가 천천히 증가하고, 제4 스위치 소자(M4)가 턴-온되면 제2 출력 신호(OUT2)가 천천히 감소할 수 있다. 따라서 도 10(b)에 도시한 바와 같이 아이 마진(Eye Margin)이 줄어들 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 인터페이스 회로(100)는 출력 신호들(OUT1, OUT2)의 슬루율을 의도적으로 증가시키거나 또는 감소시킬 수도 있다. 상기 설명한 바와 같이 슬루율을 의도적으로 감소시킴으로써 고속의 데이터 통신이 필요없는 경우에, 인터페이스 회로(100)를 이용한 통신이 전자 기기의 다른 구성 요소들, 예를 들어 RF 모듈, GPS 모듈 등의 성능에 미치는 간섭을 최소화할 수 있다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(200)는 제1 출력 신호(OUT1)를 내보내는 제1 회로(210)와, 제2 출력 신호(OUT2)를 내보내는 제2 회로(220), 및 제3 출력 신호(OUT3)를 내보내는 제3 회로(230)를 포함할 수 있다. 도 11에 도시한 일 실시예에 따른 인터페이스 회로(200)는 MIPI 표준에 따른 C-Phy 인터페이스에 따른 통신을 지원할 수 있다. 제1 내지 제3 출력 신호들(OUT1-OUT3)은 하이 출력 값, 중간 출력 값, 로우 출력 값 중 어느 하나를 가질 수 있으며, 제1 내지 제3 출력 신호들(OUT1-OUT3)은 서로 같은 값을 가질 수 없다.
제1 출력 신호(OUT1)는 제1 전송 경로(241)를 따라 제1 수신 노드(244)에 입력되며, 제2 출력 신호(OUT2)는 제2 전송 경로(242)를 따라 제2 수신 노드(245)에 입력되고, 제3 출력 신호(OUT3)는 제3 전송 경로(243)를 따라 제3 수신 노드(246)에 입력될 수 있다. 제1 수신 노드(244), 제2 수신 노드(245), 제3 수신 노드(246) 각각에는 종단 회로가 연결되며, 종단 회로는 종단 저항(RT) 및 종단 커패시터(CT)를 포함할 수 있다.
제1 내지 제3 리시버들(247-249)은 제1 내지 제3 출력 신호들(OUT1-OUT3)을 이용하여 제1 내지 제3 수신 데이터들(A0-C0)을 생성할 수 있다. 제1 리시버(247)는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)의 차이를 이용하여 제1 수신 데이터(A0)를 생성하며, 제2 리시버(248)는 제2 출력 신호(OUT2)와 제3 출력 신호(OUT3)의 차이를 이용하여 제2 수신 데이터(B0)를 생성할 수 있다. 제3 리시버(249)는 제3 출력 신호(OUT3)와 제1 출력 신호(OUT1)의 차이를 이용하여 제3 수신 데이터(C0)를 생성할 수 있다. 일 실시예로, 수신 측에서는 제1 내지 제3 수신 데이터들(A0-C0)을 3개의 비트를 갖는 상태 정보로 변환하고, 상태 정보의 변화를 이용하여 심볼 정보를 생성할 수 있다.
제1 회로(210)와 제2 회로(220), 및 제3 회로(230)는 서로 같은 구조를 가질 수 있다. 제1 회로(210)를 예시로 설명하면, 제1 회로(210)는 제1 스위치 소자(M1)와 제2 스위치 소자(M2), 제1 저항(RUP1), 제2 저항(RDN1) 등을 포함할 수 있다. 일 실시예에서, 제1 저항(RUP1)과 제2 저항(RDN1)은 서로 같은 값을 가질 수 있다. 제1 스위치 소자(M1)와 제2 스위치 소자(M2) 각각의 동작은, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 제어될 수 있다. 제1 출력 신호(OUT1)의 크기는, 제1 스위치 소자(M1)와 제2 스위치 소자(M2)의 온/오프 상태에 따라 결정될 수 있다.
한편 도 11에 도시한 일 실시예에서, 제1 회로(210)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1)는 제1 저항(RUP1)과 제1 스위치 소자(M1)에 연결되며, 제1 제어 신호(CNT1)에 의해 충전 또는 방전될 수 있다. 제2 커패시터(C2)는 제2 저항(RDN1)과 제2 스위치 소자(M2)에 연결되며, 제2 제어 신호(CNT2)에 의해 충전 또는 방전될 수 있다. 인터페이스 회로(200)를 제어하는 컨트롤러는, 제1 제어 신호(CNT1)와 제2 제어 신호(CNT2)를 이용하여 제1 출력 신호(OUT1)의 슬루율을 조절할 수 있다. 마찬가지로, 제2 출력 신호(OUT2)의 슬루율은 제3 커패시터(C3)와 제4 커패시터(C4)를 각각 충전 또는 방전시키는 제3 제어 신호(CNT3) 및 제4 제어 신호(CNT4)에 의해 결정될 수 있다. 또한, 제3 출력 신호(OUT3)의 슬루율은 제5 커패시터(C5)와 제6 커패시터(C6)를 각각 충전 또는 방전시키는 제5 제어 신호(CNT5)와 제6 제어 신호(CNT6)에 의해 결정될 수 있다.
다음으로 도 12를 참조하면, 본 발명의 일 실시예에 따른 제1 출력 신호(OUT1), 제2 출력 신호(OUT2), 및 제3 출력 신호(OUT3)의 파형도가 인터페이스 회로(200)와 함께 도시되어 있다. 도 12를 참조하면, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2) 및 제3 출력 신호(OUT3) 각각은 하이 출력 값, 미드 출력 값, 및 로우 출력 값 중 어느 하나를 가지며, 서로 같은 출력 값을 갖지 않을 수 있다.
일례로, 제1 출력 신호(OUT1)가 하이 출력 값을 갖고, 제2 출력 신호(OUT2)가 미드 출력 값을 가지며, 제3 출력 신호(OUT3)가 로우 출력 값을 갖는 경우, 제1 회로(210)의 제1 스위치 소자(M1)는 턴-온되고 제2 스위치 소자(M2)는 턴-오프될 수 있다. 또한, 제2 회로(220)의 제3 스위치 소자(M3)와 제4 스위치 소자(M4)는 모두 턴-온될 수 있다. 제3 회로(230)의 경우, 제5 스위치 소자(M5)가 턴-오프되고 제6 스위치 소자(M6)가 턴-온될 수 있다. 제1 출력 신호(OUT1)가 하이 출력 값을 갖고, 제2 출력 신호(OUT2)가 미드 출력 값을 가지며, 제3 출력 신호(OUT3)가 로우 출력 값을 갖는 경우, 제1 회로(210)의 제1 저항(RUP1)과 제2 저항(RDN1) 및 제3 회로(230)의 제1 저항(RUP3)과 제2 저항(RDN3)은 같은 값을 가질 수 있다. 한편, 제2 회로(220)의 제1 저항(RUP2)과 제2 저항(RDN2)은 서로 같은 값을 가지며, 제1 회로(210) 및 제3 회로(230)에 포함되는 저항들(RUP1, RUP3, RDN1, RDN3)과는 다른 값을 가질 수 있다.
제1 스위치 소자(M1)를 통해 흐르는 전류는 제1 및 제3 데이터 전송 경로들(241, 243)을 거쳐서 제6 스위치 소자(M6)로 흐를 수 있다. 일 실시예에서, 제1 수신 노드(244)의 전압은 3*VDD/4일 수 있으며, 제3 수신 노드(246)의 전압은 VDD/4 일 수 있다. 한편, 제2 회로(220)에서는 제3 스위치 소자(M3)와 제4 스위치 소자(M4)가 모두 턴-온되므로, 제2 회로(220) 내에서 전류가 흐를 수 있다. 따라서 제2 수신 노드(245)의 전압은 VDD/2일 수 있다. 따라서, 제1 리시버(247)와 제2 리시버(248) 각각은 제1 수신 데이터(A0)와 제2 수신 데이터(B0)를 하이 로직 값, 예를 들어 `1`로 결정할 수 있다. 한편 제3 리시버(249)는 제3 수신 데이터(C0)를 로우 로직 값, 예를 들어 `0`으로 결정할 수 있다.
도 12에 도시한 일 실시예에서, 제1 출력 신호(OUT1)의 슬루율을 증가시키기 위한 제1 및 제2 커패시터들(C1, C2)의 제어 방법은 제1 출력 신호(OUT1)의 변화에 따라 결정될 수 있다. 일례로, 제1 출력 신호(OUT1)가 하이 출력 값에서 미드 출력 값으로 감소하면, 제2 커패시터(C2)를 방전시켜서 슬루율을 높일 수 있다. 또한, 제1 출력 신호(OUT1)가 로우 출력 값에서 하이 출력 값으로 증가하면, 제1 커패시터(C1)와 제2 커패시터(C2)를 충전시켜서 슬루율을 높일 수 있다. 이하, 도 13 내지 도 15를 참조하여, 도 12에서 예시한 제1 내지 제3 출력 신호들(OUT1-OUT3) 각각의 슬루율을 조절하는 방법을 설명하기로 한다.
도 13은 제1 출력 신호(OUT1)의 슬루율을 조절하는 방법을 설명하기 위해 제공되는 파형도들이다. 먼저 도 13(a)는 제1 출력 신호(OUT1)의 슬루율을 증가시키는 경우에 대응할 수 있다. 도 13(a)를 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 모두 하이 입력 값을 가질 때 제1 출력 신호(OUT1)는 미드 출력 값을 가질 수 있다. 또한, 제1 입력 신호(IN1)만이 하이 입력 값을 가지면 제1 출력 신호(OUT1)는 하이 출력 값을 갖고, 제2 입력 신호(IN2)만이 하이 입력 값을 가지면 제1 출력 신호(OUT1)는 로우 출력 값을 가질 수 있다.
도 13(a)를 참조하면, 제1 출력 신호(OUT1)가 하이 출력 값에서 미드 출력 값으로 감소할 때, 제2 커패시터(C2)를 방전시켜서 제1 출력 신호(OUT1)를 빠르게 감소시킬 수 있다. 또한, 제1 출력 신호(OUT1)가 하이 출력 값에서 로우 출력 값으로 감소할 때에는 제1 및 제2 커패시터들(C1, C2)을 방전시키며, 제1 출력 신호(OUT1)가 로우 출력 값에서 하이 출력 값으로 증가할 때에는 제1 및 제2 커패시터들(C1, C2)을 충전시켜서 제1 출력 신호(OUT1)의 슬루율을 증가시킬 수 있다. 일 실시예에서, 제1 출력 신호(OUT1)가 미드 출력 값에서 하이 출력 값으로 증가할 때는 제1 및 제2 커패시터들(C1, C2)을 충전 또는 방전시키지 않을 수 있다.
한편, 도 13(a)의 일 실시예와 반대로 제1 및 제2 커패시터들(C1, C2)을 충전 또는 방전시켜서 제1 출력 신호(OUT1)의 슬루율을 감소시킬 수도 있다. 도 13(b)를 참조하면, 제1 출력 신호(OUT1)가 하이 출력 값에서 미드 출력 값으로 감소할 때, 제2 커패시터(C2)를 충전시켜 제1 출력 신호(OUT1)를 천천히 감소시킬 수 있다. 또한, 제1 출력 신호(OUT1)가 하이 출력 값에서 로우 출력 값으로 감소할 때에는 제1 및 제2 커패시터들(C1, C2)을 충전시키고, 제1 출력 신호(OUT1)가 로우 출력 값에서 하이 출력 값으로 증가할 때에는 제1 및 제2 커패시터들(C1, C2)을 방전시켜서 제1 출력 신호(OUT1)의 슬루율을 감소시킬 수 있다.
도 14는 제2 출력 신호(OUT2)의 슬루율을 조절하는 방법을 설명하기 위해 제공되는 파형도들이다. 도 14(a)는 제2 출력 신호(OUT2)의 슬루율을 증가시키는 실시예일 수 있다. 도 14(a)를 참조하면, 제2 출력 신호(OUT2)가 로우 출력 값에서 미드 출력 값으로 증가할 때, 제3 커패시터(C3)를 충전하여 제2 출력 신호(OUT2)를 빠르게 증가시킬 수 있다. 또한, 제2 출력 신호(OUT2)가 하이 출력 값에서 로우 출력 값으로 감소할 때에는 제3 및 제4 커패시터들(C3, C4)을 방전시켜서 제2 출력 신호(OUT2)의 슬루율을 증가시킬 수 있다. 일 실시예에서, 제2 출력 신호(OUT2)가 미드 출력 값에서 로우 출력 값으로 감소할 때는 제3 및 제4 커패시터들(C3, C4)을 충전 또는 방전시키지 않을 수 있다.
한편, 도 14(a)의 일 실시예와 반대로 제3 및 제4 커패시터들(C3, C4)을 충전 또는 방전시켜서 제2 출력 신호(OUT2)의 슬루율을 감소시킬 수도 있다. 도 14(b)를 참조하면, 제2 출력 신호(OUT2)가 로우 출력 값에서 미드 출력 값으로 증가할 때, 제3 커패시터(C3)를 방전하여 제2 출력 신호(OUT2)를 느리게 증가시킬 수 있다. 또한, 제2 출력 신호(OUT2)가 하이 출력 값에서 로우 출력 값으로 감소할 때에는 제3 및 제4 커패시터들(C3, C4)을 충전하여 제2 출력 신호(OUT2)의 슬루율을 감소시킬 수 있다.
도 15는 제3 출력 신호(OUT3)의 슬루율을 조절하는 방법을 설명하기 위해 제공되는 파형도들이다. 도 15(a)는 제3 출력 신호(OUT3)의 슬루율을 증가시키는 실시예이며, 도 13(a) 및 도 14(a)를 참조하여 설명한 바와 유사할 수 있다. 일례로, 제3 출력 신호(OUT3)가 로우 출력 값에서 하이 출력 값으로 증가할 때, 제5 및 제6 커패시터들(C5, C6)를 충전하여 제3 출력 신호(OUT3)를 빠르게 증가시킬 수 있다. 또한, 제3 출력 신호(OUT3)가 하이 출력 값에서 로우 출력 값으로 감소할 때에는 제5 및 제6 커패시터들(C5, C6)을 방전시켜서 제3 출력 신호(OUT3)의 슬루율을 증가시킬 수 있다.
제3 출력 신호(OUT3)의 슬루율을 낮추는 일 실시예를 나타낸 도 15(b)를 참조하면, 제3 출력 신호(OUT3)가 하이 출력 값에서 로우 출력 값으로 감소할 때, 제5 및 제6 커패시터들(C5, C6)를 충전하여 제3 출력 신호(OUT3)를 느리게 감소시킬 수 있다. 또한, 제3 출력 신호(OUT3)가 로우 출력 값에서 미드 출력 값으로 증가할 때에는 제5 커패시터(C5)를 방전하여 제3 출력 신호(OUT3)의 슬루율을 감소시킬 수 있다.
즉, 본 발명의 일 실시예에서는, 인터페이스 회로(200)의 제1 내지 제3 회로들(210-230)에 포함되는 커패시터들(C1-C6)을 적절히 충전 또는 방전시킴으로써 출력 신호들(OUT1-OUT3)의 슬루율을 높이거나 낮출 수 있다. 일례로, 제1 전원 전압(VDD)에 연결되는 커패시터들(C1, C3, C5)과 스위치 소자들(M1, M3, M5)을 각각 풀-업 커패시터와 풀-업 스위치 소자로 정의할 수 있다. 또한, 제2 전원 전압(VSS)에 연결되는 커패시터들(C2, C4, C6)과 스위치 소자들(M2, M4, M6)을 각각 풀-다운 커패시터와 풀-다운 스위치 소자로 정의할 수 있다. 이때, 출력 신호의 증가 및 감소 시에 슬루율을 높이기 위한 커패시터 제어 방법은, 아래의 표 1과 같을 수 있다.
출력 신호 풀-업
스위치 소자		 풀-다운
스위치 소자		 풀-업
커패시터		 풀-다운
커패시터
LOW->MID 오프->온 온->온 충전 제어 없음
MID->HIGH 온->온 온->오프 제어 없음 충전
LOW->HIGH 오프->온 온->오프 충전 충전
MID->LOW 온->오프 온->온 방전 제어 없음
HIGH->MID 온->온 오프->온 제어 없음 방전
HIGH->LOW 온->오프 오프->온 방전 방전
도 16은, 도 12에 도시한 일 실시예에 따른 제1 내지 제3 출력 신호들(OUT1-OUT3)에 의해 생성된 제1 내지 제3 수신 데이터들(A0-C0)을 나타낸 파형도이다. 인터페이스 회로(200)가 C-Phy 인터페이스에 따라 동작하는 경우, 제1 내지 제3 수신 데이터들(A0-C0)을 조합하여 상태 정보를 생성하고, 상태 정보의 변화에 따른 심볼 정보를 생성하여 데이터를 복원할 수 있다. 본 발명의 일 실시예에 따른 방법을 적용하여 제1 내지 제3 출력 신호들(OUT1-OUT3)의 슬루율을 높임으로써, 제1 내지 제3 수신 데이터들(A0-C0)의 아이 마진(Eye Margin)을 개선하고, 고속의 데이터 통신을 더욱 정확하게 구현할 수 있다.
도 17은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(300)는 제1 스위치 소자(M1), 제2 스위치 소자(M2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 인터페이스 회로(300)의 동작은 앞서 설명한 실시예들과 유사할 수 있다. 즉, 제1 스위치 소자(M1)와 제2 스위치 소자(M2)는 제1 입력 신호(IN1) 및 제2 입력 신호(IN2) 각각에 의해 제어되며, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가질 수 있다. 출력 신호(OUT)는 제1 입력 신호(IN1)와 같은 위상을 가질 수 있다. 본 발명의 일 실시예에서는, 제1 커패시터(C1) 및 제2 커패시터(C2)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 높일 수 있다.
도 17에 도시한 일 실시예에서는, 제1 스위치 소자(M1)와 제1 저항(RUP) 사이의 제1 공통 노드(CMP)에 연결되는 제1 커패시터(C1)가, 제1 스위치 소자(M1)의 기생 커패시터에 의해 제공될 수 있다. 따라서 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 충전 또는 방전될 수 있다. 한편, 제2 커패시터(C2)는 별도의 커패시터로 제공되며, 제어 신호(CNT)에 의해 충전 또는 방전될 수 있다. 이하, 도 18을 참조하여, 도 17에 도시한 일 실시예에 따른 인터페이스 회로(300)의 동작을 설명하기로 한다.
도 18은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 파형도이다.
도 18을 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가지며, 출력 신호(OUT)는 제1 입력 신호(IN1)와 같은 위상을 가질 수 있다. 제1 입력 신호(IN1)의 상승 엣지와 제2 입력 신호(IN2)의 하강 엣지에서 제1 스위치 소자(M1)가 턴-온되고 제2 스위치 소자(M2)가 턴-오프되면, 출력 신호(OUT)는 로우 출력 값에서 하이 출력 값으로 증가할 수 있다. 반면, 제1 입력 신호(IN1)의 하강 엣지와 제2 입력 신호(IN2)의 상승 엣지에서 제1 스위치 소자(M1)가 턴-오프되고 제2 스위치 소자(M2)가 턴-온되면, 출력 신호(OUT)는 하이 출력 값에서 로우 출력 값으로 감소할 수 있다.
제1 스위치 소자(M1)의 기생 커패시터에 의해 제1 커패시터(C1)가 제공되므로, 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 충전 또는 방전될 수 있다. 제1 입력 신호(IN1)의 상승 엣지에서 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 충전되며, 제2 커패시터(C2)는 제어 신호(CNT)에 의해 충전될 수 있다. 따라서, 공통 노드들(CMP, CMN)의 전압의 변동 폭, 특히 제1 공통 노드(CMP)의 전압의 감소 폭을 줄일 수 있으며, 출력 신호(OUT)를 하이 출력 값으로 빠르게 증가시킬 수 있다.
한편 제2 입력 신호(IN2)의 상승 엣지에서 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 방전되고, 제2 커패시터(C2)는 제어 신호(CNT)에 의해 방전될 수 있다. 따라서, 공통 노드들(CMP, CMN)의 전압의 변동 폭, 제2 공통 노드(CMN)의 전압의 증가 폭을 줄일 수 있으며, 출력 신호(OUT)를 로우 출력 값으로 빠르게 감소시킬 수 있다. 한편, 슬루율를 더욱 증가시키고자 하는 경우, 제1 커패시터(C1)와 병렬로 별도의 커패시터를 더 연결할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
21, 31, 41: 컨트롤러
22, 32, 42, 50, 60, 100, 200, 300: 인터페이스 회로

Claims (20)

  1. 제1 전원 전압을 공급하는 제1 전원 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자;
    상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 직렬로 연결되는 노드로 정의되며, 출력 신호를 내보내는 출력 노드;
    상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항;
    상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항;
    상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터; 및
    상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터; 를 포함하는 인터페이스 회로.
  2. 제1항에 있어서,
    상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제1 입력 신호, 및 상기 제2 입력 신호의 위상을 조절하여 상기 출력 신호의 슬루율(slew rate)을 변경하는 인터페이스 회로.
  3. 제2항에 있어서,
    상기 제1 제어 신호가 상기 제1 입력 신호와 같은 위상을 갖고, 상기 제2 제어 신호가 상기 제2 입력 신호와 반대 위상을 가지면, 상기 출력 신호의 슬루율을 증가시키는 인터페이스 회로.
  4. 제2항에 있어서,
    상기 제1 제어 신호가 상기 제1 입력 신호와 반대 위상을 갖고, 상기 제2 제어 신호가 상기 제2 입력 신호와 같은 위상을 가지면, 상기 출력 신호의 슬루율을 감소시키는 인터페이스 회로.
  5. 제1항에 있어서,
    상기 제1 커패시터는 상기 제1 스위치 소자에 존재하는 기생 커패시터에 의해 제공되는 인터페이스 회로.
  6. 제5항에 있어서,
    상기 제1 커패시터는 상기 제1 입력 신호에 의해 충전 및 방전되는 인터페이스 회로.
  7. 제6항에 있어서,
    상기 제1 저항과 상기 제2 저항은 같은 값을 갖는 인터페이스 회로.
  8. 제6항에 있어서,
    상기 제1 커패시터는, 상기 제1 저항 및 상기 제1 스위치 소자와 연결되는 제1 공통 노드 및 상기 제1 제어 신호를 입력받는 제1 제어 노드 사이에 연결되는 인터페이스 회로.
  9. 제1항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 적어도 일부의 시간 동안 같은 값을 갖는 인터페이스 회로.
  10. 제9항에 있어서,
    상기 출력 신호는 서로 다른 크기를 갖는 3개의 출력 값들 중에 어느 하나의 값을 갖는 인터페이스 회로.
  11. 제1항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 서로 반대 위상을 갖는 인터페이스 회로.
  12. 제11항에 있어서,
    상기 출력 신호는 상기 제1 입력 신호와 같은 위상을 갖는 인터페이스 회로.
  13. 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 상기 제1 스위치 소자의 입력단에 연결되는 제1 커패시터, 및 상기 제2 스위치 소자의 입력단에 연결되는 제2 커패시터를 각각 포함하는 복수의 인터페이스 회로들; 및
    상기 제1 스위치 소자와 상기 제2 스위치 소자의 온/오프를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전시켜 상기 출력 신호의 슬루율을 조절하는 상기 복수의 인터페이스 회로들을 제어하는 컨트롤러; 를 포함하며,
    상기 출력 신호는 제1 출력 값, 상기 제1 출력 값보다 큰 제2 출력 값, 및 상기 제2 출력 값보다 큰 제3 출력 값 중 어느 하나의 값을 갖는 인터페이스 장치.
  14. 제13항에 있어서,
    상기 컨트롤러는, 상기 제1 스위치 소자를 턴-온할 때 상기 제1 커패시터에 충전 신호를 입력하고, 상기 제2 스위치 소자를 턴-온할 때 상기 제2 커패시터에 방전 신호를 입력하여 상기 출력 신호의 슬루율을 증가시키는 인터페이스 장치.
  15. 제13항에 있어서,
    상기 컨트롤러는, 상기 제1 스위치 소자를 턴-온할 때 상기 제1 커패시터에 방전 신호를 입력하고, 상기 제2 스위치 소자를 턴-온할 때 상기 제2 커패시터에 충전 신호를 입력하여 상기 출력 신호의 슬루율을 감소시키는 인터페이스 장치.
  16. 제13항에 있어서,
    상기 제1 스위치 소자는 상기 출력 신호가 상기 제1 출력 값으로부터 증가할 때 턴-온되고, 상기 출력 신호가 상기 제1 출력 값으로 감소할 때 턴-오프되며,
    상기 제2 스위치 소자는 상기 출력 신호가 상기 제3 출력 값으로부터 감소할 때 턴-온되고, 상기 출력 신호가 상기 제3 출력 값으로 증가할 때 턴-오프되는 인터페이스 장치.
  17. 제13항에 있어서,
    상기 컨트롤러는 상기 출력 신호가 상기 제1 출력 값으로부터 상기 제2 출력 값 및 상기 제3 출력 값 중 어느 하나로 증가할 때 상기 제1 커패시터에 충전 신호를 입력하는 인터페이스 장치.
  18. 제13항에 있어서,
    상기 컨트롤러는 상기 출력 신호가 상기 제3 출력 값으로부터 상기 제1 출력 값 및 상기 제2 출력 값 중 어느 하나로 감소할 때 상기 제2 커패시터에 방전 신호를 입력하는 인터페이스 장치.
  19. 제13항에 있어서,
    상기 복수의 인터페이스 회로들 각각은 상기 제1 스위치 소자의 입력 노드에 연결되는 제1 저항과 상기 제2 스위치 소자의 입력 노드에 연결되는 제2 저항을 포함하며, 상기 출력 신호가 상기 제2 출력 값을 가질 때 상기 제1 저항과 상기 제2 저항은, 상기 출력 신호가 상기 제1 출력 값 및 상기 제3 출력 값 중 어느 하나일 때 상기 제1 저항과 상기 제2 저항보다 큰 인터페이스 장치.
  20. 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 온/오프가 제어되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 입력받으며, 제2 입력 신호에 의해 온/오프가 제어되는 제2 스위치 소자;
    상기 제1 스위치 소자의 입력 노드에 연결되며, 상기 제1 스위치 소자가 턴-온될 때 충전되는 제1 커패시터; 및
    상기 제2 스위치 소자의 입력 노드에 연결되며, 상기 제2 스위치 소자가 턴-오프될 때 충전되는 제2 커패시터; 를 포함하는 인터페이스 회로.

KR1020180041027A 2017-11-03 2018-04-09 인터페이스 회로 및 인터페이스 장치 KR102366974B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US16/029,764 US10516389B2 (en) 2017-11-03 2018-07-09 Interface circuit and interface device
JP2018164448A JP7204383B2 (ja) 2017-11-03 2018-09-03 インタフェース回路及びインタフェース装置
TW107132595A TWI782090B (zh) 2017-11-03 2018-09-17 介面電路及介面裝置
CN201811248417.4A CN109756223B (zh) 2017-11-03 2018-10-25 接口电路和接口装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20170146058 2017-11-03
KR1020170146058 2017-11-03
KR20170177159 2017-12-21
KR1020170177159 2017-12-21

Publications (2)

Publication Number Publication Date
KR20190050685A KR20190050685A (ko) 2019-05-13
KR102366974B1 true KR102366974B1 (ko) 2022-02-25

Family

ID=66581952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180041027A KR102366974B1 (ko) 2017-11-03 2018-04-09 인터페이스 회로 및 인터페이스 장치

Country Status (3)

Country Link
JP (1) JP7204383B2 (ko)
KR (1) KR102366974B1 (ko)
TW (1) TWI782090B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102404059B1 (ko) * 2020-01-03 2022-05-31 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
KR20220006851A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
KR102542127B1 (ko) * 2021-07-12 2023-06-13 주식회사 솔리드뷰 C-phy 구동기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050162191A1 (en) * 2003-04-15 2005-07-28 Broadcom Corporation Slew rate controlled output buffer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102737A (ja) * 1995-10-03 1997-04-15 New Japan Radio Co Ltd Ｃｍｏｓ３値ｎｏｔ回路
TWI241768B (en) * 2005-01-06 2005-10-11 Elite Semiconductor Esmt Slew rate controlled output circuit
US7924066B2 (en) * 2009-03-25 2011-04-12 Fairchild Semiconductor Corporation Low speed, load independent, slew rate controlled output buffer with no DC power consumption
JP2011018958A (ja) 2009-07-07 2011-01-27 Panasonic Corp スイッチング素子制御装置およびモータ駆動装置
CN102064817B (zh) 2009-11-18 2013-03-27 上海宏力半导体制造有限公司 I/o驱动电路
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050162191A1 (en) * 2003-04-15 2005-07-28 Broadcom Corporation Slew rate controlled output buffer

Also Published As

Publication number Publication date
TWI782090B (zh) 2022-11-01
TW201933776A (zh) 2019-08-16
JP7204383B2 (ja) 2023-01-16
KR20190050685A (ko) 2019-05-13
JP2019087990A (ja) 2019-06-06

Similar Documents

Publication Publication Date Title
US10516389B2 (en) Interface circuit and interface device
JP5053656B2 (ja) 半導体記憶装置のデータ出力ドライブ回路
US7595645B2 (en) Calibration circuit and semiconductor device incorporating the same
US8390318B2 (en) Semiconductor device having calibration circuit for adjusting output impedance of output buffer circuit
US7863927B2 (en) Semiconductor device
US9467145B2 (en) Data output circuit
KR102366974B1 (ko) 인터페이스 회로 및 인터페이스 장치
US7088127B2 (en) Adaptive impedance output driver circuit
US7449940B2 (en) Buffer circuit
US20140368249A1 (en) Delay control circuit
US10063232B1 (en) Digitally controlled impedance calibration for a driver using an on-die reference resistor
US9419616B2 (en) LVDS driver
US8471590B2 (en) Calibrating resistance for integrated circuit
US7242339B1 (en) Programmable reference voltage generator
US7994835B2 (en) Duty control circuit and semiconductor device having the same
US7619439B2 (en) Semiconductor device
KR102609441B1 (ko) 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템
US10491216B2 (en) Termination circuit, semiconductor device and operating method thereof
US20080084113A1 (en) Signal transmission circuit
JP2009302631A (ja) 半導体集積回路装置
US7826275B2 (en) Memory circuit with high reading speed and low switching noise
KR100695064B1 (ko) 수동 공통 모드 피드백 회로를 가지는 차동 신호 회로
US20020135406A1 (en) Controlled impedance driver receiving a combination binary and thermometer code
US10224911B1 (en) Dual signal protocol input/output (I/O) buffer circuit
KR20200072082A (ko) 반도체 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180409

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200907

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20180409

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210726

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220124

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220221

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220222

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20250124

Start annual number: 4

End annual number: 4