KR20220006851A - 인터페이스 회로 및 인터페이스 장치 - Google Patents

인터페이스 회로 및 인터페이스 장치 Download PDF

Info

Publication number
KR20220006851A
KR20220006851A KR1020200084787A KR20200084787A KR20220006851A KR 20220006851 A KR20220006851 A KR 20220006851A KR 1020200084787 A KR1020200084787 A KR 1020200084787A KR 20200084787 A KR20200084787 A KR 20200084787A KR 20220006851 A KR20220006851 A KR 20220006851A
Authority
KR
South Korea
Prior art keywords
capacitor
switch element
level
signal
control signal
Prior art date
Application number
KR1020200084787A
Other languages
English (en)
Inventor
최황호
남윤근
주소담
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200084787A priority Critical patent/KR20220006851A/ko
Priority to US17/160,888 priority patent/US11483000B2/en
Priority to DE102021111709.7A priority patent/DE102021111709A1/de
Priority to CN202110754205.9A priority patent/CN113922808A/zh
Publication of KR20220006851A publication Critical patent/KR20220006851A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission

Abstract

본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터, 및 상기 제1 제어 신호 및 상기 제2 제어 신호를 출력하며, 제3 전원 전압을 공급하는 제3 전원 노드에 제1 가변 저항을 통해 연결되고, 제3 전원 전압보다 작은 제4 전원 전압을 공급하는 제4 전원 노드에 제2 가변 저항을 통해 연결되는 버퍼 회로를 포함한다.

Description

인터페이스 회로 및 인터페이스 장치{INTERFACE CIRCUIT AND INTERFACE DEVICE}
본 발명은 인터페이스 회로 및 인터페이스 장치에 관한 것이다.
전자 기기에 포함되는 반도체 장치들은 인터페이스 회로를 통해 서로 데이터를 주고받을 수 있다. 전자 기기에서 처리하는 데이터의 용량이 점점 증가함에 따라, 반도체 장치들 사이에서 고속의 통신을 제공할 수 있는 인터페이스 회로들이 제안되고 있다. 또한 전자 기기에 포함되는 반도체 장치들의 개수와 종류가 늘어남에 따라, 인터페이스 회로의 동작을 개선하기 위한 다양한 방법에 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 반도체 장치들 사이의 통신을 위한 채널의 특성 등을 고려하여 출력 신호의 슬루율(Slew Rate)을 조절함으로써, 반도체 장치들 사이의 통신 성능과 신호의 아이 마진(Eye margin)을 개선할 수 있는 인터페이스 회로 및 인터페이스 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터, 및 상기 제1 제어 신호 및 상기 제2 제어 신호를 출력하며, 제3 전원 전압을 공급하는 제3 전원 노드에 제1 가변 저항을 통해 연결되고, 제3 전원 전압보다 작은 제4 전원 전압을 공급하는 제4 전원 노드에 제2 가변 저항을 통해 연결되는 버퍼 회로를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 장치는, 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 상기 제1 스위치 소자와 제1 전원 노드 사이에 제1 커패시터, 상기 제2 스위치 소자와 제2 전원 노드 사이에 연결되는 제2 커패시터, 및 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전하는 버퍼를 각각 포함하는 복수의 인터페이스 회로들, 및 상기 제1 스위치 소자와 상기 제2 스위치 소자를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 버퍼가 상기 제1 커패시터 및 상기 제2 커패시터에 출력하는 제어 신호의 슬루율을 조절하여 상기 출력 신호의 슬루율을 결정하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 노드로부터 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 턴-온 및 턴-오프되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 제2 전원 노드로부터 입력받으며, 상기 제1 입력 신호와 반대 위상을 갖는 제2 입력 신호에 의해 턴-온 및 턴-오프되는 제2 스위치 소자, 상기 제1 스위치 소자와 상기 제1 전원 노드 사이의 제1 공통 노드에 연결되는 제1단, 및 상기 제1 입력 신호와 같은 위상을 갖는 제어 신호를 입력받는 제2단을 갖는 제1 커패시터, 및 상기 제2 스위치 소자와 상기 제2 전원 노드 사이의 제2 공통 노드에 연결되는 제1단, 및 상기 제어 신호를 입력받는 제2단을 갖는 제2 커패시터를 포함하며, 상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 연결되는 출력 노드에서 출력되는 출력 신호의 슬루율은 상기 제어 신호의 슬루율에 의해 결정된다.
본 발명의 일 실시예에 따르면, 인터페이스 회로의 스위치 소자들 각각에 커패시터를 연결하고, 커패시터를 충방전하는 제어 신호의 슬루율을 조절함으로써 인터페이스 회로가 출력하는 출력 신호의 슬루율을 조절할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 인터페이스 장치를 포함하는 전자 기기를 간단하게 나타낸 도면들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 인터페이스 회로들을 간단하게 나타낸 회로도들이다.
도 20은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 23은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다.
도 24 내지 도 27은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 28은 본 발명의 일 실시예에 따른 인터페이스 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 인터페이스 장치를 포함하는 전자 기기를 간단하게 나타낸 도면들이다.
도 1을 참조하면, 전자 기기(10)는 애플리케이션 프로세서(20)와 디스플레이 드라이버(30)를 포함할 수 있다. 애플리케이션 프로세서(20)의 인터페이스 장치(21)는 디스플레이 드라이버(30)의 인터페이스 장치(31)와 데이터를 주고받을 수 있다. 인터페이스 장치들(21, 31) 각각은, 복수의 인터페이스 회로들을 포함할 수 있다.
인터페이스 장치들(21, 31)은 소정의 프로토콜에 따라서 서로 데이터를 주고받을 수 있다. 일례로, 애플리케이션 프로세서(20)의 인터페이스 장치(21)와, 디스플레이 드라이버(30)의 인터페이스 장치(31)는 MIPI(Mobile Industry Processor Interace) 표준에서 정의하는 프로토콜에 따라 데이터를 주고받을 수 있다. 인터페이스 장치들(21, 31) 각각은 송신 회로와 수신 회로를 포함할 수 있다.
다음으로 도 2를 참조하면, 전자 기기(40)에서 애플리케이션 프로세서(50)는 이미지 센서(60)와 데이터를 주고받을 수 있다. 애플리케이션 프로세서(50)의 인터페이스 장치(51)와, 이미지 센서(60)의 인터페이스 장치(61)는 서로 데이터를 주고받을 수 있다. 도 1을 참조하여 설명한 바와 유사하게, 인터페이스 장치들(51, 61)은 데이터를 주고받기 위한 복수의 인터페이스 회로들을 포함할 수 있다.
도 3을 참조하면, 전자 기기(70)에서 애플리케이션 프로세서(80)는 메모리 장치(90)와 데이터를 주고받을 수 있다. 애플리케이션 프로세서(80)의 인터페이스 장치(81)와 메모리 장치(90)의 인터페이스 장치(91)는 서로 데이터와 커맨드, 어드레스 등을 주고받을 수 있다. 앞서 도 1 및 도 2를 참조하여 설명한 바와 유사하게, 인터페이스 장치들(81, 91)은 데이터를 주고받는 복수의 인터페이스 회로들을 포함할 수 있다.
본 발명의 일 실시예에 따른 인터페이스 장치들(21, 31, 51, 61, 81, 91) 중 적어도 하나에 포함되는 인터페이스 회로는, 출력 신호의 슬루율을 조절하는 기능을 가질 수 있다. 출력 신호의 슬루율은 애플리케이션 프로세서(20, 50, 80), 디스플레이 드라이버(30), 이미지 센서(60), 메모리 장치(90) 등에 포함되는 컨트롤러들이 인터페이스 장치들(21, 31, 51, 61, 81, 91)을 제어함으로써 결정될 수 있다. 일 실시예에서, 컨트롤러들은 고속의 데이터 전송이 필요하다고 판단되는 경우, 출력 신호의 슬루율을 증가시킬 수 있다. 또한 컨트롤러들은, 인터페이스 장치들(21, 31, 51, 61, 81, 91) 사이에서 데이터를 주고받는 채널들의 부하 등에 따라 출력 신호의 슬루율을 조절할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 4는 차동 신호 방식으로 데이터와 클럭 신호를 전송하는 인터페이스 장치(100)의 동작을 설명하기 위한 도면일 수 있다. 예를 들어 도 4를 참조하여 설명하는 일 실시예는, MIPI 표준에 따른 D-phy 인터페이스 등에 적용될 수 있다. 도 4를 참조하면, 복수의 송신기들(TX0-TX9)이 복수의 전송 패드들(TP0-TP9)을 통해 데이터(DN0-DN3, DP0-DP3)와 클럭 신호(CLKN, CLKP)를 출력할 수 있다.
전송 패드들(TP0-TP9)은 복수의 데이터 레인들(L0-L9)을 통해 복수의 수신 패드들(RP0-RP9)에 연결될 수 있으며, 수신 패드들(RP0-RP9)은 복수의 리시버들(RX0-RX4)에 연결될 수 있다. 일례로 리시버들(RX0-RX4) 각각은 수신 패드들(RP0-RP9) 중 한 쌍에 연결될 수 있으며, 리시버들(RX0-RX4)은 차동 신호 방식으로 데이터들(D0-D3) 및 클럭 신호(CLK)를 생성할 수 있다. 따라서, 도 4에 도시한 일 실시예에서는, 차동 신호 방식으로 데이터를 전송하기 위해, 10개의 전송 패드들(TP0-TP9)과 10개의 데이터 레인들(L0-L9) 및 10개의 수신 패드들(RP0-RP9)이 필요할 수 있다. 실시예들에 따라, 전기적 차폐 효과를 달성하기 위한 더미 패드들이 송신 패드들(TP0-TP9) 및 수신 패드들(RP0-RP9)에 추가될 수도 있다. 일례로 도 4에 도시한 인터페이스 장치(100)는 애플리케이션 프로세서와 디스플레이 드라이버, 이미지 센서, 메모리 장치 등에 적용될 수 있다.
다음으로 도 5는 싱글-엔디드 신호 방식으로 데이터를 전송하는 인터페이스 장치(110)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 예를 들어 도 5를 참조하여 설명하는 일 실시예는, MIPI 표준에 따른 C-phy 인터페이스 등에 적용될 수 있다. 도 5를 참조하면, 복수의 송신기들(TX0-TX8)이 복수의 전송 패드들(TP0-TP8)을 통해 데이터(A0-C0, A1-C1, A2-C2)를 출력할 수 있다. 싱글-엔디드 신호 방식으로 이미지 데이터를 출력하므로, 도 5에 도시한 일 실시예에 따른 인터페이스에서는 클럭 신호를 출력하기 위한 데이터 레인이 별도로 존재하지 않을 수 있다.
전송 패드들(TP0-TP8)은 복수의 데이터 레인들(L0-L8)을 통해 복수의 수신 패드들(RP0-RP8)에 연결될 수 있으며, 수신 패드들(RP0-RP8)은 복수의 리시버들(RX0-RX8)에 연결될 수 있다. 전송 패드들(TP0-TP8)은 데이터(A0-C0, A1-C1, A2-C2)에 따라 복수의 그룹들(TP0-TP2, TP3-TP5, TP6-TP8)로 구분될 수 있으며, 수신 패드들(RP0-RP8) 역시 복수의 그룹들(RP0-RP2, RP3-RP5, RP6-RP8)로 구분될 수 있다. 리시버들(RX0-RX8) 각각은 그룹들(RP0-RP2, RP3-RP5, RP6-RP8) 각각에 포함되는 수신 패드들(RP0-RP8) 중 한 쌍을 입력받을 수 있다. 일례로, 제1 리시버(RX0)는 신호 A0와 신호 B0의 차이를 출력할 수 있으며, 제2 리시버(RX1)는 신호 B0와 신호 C0의 차이를 출력할 수 있다. 또한 제3 리시버(RX2)는 신호 C0와 신호 A0의 차이를 출력할 수 있다.
도 5에 도시한 일 실시예에서는, 싱글-엔디드 신호 방식으로 데이터를 전송하기 위해, 9개의 전송 패드들(TP0-TP8)과 9개의 데이터 레인들(L0-L8) 및 9개의 수신 패드들(RP0-RP8)이 필요할 수 있다. 다만 싱글-엔디드 신호 방식에서도, 실시예들에 따라, 전기적 차폐 효과를 달성하기 위한 더미 패드들이 추가될 수도 있다. 도 5에 도시한 인터페이스 장치(110) 역시 애플리케이션 프로세서와 디스플레이 드라이버, 이미지 센서, 메모리 장치 등에 적용될 수 있다.
한편, 도 4 및 도 5를 참조하여 설명한 실시예들에 따른 인터페이스 장치들(110, 120)은 애플리케이션 프로세서와 디스플레이 드라이버, 이미지 센서, 메모리 장치가 아닌 다른 장치들 간의 통신에도 적용될 수 있다. 일례로, 인터페이스 장치들(110, 120)은 PCI-Express, USB, 디스플레이 포트 등의 인터페이스에도 적용될 수 있다.
인터페이스 장치들(110, 120)이 전송하는 데이터의 용량이 점점 증가하고, 시스템에서 요구하는 데이터 전송 속도가 증가함에 따라 인터페이스 장치들(110, 120)이 출력하는 신호의 노이즈 특성이 열화되거나 아이 마진이 감소할 수 있다. 본 발명의 실시예들에서는, 인터페이스 장치들(110, 120)에서 저항과 스위치 소자 사이에 커패시터를 연결하고, 커패시터를 충방전하는 신호의 슬루율을 조절함으로써, 인터페이스 장치들(110, 120)의 노이즈 특성을 개선할 수 있다. 또한 인터페이스 장치들(110, 120)이 데이터를 주고받는 채널의 부하 등을 고려하여 커패시터를 충방전하는 신호의 슬루율을 조절함으로써, 오버슈트(overshoot) 등을 방지하고 최적의 특성으로 인터페이스 장치들(110, 120)을 동작시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(200)는 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제1 커패시터(C1), 제2 커패시터(C2), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2)는 제1 전원 노드(VN1)와 제2 전원 노드(VN2) 사이에서 서로 직렬로 연결될 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2) 각각은 NMOS 트랜지스터로 구현될 수 있다.
제1 스위치 소자(SW1)는 제1 저항(R1)을 통해 제1 전원 노드(VN1)에 연결되며, 제2 스위치 소자(SW2)는 제2 저항(R2)을 통해 제2 전원 노드(VN1)에 연결될 수 있다. 제1 전원 노드(VN1)를 통해 제1 전원 전압(VDD1)이 공급되고, 제2 전원 노드(VN2)를 통해 제2 전원 전압(VDD2)이 공급될 수 있다. 일 실시예로, 제1 전원 전압(VDD1)은 제2 전원 전압(VDD2)보다 클 수 있다.
도 6에 도시한 일 실시예에서, 제1 저항(R1)과 제1 스위치 소자(SW1) 사이의 노드는 제1 노드(N1)로, 제2 저항(R2)과 제2 스위치 소자(SW2) 사이의 노드는 제2 노드(N2)로 정의될 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2) 사이에는 출력 노드가 정의될 수 있다. 출력 노드로 출력되는 출력 신호(OUT)는, 제1 스위치 소자(SW1)를 제어하는 제1 입력 신호(IN1) 및 제2 스위치 소자(SW2)를 제어하는 제2 입력 신호(IN2)에 의해 결정될 수 있다.
제1 노드(N1)에는 제1 커패시터(C1)가 연결되며, 제2 노드(N2)에는 제2 커패시터(C2)가 연결될 수 있다. 도 6에 도시한 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터의 충전 및 방전은, 제어 신호(CTR)에 의해 제어될 수 있다. 제어 신호(CTR)는 버퍼(BUF)의 출력 신호일 수 있으며, 버퍼(BUF)는 버퍼 입력 신호(INB)를 입력받아 제어 신호(CTR)를 출력할 수 있다.
본 발명의 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 MOS 커패시터 등으로 구현될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 MOS 커패시터일 경우, 제어 신호(CTR)는 제1 커패시터(C1)와 제2 커패시터(C2)를 제공하는 트랜지스터들 각각의 게이트 단자에 입력될 수 있다.
버퍼(BUF)는 제1 가변 저항(VR1)과 제2 가변 저항(VR2)을 통해, 동작에 필요한 제3 전원 전압(VDD3)과 제4 전원 전압(VDD4)을 공급받을 수 있다. 일례로 제3 전원 전압(VDD3)은 제4 전원 전압(VDD4)보다 클 수 있으며, 제3 전원 전압(VDD3)은 제1 전원 전압(VDD1)과 같고, 제4 전원 전압(VDD4)은 제2 전원 전압(VDD2)과 같을 수 있다. 제3 전원 전압(VDD3)은 제3 전원 노드(VN3)에서 공급되고, 제4 전원 전압(VDD4)은 제4 전원 노드(VN4)에서 공급될 수 있다.
일 실시예에서 제어 신호(CTR)의 슬루율은, 버퍼(BUF)에 연결되는 가변 저항들(VR1, VR2)에 의해 결정될 수 있다. 일례로, 가변 저항들(VR1, VR2)의 크기가 감소하면 제어 신호(CTR)의 슬루율이 증가할 수 있으며, 가변 저항들(VR1, VR2)의 크기가 증가하면 제어 신호(CTR)의 슬루율이 감소할 수 있다.
제어 신호(CTR)의 슬루율은 출력 신호(OUT)의 슬루율에 영향을 줄 수 있다. 예시로, 다른 조건이 동일하다고 가정할 때 제어 신호(CTR)의 슬루율이 증가하여 제1 커패시터(C1)와 제2 커패시터(C2)가 충전 및 방전되는 속도가 증가하면, 출력 신호(OUT)의 슬루율이 증가할 수 있다. 반면 제어 신호(CTR)의 슬루율이 감소하여 제1 커패시터(C1)와 제2 커패시터(C2)가 충전 및 방전되는 속도가 감소하면, 출력 신호(OUT)의 슬루율이 감소할 수 있다.
일반적으로 고속 데이터 통신을 지원해야 하는 경우, 인터페이스 회로(200)에서 출력 신호(OUT)의 슬루율을 높일 수 있다. 다만 인터페이스 회로(200)의 출력 노드에 연결되는 채널의 부하 등에 대한 고려 없이 출력 신호(OUT)의 슬루율을 높일 경우, 출력 신호(OUT)에서 오버슈트 등이 발생하고 출력 신호(OUT)의 아이 마진(eye margin)이 감소하는 문제가 발생할 수 있다. 본 발명의 일 실시예에서는, 인터페이스 회로(200)가 적용되는 통신 환경을 고려하여 제어 신호(CTR)의 슬루율을 결정하고, 그에 따라 출력 신호(OUT)의 슬루율을 조절함으로써, 출력 신호(OUT)의 아이 마진을 개선하고 인터페이스 회로(200)가 적용된 반도체 장치의 통신 성능을 개선할 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2) 각각의 용량은 다양하게 선택될 수 있다. 일례로, 제1 커패시터(C1)와 제2 커패시터(C2)는 서로 같은 용량을 가질 수 있다. 또한 제1 커패시터(C1)와 제2 커패시터(C2) 각각이 고정된 용량을 가질 수도 있으며, 실시예들에 따라 제1 커패시터(C1)와 제2 커패시터(C2) 각각이 조절 가능한 가변 용량을 가질 수도 있다.
인터페이스 회로(200)가 차동 신호 방식으로 데이터를 송신하는 경우, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가질 수 있다. 이때 출력 신호(OUT)는 제1 레벨 및 제1 레벨보다 큰 제2 레벨 사이에서 변할 수 있다. 일례로, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 제2 레벨을 가질 수 있다. 또한 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 출력 신호(OUT)는 제1 레벨을 가질 수 있다.
출력 신호(OUT)가 제2 레벨에서 제1 레벨로 감소하거나, 제1 레벨에서 제2 레벨로 증가할 때, 출력 신호(OUT)의 슬루율은 제1 입력 신호(IN1)와 제2 입력 신호(IN2)의 크기, 제1 커패시터(C1)와 제2 커패시터(C2)를 충전 및 방전시키는 제어 신호(CTR)의 슬루율, 각 소자들 및 노드들(VN1, VN2, N1, N2)에 존재하는 기생 성분 등에 영향을 받을 수 있다. 본 발명의 일 실시예에서는, 앞서 설명한 바와 같이, 제어 신호(CTR)의 슬루율을 조절하여 제1 커패시터(C1) 및 제2 커패시터(C2)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 제어할 수 있다.
한편, 인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에는, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 반드시 서로 반대되는 위상을 갖지 않을 수도 있다. 적어도 일부의 시간에서 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 같은 값을 가질 수도 있으며, 출력 신호(OUT)는 제1 레벨, 제1 레벨보다 큰 제2 레벨, 제2 레벨보다 큰 제3 레벨을 가질 수 있다.
인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에도, 제1 커패시터(C1)와 제2 커패시터(C2)를 충전 및 방전시키는 제어 신호(CTR)의 슬루율을 조절함으로써, 출력 신호(OUT)의 슬루율을 증가 또는 감소시킬 수 있다. 실시예들에 따라, 인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 동작하는 경우에는, 제1 커패시터(C1)와 제2 커패시터(C2) 각각이 서로 다른 제어 신호에 의해 충전 및 방전될 수도 있다.
한편, 도 6에 도시한 일 실시예에 따른 인터페이스 회로(200)를 단위 회로로 정의할 경우, 실제로 구현되는 인터페이스 장치에서는 출력 신호(OUT)를 내보내는 하나의 출력 패드에 복수의 단위 회로들이 연결될 수도 있다. 일례로, 하나의 출력 패드에는 하나 이상의 제1 단위 회로와 하나 이상의 제2 단위 회로가 연결될 수 있다. 일례로 제1 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1, C2)의 값은, 제2 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1, C2)의 값과 서로 같거나 또는 서로 다를 수도 있다.
일 실시예에서, 하나의 출력 패드에는 5개의 제1 단위 회로들과 2개의 제2 단위 회로들이 연결될 수 있다. 일례로, 제1 단위 회로들 각각에 포함되는 제1 저항(R1)과 제1 스위치 소자(SW1)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제1 저항(R1)과 제1 스위치 소자(SW1)의 턴-온 저항의 합의 1/2일 수 있다. 유사하게, 제1 단위 회로들 각각에 포함되는 제2 저항(R2)과 제2 스위치 소자(SW2)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제2 저항(R2)과 제2 스위치 소자(SW2)의 턴-온 저항의 합의 1/2일 수 있다. 실제 동작에서는, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)를 적절히 제어하여 필요한 저항 값을 설정할 수 있다.
일 실시예에서, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 각각의 크기는 상기와 같은 저항 조건에 따라 결정될 수 있다. 일례로, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자와 제2 스위치 소자들 각각의 게이트 길이(gate length)가 같다고 가정하면, 제1 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭의 2배일 수 있다. 상기 예시에서 게이트 폭은, 게이트 길이와 교차하는 방향에서 정의될 수 있다. 유사하게, 제1 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭의 2배일 수 있다.
상기와 같은 제1 단위 회로들 및 제2 단위 회로들의 개수를 가정하면, 제1 단위 회로에 포함되는 제1 커패시터(C1)는, 제2 단위 회로에 포함되는 제1 커패시터(C1)의 약 2배의 용량을 가질 수 있다. 또한, 제1 단위 회로에 포함되는 제2 커패시터(C2)는, 제2 단위 회로에 포함되는 제2 커패시터(C2)의 약 2배의 용량을 가질 수 있다.
싱글 엔디드 신호 방식으로 데이터를 주고받는 경우, 앞서 도 5를 참조하여 설명한 바와 같이 데이터를 전송하기 위해 최소 3개의 출력 패드들이 필요할 수 있다. 3개의 출력 패드들에서 출력되는 출력 신호들은 서로 다른 레벨을 가지며, 앞서 설명한 바와 같이 제1 내지 제3 레벨들을 가질 수 있다. 일례로, 출력 패드를 통해 출력되는 출력 신호(OUT)에 따라, 출력 패드에 연결된 복수의 단위 회로들 중 실제로 동작하는 단위 회로들의 개수가 달라질 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
우선 도 7을 참조하여 설명하는 일 실시예에서, 인터페이스 회로는 차동 신호 방식으로 동작할 수 있다. 도 7에 도시한 바와 같이, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가할 수 있다. 또한 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2)는 제어 신호(CTR)에 의해 충전 및 방전될 수 있다. 일례로, 버퍼(BUF)는 제1 입력 신호(IN1)와 같은 위상을 갖는 버퍼 입력 신호(INB)를 입력받아 제어 신호(CTR)를 출력할 수 있다. 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프될 때 제1 커패시터(C1)와 제2 커패시터(C2)는 제어 신호(CTR)에 의해 충전될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 충전됨에 따라 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 빠르게 증가할 수 있다. 한편, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면, 제1 커패시터(C1)와 제2 커패시터(C2)는 방전될 수 있으며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 빠르게 감소할 수 있다.
제어 신호(CTR)의 슬루율은, 버퍼(BUF)에 연결되는 제1 가변 저항(VR1)과 제2 가변 저항(VR2)의 저항 값에 따라 달라질 수 있다. 일례로, 제1 가변 저항(VR1)과 제2 가변 저항(VR2)의 저항 값이 증가하면 제어 신호(CTR)의 슬루율이 감소하고, 제1 가변 저항(VR1)과 제2 가변 저항(VR2)의 저항 값이 감소하면 제어 신호(CTR)의 슬루율이 증가할 수 있다.
출력 신호(OUT)의 슬루율은, 제어 신호(CTR)의 슬루율에 의해 달라질 수 있다. 예시로, 제어 신호(CTR)가 빠른 슬루율을 가지면, 그에 응답하여 출력 신호(OUT)의 슬루율 역시 빨라질 수 있다. 반대로, 제어 신호(CTR)가 상대적으로 느린 슬루율을 가지면, 출력 신호(OUT)의 슬루율 역시 느려질 수 있다. 따라서 도 7에 도시한 바와 같이, 제1 입력 신호(IN1), 제2 입력 신호(IN2) 및 버퍼 입력 신호(INB)에 대한 제어없이, 버퍼(BUF)에 연결된 제1 가변 저항(VR1)과 제2 가변 저항(VR2)의 저항 값을 조절하는 것만으로 출력 신호(OUT)의 슬루율을 제어할 수 있다.
도 8을 참조하여 설명하는 일 실시예에서, 인터페이스 회로는 싱글 엔디드 신호 방식으로 동작할 수 있다. 도 8을 참조하면, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가하며, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 또한, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 어느 하나가 턴-온 또는 턴-오프 됨에 따라 출력 신호(OUT)가 로우 레벨에서 미드 레벨로 증가하거나, 또는 하이 레벨에서 미드 레벨로 감소할 수도 있다.
또한 도 8을 참조하여 설명한 일 실시예에서는, 인터페이스 회로의 제1 커패시터(C1)가 제1 제어 신호(CTR1)에 의해 충전 및 방전되고, 제2 커패시터(C2)는 제2 제어 신호(CTR2)에 의해 충전 및 방전될 수 있다. 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)는 서로 다를 수 있다. 일례로, 인터페이스 회로는 제1 버퍼 입력 신호(INB1)를 입력받으며 제1 커패시터(C1)에 제1 제어 신호(CTR1)를 출력하는 제1 버퍼와, 제2 버퍼 입력 신호(INB2)를 입력받고 제2 커패시터(C2)에 제2 제어 신호(CTR2)를 출력하는 제2 버퍼를 포함할 수 있다. 일례로, 아래의 표 1과 같이 출력 신호(OUT)가 결정될 수 있다.
출력 신호(OUT) 제1 입력 신호(IN1) 제2 입력 신호(IN2) 제1 커패시터 제2 커패시터
LOW -> HIGH LOW -> HIGH HIGH -> LOW 충전 충전
HIGH -> LOW HIGH -> LOW LOW -> HIGH 방전 방전
LOW -> MID LOW HIGH -> LOW X 충전
MID -> LOW LOW LOW -> HIGH X 방전
MID -> HIGH LOW -> HIGH LOW 충전 X
HIGH -> MID HIGH -> LOW LOW 방전 X
도 8과 표 1을 함께 참조하면, 출력 신호(OUT)의 변화량이 제1 값인 경우, 제1 커패시터(C1)와 제2 커패시터(C2) 중 하나만 충전 또는 방전될 수 있다. 반면, 출력 신호(OUT)의 변화량이 제1 값보다 큰 제2 값이면 제1 커패시터(C1)와 제2 커패시터(C2)가 동시에 충전 또는 방전될 수 있다. 제1 값은 하이 레벨과 미드 레벨의 차이, 및 미드 레벨과 로우 레벨의 차이일 수 있으며, 제2 값은 하이 레벨과 로우 레벨의 차이일 수 있다.
일례로, 출력 신호(OUT)가 로우 레벨에서 미드 레벨로 증가할 때 제2 커패시터(C2)만이 충전될 수 있으며, 출력 신호(OUT)가 미드 레벨에서 로우 레벨로 감소할 때에는 제2 커패시터(C2)만이 방전될 수 있다. 출력 신호(OUT)가 미드 레벨에서 하이 레벨로 증가하면 제1 커패시터(C1)만이 충전되고, 출력 신호(OUT)가 하이 레벨에서 미드 레벨로 감소하면 제1 커패시터(C1)만이 방전될 수 있다. 표 1로 나타낸 일 실시예에서, 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)와 동일하고, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)의 상보 신호일 수 있다.
한편, 도 8에 도시한 바와 같이, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2) 각각의 슬루율을 조절하여 출력 신호(OUT)의 슬루율을 변경할 수 있다. 일례로, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율을 높임으로써, 출력 신호(OUT)의 슬루율을 증가시킬 수 있다. 또한 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율을 감소시킴으로써, 출력 신호(OUT)의 슬루율을 느리게 변경할 수 있다.
도 7 및 도 8을 참조하여 설명한 실시예들에서 제어 신호들(CTR, CTR1, CTR2)의 슬루율은, 인터페이스 회로의 동작 조건에 따라 결정될 수 있다. 일례로, 인터페이스 회로가 고속 데이터 통신을 지원해야 하는 경우, 제어 신호들(CTR, CTR1, CTR2)의 슬루율이 증가할 수 있다. 이때, 인터페이스 회로가 출력 신호(OUT)를 내보내는 데이터 통신 채널의 부하에 따라, 제어 신호들(CTR, CTR1, CTR2)의 슬루율의 증가량이 달라질 수 있다.
일례로 데이터 통신 채널의 부하가 상대적으로 작으면, 제어 신호들(CTR, CTR1, CTR2)의 슬루율의 증가량이 상대적으로 작을 수 있다. 데이터 통신 채널의 부하가 작은 경우에도 제어 신호들(CTR, CTR1, CTR2)의 슬루율의 증가량을 크게 설정하면, 출력 신호(OUT)가 상한 값보다 크게 증가하는 오버슈트 현상 등이 발생할 수 있다. 본 발명의 실시예들에서는, 데이터 통신의 속도 외에, 데이터 통신 채널의 부하를 함께 고려하여 제어 신호들(CTR, CTR1, CTR2)의 슬루율을 결정함으로써, 출력 신호(OUT)의 오버슈트를 방지하고 아이 마진을 개선할 수 있다. 데이터 통신 채널의 부하가 크면, 제어 신호들(CTR, CTR1, CTR2)의 슬루율의 증가량을 상대적으로 크게 설정할 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다. (아마도 가변 저항 회로도)
도 9 및 도 10은 인터페이스 회로에 포함되는 버퍼를 구체적으로 도시한 도면들일 수 있다. 도 9 및 도 10을 참조하면, 버퍼(BUF)는 제1 가변 저항(VR1)과 제2 가변 저항(VR2)을 통해 전원 전압을 입력받을 수 있다.
먼저 도 9를 참조하면, 제1 가변 저항(VR1)과 제2 가변 저항(VR2)은 서로 같은 구조를 가질 수 있다. 예시로서, 제1 가변 저항(VR1)과 제2 가변 저항(VR2) 각각은 서로 병렬로 연결되는 복수의 트랜지스터들(TR)을 포함할 수 있다. 복수의 트랜지스터들(TR) 각각은 턴-온 상태에서 소정의 온 저항을 가질 수 있으며, 이를 이용하여 가변 저항들(VR1, VR2)을 구현할 수 있다. 일례로 복수의 트랜지스터들(TR)의 온 저항은 서로 같을 수 있다.
이하, 제1 가변 저항(VR1)을 예시로 설명하기로 한다. 제1 가변 저항(VR1)은 7개의 트랜지스터들(TR)을 포함하는 것으로 도시하였으나 이는 하나의 실시예일뿐이며, 트랜지스터들(TR)의 개수는 다양하게 변형될 수 있다. 또한 트랜지스터들(TR) 중 일부는 하나의 게이트 신호에 의해 동시에 턴-온되고 턴-오프될 수 있다. 도 9를 참조하면, 2개의 트랜지스터들(TR)이 하나의 게이트 신호(G1)를 공통으로 입력받으며, 4개의 트랜지스터들(TR)이 하나의 게이트 신호(G2)를 공통으로 입력받을 수 있다.
게이트 신호들(G0, G1, G2)은 하나의 디지털 신호 형태로 인터페이스 회로에 입력할 수 있다. 일례로, 게이트 신호들(G0, G1, G2)이 순서대로 최하위 비트부터 최상위 비트인 것을 가정하면, 3개의 비트를 갖는 디지털 신호를 이용하여 제1 가변 저항(VR1)의 저항 값을 결정할 수 있다. 예시로 디지털 신호가 [001]이면 하나의 트랜지스터(TR)만이 턴-온되어 제1 가변 저항(VR1)이 가장 큰 저항 값을 가질 수 있다. 디지털 신호가 [111]이면 모든 트랜지스터들(TR)이 턴-온되며, 제1 가변 저항(VR1)이 가장 작은 저항 값을 가질 수 있다. 유사하게, 제2 가변 저항(VR2)에 입력되는 게이트 신호들(G3, G4, G5)에 대응하는 하나의 디지털 신호를 이용하여, 제2 가변 저항(VR2)의 저항 값을 결정할 수 있다.
다음으로 도 10을 참조하면, 제1 가변 저항(VR1)과 제2 가변 저항(VR2) 각각은 서로 병렬로 연결되는 복수의 트랜지스터들(TR) 및 복수의 단위 저항들(UR)을 포함할 수 있다. 일례로 복수의 트랜지스터들(TR)의 온 저항은 서로 같을 수 있으며, 복수의 단위 저항들(UR)의 저항 값 역시 서로 같을 수 있다.
이하, 제1 가변 저항(VR1)을 예시로 설명하기로 한다. 제1 가변 저항(VR1)은 7개의 트랜지스터들(TR)을 포함하는 것으로 도시하였으나 이는 하나의 실시예일 뿐이며, 트랜지스터들(TR)의 개수는 다양하게 변형될 수 있다. 도 9를 참조하여 설명한 바와 마찬가지로, 트랜지스터들(TR) 중 일부는 하나의 게이트 신호에 의해 동시에 턴-온되고 턴-오프될 수 있다.
도 10에 도시한 일 실시예에서 제1 가변 저항(VR1)의 저항 값은, 단위 저항들(UR)에 의해 결정될 수 있다. 예시로 제1 가변 저항(VR1)에 입력되는 디지털 신호가 [001]이면, 제1 가변 저항(VR1)의 저항 값은 하나의 단위 저항(UR)의 저항 값과 같을 수 있다. 디지털 신호가 [010]이면, 제1 가변 저항(VR1)의 저항 값은 2개의 단위 저항들(UR)의 합성 저항 값과 같을 수 있다. 유사하게, 제2 가변 저항(VR2)에 입력되는 게이트 신호들(G3, G4, G5)에 대응하는 하나의 디지털 신호를 이용하여, 제2 가변 저항(VR2)의 저항 값을 결정할 수 있다.
도 11은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(300)는 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제1 커패시터(C1), 제2 커패시터(C2), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다. 도 11에 도시한 일 실시예에서는, 제1 스위치 소자(SW1)가 PMOS 트랜지스터로 구현되고, 제2 스위치 소자(SW2)가 NMOS 트랜지스터로 구현될 수 있다. 따라서, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 같은 위상을 가질 수 있다.
일례로, 도 11에 도시한 일 실시예에 따른 인터페이스 회로(300)는 큰 전압 스윙을 필요로 하는 인터페이스에 적용될 수 있다. 일례로, 인터페이스 회로(300)는 PCI-Express, USB 등의 인터페이스에 적용될 수 있다.
도 11에 도시한 일 실시예에서, 인터페이스 회로(300)는 제1 버퍼(BUF1)와 제2 버퍼(BUF1)를 포함할 수 있다. 제1 버퍼(BUF1)와 제2 버퍼(BUF2) 각각은 가변 저항들(VR1-VR4)을 통해 제3 전원 전압(VDD3)과 제4 전원 전압(VDD4)을 각각 입력받을 수 있다. 제1 버퍼(BUF1)는 제1 버퍼 입력 신호(INB1)에 응답하여 제1 제어 신호(CTR1)를 출력하며, 제1 제어 신호(CTR1)에 의해 제1 커패시터(C1)가 충전 및 방전될 수 있다. 마찬가지로, 제2 버퍼(BUF2)가 출력하는 제2 제어 신호(CTR2)에 의해 제2 커패시터(C2)가 충전 및 방전될 수 있다.
제1 스위치 소자(SW1)가 PMOS 트랜지스터로 구현되는 점을 제외하면, 도 6을 참조하여 설명한 내용들이 도 11에 도시한 일 실시예에도 유사하게 적용될 수 있다. 일례로, 제어 신호들(CTR1, CTR2)의 슬루율을 조절함으로써 출력 신호(OUT)의 슬루율을 변경할 수 있다. 제어 신호들(CTR1, CTR2)의 슬루율은, 가변 저항들(VR1-VR4)의 저항 값에 의해 결정될 수 있다. 또한, 앞서 도 6을 참조하여 설명한 인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 동작할 때, 도 11에 도시한 바와 같이 제1 커패시터(C1)가 제1 버퍼(BUF1)에 연결되고 제2 커패시터(C2)가 제2 버퍼(BUF2)에 연결되어 서로 독립적으로 충전 및 방전될 수 있다.
도 11을 참조하면, 제2 입력 신호(IN2)가 증가하여 제2 스위치 소자(SW2)가 턴-온될 때, 출력 신호(OUT)는 하이 레벨로부터 로우 레벨로 감소할 수 있다. 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 같을 경우, 제1 스위치 소자(SW1)는 턴-오프될 수 있다. 이때, 전하 공유(charge sharing)에 의해 제2 노드(N2)의 전압(307)이 도 11에 도시한 바와 같이 순간적으로 증가할 수 있다. 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 감소하는 시점에 제2 노드(N2)의 전압(307)이 증가하므로, 출력 신호(OUT)의 슬루율이 느려질 수 있다.
본 발명의 일 실시예에서는, 제2 노드(N2)에 연결된 제2 커패시터(C2)를 이용하여 출력 신호(OUT)의 슬루율 저하를 최소화할 수 있다. 도 11을 참조하면, 제2 버퍼(BUF2)가 제2 커패시터(C2)에 출력하는 제2 제어 신호(CTR2)가 하이 레벨에서 로우 레벨로 감소할 수 있다. 제2 제어 신호(CTR2)가 하이 레벨에서 로우 레벨로 감소함에 따라, 전하 공유로 인해 제2 노드(N2)의 전압(307)이 증가하는 현상을 상쇄시킬 수 있으며, 출력 신호(OUT)의 슬루율 저하를 최소화할 수 있다.
인터페이스 회로(300)가 동작하는 동안 제1 노드(N1) 및/또는 제2 노드(N2)에서 전하 공유에 의해 발생하는 전압 변동은, 출력 신호(OUT)가 출력되는 채널 등의 부하에 따라 달라질 수 있다. 일례로, 채널의 부하가 크면, 제1 노드(N1) 및/또는 제2 노드(N2)에서 발생하는 전압 변동이 클 수 있다. 본 발명의 일 실시예에서는 채널의 부하 등을 고려하여 제2 제어 신호(CTR2)의 슬루율을 다르게 선택함으로써, 제1 노드(N1) 및/또는 제2 노드(N2)에서 발생하는 전압 변동을 적절하게 상쇄시킬 수 있다.
도 11을 참조하면, 제2 제어 신호(CTR2)는 제1 내지 제3 파형들(301-303) 중 하나를 가질 수 있다. 제1 파형(301)이 가장 큰 슬루율을 가지며, 제3 파형(303)이 가장 작은 슬루율을 갖는 것으로 이해될 수 있다. 제1 내지 제3 파형들(301-303) 중 하나를 갖는 제2 제어 신호(CTR2)가 출력되면, 제2 커패시터(C2)에 의해 제4 내지 제6 파형들(304-306) 중 하나의 형태로 전하 공유 효과가 제2 노드(N2)에 나타날 수 있다. 일례로, 제4 파형(304)은 제1 파형(301)의 제2 제어 신호(CTR2)에 의해 나타나는 전하 공유 효과에 대응하며, 제6 파형(306)은 제3 파형(303)의 제2 제어 신호(CTR2)에 의해 나타나는 전하 공유 효과에 대응할 수 있다.
제2 노드(N2)의 전압 변동은, 제2 스위치 소자(SW2)의 스위칭 동작에 따른 전하 공유 효과와, 제2 커패시터(C2)에 의한 전하 공유 효과에 의해 결정될 수 있다. 일례로, 도 11에 도시한 일 실시예에서는, 제2 제어 신호(CTR2)가 제2 파형(302)을 갖도록 제어함으로써, 제2 커패시터(C2)에 의한 전하 공유 효과로 제2 스위치 소자(SW2)의 스위칭에 따른 전하 공유 효과를 상쇄시킬 수 있다. 따라서, 출력 신호(OUT)의 아이 마진을 최대로 확보하고, 출력 신호(OUT)의 슬루율을 개선할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 12는 인터페이스 회로(300)가 차동 신호 방식으로 동작하는 일 실시예를 설명하기 위한 도면일 수 있다. 제1 스위치 소자(SW1)가 PMOS 트랜지스터로 구현되고 제2 스위치 소자(SW2)는 NMOS 트랜지스터로 구현되므로, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 같은 위상을 가질 수 있다. 일례로, 하나의 입력 신호가 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2)가 공통으로 입력될 수도 있다. 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가하며, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2)는 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프될 때 충전되고, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온될 때 방전될 수 있다. 따라서, 제1 및 제2 버퍼 입력 신호들(INB1, INB2)는 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)와 반대 위상을 가질 수 있다. 제어 신호들(CTR1, CTR2)는 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프될 때 증가하며, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온될 때 감소할 수 있다.
도 12를 참조하면, 제어 신호들(CTR1, CTR2)의 슬루율에 의해 출력 신호(OUT)의 슬루율이 결정될 수 있다. 제어 신호들(CTR1, CTR2)의 슬루율이 감소하면 출력 신호(OUT)의 슬루율이 감소하고, 제어 신호들(CTR1, CTR2)의 슬루율이 증가하면 출력 신호(OUT)의 슬루율이 증가할 수 있다. 앞서 설명한 바와 같이 제어 신호들(CTR1, CTR2)의 슬루율은, 버퍼들(BUF1, BUF2)에 연결된 가변 저항들(VR1-VR4)의 저항 값에 의해 달라질 수 있다. 따라서, 가변 저항들(VR1-VR4)의 저항 값을 조절함로써 출력 신호(OUT)의 슬루율을 원하는 값으로 결정할 수 있다.
도 13은 인터페이스 회로(300)가 싱글 엔디드 신호 방식으로 동작하는 일 실시예를 설명하기 위한 도면일 수 있다. 인터페이스 회로가 싱글 엔디드 신호 방식으로 동작하는 경우, 도 12를 참조하여 설명한 일 실시예와 달리 제1 버퍼 입력 신호(INB1)와 제2 버퍼 입력 신호(INB2)가 서로 다를 수 있다. 따라서, 제1 커패시터(C1)와 제2 커패시터(C2) 각각의 충전 및 방전이 독립적으로 제어될 수 있다.
한편, 제1 입력 신호(IN1)와 제2 입력 신호(IN2), 제1 제어 신호(CTR1), 제2 제어 신호(CTR2) 및 출력 신호(OUT)는 앞서 표 1을 참조하여 설명한 바와 같이 결정될 수 있다. 일례로 제1 입력 신호(IN1)가 증가하고 제2 입력 신호(IN2)가 감소하면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가할 수 있다. 이때, 제1 커패시터(C1)와 제2 커패시터(C2)는 충전될 수 있으며, 제1 커패시터(C1)와 제2 커패시터(C2)를 충전하는 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율에 따라 출력 신호(OUT)의 슬루율이 결정될 수 있다.
도 13을 참조하면, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율이 증가함에 따라 출력 신호(OUT)의 슬루율도 증가하고, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율이 감소함에 따라 출력 신호(OUT)의 슬루율도 감소할 수 있다. 제1 버퍼(BUF1)와 제2 버퍼(BUF2) 각각에 전원 전압을 공급하는 가변 저항들(VR1-VR4)의 저항 값을 변경함으로써 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율 및 출력 신호(OUT)의 슬루율을 조절할 수 있다.
도 14는 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(400)는 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제1 커패시터(C1), 제2 커패시터(C2), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2) 각각이 가변 커패시터인 점을 제외하면, 나머지 구성 요소들 및 특징은 앞서 도 6을 참조하여 설명한 실시예와 유사할 수 있다. 일례로, 제1 커패시터(C1)와 제2 커패시터의 충전 및 방전은, 제어 신호(CTR)에 의해 제어될 수 있다. 제어 신호(CTR)는 버퍼(BUF)의 출력 신호일 수 있으며, 버퍼(BUF)는 버퍼 입력 신호(INB)를 입력받아 제어 신호(CTR)를 출력할 수 있다.
도 14에 도시한 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 가변 용량을 가질 수 있다. 일례로, 출력 신호(OUT)의 슬루율을 크게 증가시켜야 하는 통신 환경에서는, 제1 커패시터(C1)와 제2 커패시터(C2)의 용량을 크게 설정하고, 출력 신호(OUT)의 슬루율을 크게 증가시킬 필요가 없는 통신 환경에서는, 제1 커패시터(C1)와 제2 커패시터(C2)의 용량을 작게 설정할 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2) 각각을 가변 커패시터로 구현하기 위해, 일 실시예에서 제1 커패시터(C1)와 제2 커패시터(C2)는 서로 병렬로 연결되는 복수의 단위 커패시터들을 포함할 수 있다. 또한, 복수의 단위 커패시터들 각각의 충전 및 방전을 효율적으로 진행하기 위해, 복수의 단위 커패시터들 각각이 서로 다른 버퍼에 연결될 수 있다. 이하, 도 15 및 도 16을 참조하여 더욱 자세히 설명하기로 한다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 15 및 도 16은 인터페이스 회로(400)에 포함되는 제1 커패시터(C1)와 버퍼(BUF)를 구현하기 위한 예시를 나타낸 도면들일 수 있다. 도 15 및 도 16을 참조하면, 버퍼 입력 신호(INB)를 입력받는 복수의 버퍼들(BUF1-BUF4)과 복수의 단위 커패시터들(VC1-VC4)이 인터페이스 회로에 포함될 수 있다. 복수의 단위 커패시터들(VC1-VC4)의 일단은 제1 저항(R1)과 제1 스위치 소자(SW1) 사이의 제1 노드(N1)에 연결될 수 있다.
일례로, 단위 커패시터들(VC1-VC4)을 충전 및 방전시키는 버퍼들(BUF1-BUF4)의 개수를 선택함으로써, 인터페이스 회로(400)에 포함되는 제1 커패시터(C1)의 용량을 가변할 수 있다. 일례로, 제1 버퍼(BUF1)만이 동작하는 경우, 제1 단위 커패시터(VC1)의 용량으로 제1 커패시터(C1)의 용량이 결정될 수 있다. 반면 버퍼들(BUF1-BUF4)이 모두 동작하는 경우, 제1 내지 제4 단위 커패시터들(VC1-VC4)의 용량의 합으로 제1 커패시터(C1)의 용량이 결정될 수 있다. 인터페이스 회로(400)의 출력 신호(OUT)가 출력되는 채널의 부하 등을 고려하여 버퍼들(BUF1-BUF4) 각각의 동작 여부를 결정하고 제1 커패시터(C1)의 용량을 변경함으로써, 통신 환경에 최적화된 슬루율을 갖는 출력 신호(OUT)를 생성하도록 인터페이스 회로(400)를 제어할 수 있다.
한편 도 16을 참조하면, 버퍼들(BUF1-BUF4) 각각에 연결된 저항들이 가변 저항들(VR1, VR2)로 구현될 수도 있다. 따라서, 우선 버퍼들(BUF1-BUF4) 각각의 동작 여부를 이용하여 제1 커패시터(C1)의 용량을 결정하고, 정해진 제1 커패시터(C1)의 용량에서 버퍼들(BUF1-BUF4)에 연결된 가변 저항들(VR1, VR2)의 저항 값을 변경하여 출력 신호(OUT)의 슬루율을 좀 더 정밀하게 조절할 수 있다. 일 실시예에서, 제1 버퍼(BUF1)만이 동작하도록 제어하고 제1 버퍼(BUF1)에 연결된 가변 저항들(VR1, VR2)의 저항 값을 조절함으로써, 출력 신호(OUT)의 슬루율을 원하는 값으로 맞출 수 있다.
또한 예시로서, 둘 이상의 버퍼들(BUF1-BUF4)이 동작하도록 제어하고, 둘 이상의 버퍼들(BUF1-BUF4) 중 적어도 일부에서 가변 저항들(VR1, VR2)이 서로 다른 저항 값을 갖도록 제어할 수도 있다. 예시로, 제1 버퍼(BUF1)와 제2 버퍼(BUF2)가 동작하는 경우, 제1 버퍼(BUF1)에 연결된 가변 저항들(VR1, VR2)이, 제2 버퍼(BUF2)에 연결된 가변 저항들(VR1, VR2)과 다른 저항 값을 가질 수도 있다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 인터페이스 회로들을 간단하게 나타낸 회로도들이다.
도 17 내지 도 19에 도시한 실시예들에서, 인터페이스 회로들(500-520) 각각은 제1 커패시터(C1)와 제2 커패시터(C2) 외에 출력 노드에 연결되는 제3 커패시터(C3) 및 제4 커패시터(C4)를 더 포함할 수 있다. 제3 커패시터(C3)와 제4 커패시터(C4) 각각의 용량은, 제1 커패시터(C1) 및 제2 커패시터(C2)의 용량과 같거나, 또는 다를 수도 있다. 도 17 내지 도 19에 도시한 실시예들에서도, 인터페이스 회로들(500-520) 각각이 출력하는 출력 신호(OUT)의 슬루율은, 커패시터들(C1-C4)을 충전 및 방전하는 제어 신호들(CTR, CTR1, CTR2)의 슬루율에 따라 달라질 수 있다.
먼저 도 17을 참조하면, 제1 내지 제4 커패시터들(C1-C4)이 버퍼(BUF)가 출력하는 제어 신호(CTR)에 의해 충전 및 방전될 수 있다. 제1 내지 제4 커패시터들(C1-C4)의 충전 및 방전 여부는 앞서 설명한 다른 실시예들을 참조하여 이해될 수 있을 것이다. 예를 들어 인터페이스 회로(500)가 차동 신호 방식으로 동작하는 경우, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면, 제1 내지 제4 커패시터들(C1-C4)은 제어 신호(CTR)에 의해 충전될 수 있다. 한편, 인터페이스 회로(500)가 싱글 엔디드 신호 방식으로 동작하는 경우, 제1 커패시터(C1)와 제3 커패시터(C3)가 하나의 버퍼에 연결되고, 제2 커패시터(C2)와 제4 커패시터(C4)는 다른 하나의 버퍼에 연결될 수도 있다.
또는 동작 방식과 관계없이 버퍼의 부하를 줄이기 위해, 제1 내지 제4 커패시터들(C1-C4) 중 적어도 일부를 서로 다른 버퍼들에 연결할 수도 있다. 도 18을 참조하면, 제1 커패시터(C1)와 제2 커패시터(C2)는 제1 버퍼(BUF1)에 연결되고, 제3 커패시터(C3)와 제4 커패시터(C4)는 제2 버퍼(BUF2)에 연결될 수 있다. 도 19를 참조하면, 제1 커패시터(C1)와 제2 커패시터(C2)는 각각 제1 정전압(V1)과 제2 정전압(V2)을 입력받을 수 있으며, 제3 커패시터(C3)와 제4 커패시터(C4)만이 버퍼(BUF)에 의해 충전 및 방전될 수도 있다.
도 20은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다. 도 21 및 도 22는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(600)는 차동 신호 방식으로 동작할 수 있다. 인터페이스 장치(600)는 제1 출력 신호(DN0)를 출력하는 제1 인터페이스 회로(610)와 제2 출력 신호(DP0)를 출력하는 제2 인터페이스 회로(620)를 포함할 수 있다. 제1 출력 신호(DN0)와 제2 출력 신호(DP0)는 서로 반대 위상을 가질 수 있으며, 제1 데이터 레인(L0)과 제2 데이터 레인(L1)을 통해 출력 패드들(TP0, TP1)로부터 수신 패드들(RP0, RP1)로 전송될 수 있다. 제1 수신 패드(RP0)와 제2 수신 패드(RP1) 각각에는 종단 저항(RT) 및 종단 커패시터(CT)를 포함하는 종단 회로가 연결될 수 있다. 리시버(RX0)는 제1 출력 신호(DN0)와 제2 출력 신호(DP0)를 이용하여 수신 데이터(D0)를 생성할 수 있다.
제1 인터페이스 회로(610)와 제2 인터페이스 회로(620)는 같은 구조를 가질 수 있다. 제1 인터페이스 회로(610)를 예시로 설명하면, 제1 인터페이스 회로(610)는 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2) 각각의 동작은, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 제어되며, 출력 노드(ON1)와 출력 패드(TP0)를 통해 제1 출력 신호(DN0)가 출력될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)는 제1 제어 신호(CTR1)에 의해 각각 충전 및 방전될 수 있으며, 실시예에 따라 제1 커패시터(C1)와 제2 커패시터(C2)가 별개의 제어 신호들에 의해 충전 및 방전될 수도 있다.
본 발명의 일 실시예에서는, 커패시터들(C1-C4)에 입력되는 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율을 조절함으로써 제1 출력 신호(DN0)와 제2 출력 신호(DP0)의 슬루율을 변경할 수 있다. 이하, 도 24 및 도 25를 함께 참조하여 인터페이스 장치(600)의 동작을 설명하기로 한다.
먼저 도 21은 제1 출력 신호(DN0) 및 제2 출력 신호(DP0)의 슬루율을 크게 증가시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 일례로 도 21을 참조하여 설명하는 일 실시예는, 제1 출력 신호(DN0)와 제2 출력 신호(DP0)를 전송하는 데이터 레인들(L0, L1)의 부하가 상대적으로 큰 경우에 적용될 수 있다.
도 21을 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 서로 반대 위상을 가지며, 제3 입력 신호(IN3)와 제4 입력 신호(IN4)가 서로 반대 위상을 가질 수 있다. 제1 입력 신호(IN1)와 제4 입력 신호(IN4)는 서로 같은 위상을 가질 수 있다. 따라서, 제1 출력 신호(DN0)와 제2 출력 신호(DP0)가 서로 반대 위상을 가질 수 있다.
일례로, 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)와 같은 위상을 갖고, 제2 제어 신호(CTR2)는 제3 입력 신호(IN3)와 같은 위상을 가질 수 있다. 따라서, 제1 인터페이스 회로(610)에서 제1 스위치 소자(SW1)가 턴-온되면 제1 커패시터(C1)가 충전되고, 제1 출력 신호(DN0)가 빠르게 증가할 수 있다. 또한, 제2 스위치 소자(SW2)가 턴-온되면 제2 커패시터(C2)가 방전되고, 제1 출력 신호(DN0)가 빠르게 감소할 수 있다. 마찬가지로 제2 인터페이스 회로(620)에서 제3 스위치 소자(SW3)가 턴-온되면 제3 커패시터(C3)가 충전되고, 제2 출력 신호(DP0)가 빠르게 증가할 수 있다. 또한, 제4 스위치 소자(SW4)가 턴-온되면 제4 커패시터(C4)가 방전되고, 제2 출력 신호(DP0)가 빠르게 감소할 수 있다.
상기 설명한 바와 같이 커패시터들(C1-C4)을 제어함으로써 도 24에 도시한 바와 같이 아이 마진(Eye Margin)을 증가시킬 수 있다. 또한, 리시버(RX0)가 출력하는 수신 데이터(D0)가 하이 레벨 또는 로우 레벨을 갖는 시간을 충분히 확보할 수 있으며, 수신 측에서 수신 데이터(D0)를 정확하게 검출할 수 있다.
도 22는 제1 출력 신호(DN0) 및 제2 출력 신호(DPO)의 슬루율을 상대적으로 작게 증가시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 도 22를 참조하면, 입력 신호들(IN1-IN4)은 앞서 도 21을 참조하여 설명한 바와 같을 수 있다. 또한 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)와 같은 위상을 갖고, 제2 제어 신호(CTR2)는 제3 입력 신호(IN3)와 같은 위상을 가질 수 있다.
다만 도 22에 도시한 일 실시예에서는, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율이 도 21을 참조하여 설명한 실시예와 비교하여 상대적으로 작을 수 있다. 다시 말해, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)가 천천히 증가하고 천천히 감소할 수 있다. 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율은, 커패시터들(C1-C4)에 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)를 입력하는 버퍼에 연결된 가변 저항의 저항 값을 조절하는 방식 등으로 제어될 수 있다. 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)의 슬루율이 감소함에 따라, 제1 출력 신호(DN0)와 제2 출력 신호(DP0)의 슬루율 역시 도 21을 참조하여 설명한 실시예에 비해 상대적으로 작을 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 인터페이스 장치(600)는 출력 신호들(DN0, DP0)의 슬루율을 제어할 수 있다. 일례로, 출력 신호들(DN0, DP0)의 슬루율을, 인터페이스 회로들(610, 620)에 포함된 커패시터들(C1-C4)의 용량이 아닌, 커패시터들(C1-C4)을 충전 및 방전시키는 버퍼의 슬루율을 조절하는 방식으로 제어할 수 있다. 따라서, 커패시터들(C1-C4)의 용량을 조절하는 방식과 달리 인터페이스 회로들(610, 620)의 출력 노드(ON1, ON2)에 반영되는 용량을 증가시키지 않으면서 출력 신호들(DN0, DP0)의 슬루율을 효과적으로 조절할 수 있다. 또한, 인터페이스 회로들(610, 620)이 출력 신호들(DN0, DP0)을 내보내는 데이터 레인들(L0, L1)의 부하 등을 고려하여 출력 신호들(DN0, DP0)의 슬루율을 조절함으로써, 지나치게 빠른 슬루율 등으로 인해 출력 신호들(DN0, DP0)에서 오버슈트 등이 발생하는 문제를 해결할 수 있다.
도 23은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다. 도 24 내지 도 27은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 23을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(700)는 제1 출력 신호(A0)를 출력하는 제1 인터페이스 회로(710)와, 제2 출력 신호(B0)를 출력하는 제2 인터페이스 회로(720), 및 제3 출력 신호(C0)를 출력하는 제3 인터페이스 회로(730)를 포함할 수 있다. 일례로, 인터페이스 장치(700)는 MIPI 표준에 따른 C-Phy 인터페이스에 따른 통신을 지원할 수 있다. 제1 내지 제3 출력 신호들(A0-C0)은 하이 레벨, 로우 레벨, 미드 레벨을 가질 수 있으며, 제1 내지 제3 출력 신호들(A0-C0)은 서로 다른 레벨을 갖지 않을 수 있다. 예시로 제1 출력 신호(A0)가 하이 레벨이면, 제2 출력 신호(B0)와 제3 출력 신호(C0) 중 하나는 미드 레벨이고 나머지 하나는 로우 레벨일 수 있다.
제1 출력 신호(A0)는 제1 데이터 레인(L0)을 따라 제1 수신 패드(RP0)에 입력되며, 제2 출력 신호(B0)는 제2 데이터 레인(L1)을 따라 제2 수신 패드(RP1)에 입력되고, 제3 출력 신호(C0)는 제3 데이터 레인(L2)을 통해 제3 수신 패드(RP2)에 입력될 수 있다. 수신 패드들(RP0-RP2) 각각에는 종단 회로가 연결되며, 종단 회로는 종단 저항(RT) 및 종단 커패시터(CT)를 포함할 수 있다.
제1 내지 제3 리시버들(RX0-RX2) 각각은 제1 내지 제3 출력 신호들(A0-C0)을 이용하여 제1 내지 제3 수신 데이터들(AB0, BC0, CA0)을 생성할 수 있다. 제1 리시버(RX0)는 제1 출력 신호(A0)와 제2 출력 신호(B0)의 차이를 이용하여 제1 수신 데이터(AB0)를 생성하고, 제2 리시버(RX1)는 제2 출력 신호(B0)와 제3 출력 신호(C0)의 차이를 이용하여 제2 수신 데이터(BC0)를 생성할 수 있다. 제3 리시버(RX2)는 제3 출력 신호(C0)와 제1 출력 신호(A0)의 차이를 이용하여 제3 수신 데이터(CA0)를 생성할 수 있다. 일 실시예로, 수신 측에서는 제1 내지 제3 수신 데이터들(AB0, BC0, CA0)을 3개의 비트를 갖는 상태 정보로 변환하고, 상태 정보의 변화를 이용하여 심볼 정보를 생성할 수 있다.
제1 인터페이스 회로(710), 제2 인터페이스 회로(720), 및 제3 인터페이스 회로(730)는 같은 구조를 가질 수 있다. 제1 인터페이스 회로(710)를 예시로 설명하면, 제1 인터페이스 회로(710)는 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 제1 커패시터(C1)는 제1 제어 신호(CTR1)에 의해 충전 및 방전되고, 제2 커패시터(C2)는 제2 제어 신호(CTR2)에 의해 충전 및 방전될 수 있다. 도 23에 도시한 일 실시예에서는, 제1 인터페이스 회로(710), 제2 인터페이스 회로(720), 및 제3 인터페이스 회로(730) 각각에 포함되는 커패시터들(C1-C6)이 서로 다른 제어 신호들(CTR1-CTR6)에 의해 충전 및 방전될 수 있다.
이하, 도 24 내지 도 27을 함께 참조하여 인터페이스 장치(700)의 동작을 설명하기로 한다.
도 24 및 도 25는 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 크게 증가시킬 수 있는 동작 실시예에 해당할 수 있다. 도 24를 먼저 참조하면, 제1 내지 제3 출력 신호들(A0-C0) 각각의 크기는 하이 레벨, 로우 레벨, 미드 레벨에서 결정되며, 제1 내지 제3 출력 신호들(A0-C0)이 동시에 같은 레벨을 갖지 않을 수 있다.
도 25는 도 24에 도시한 제1 내지 제3 출력 신호들(A0-C0)에 대응하는 입력 신호들(IN1-IN6) 및 제어 신호들(CTR1-CTR6)을 나타낸 도면이다. 제1 인터페이스 회로(710)를 예시로 설명하면, 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)와 같은 신호일 수 있으며, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)의 상보 신호일 수 있다. 이와 같이 제1 및 제2 제어 신호들(CTR1, CTR2)을 선택함으로써, 제1 출력 신호(A0)의 슬루율을 증가시킬 수 있다. 마찬가지로, 제2 인터페이스 회로(720)에서 제3 제어 신호(CTR3)는 제3 입력 신호(IN3)와 같은 신호이고, 제4 제어 신호(CTR4)는 제4 입력 신호(IN4)의 상보 신호일 수 있다. 도 24 및 도 25에 도시한 일 실시예에서는, 제어 신호들(CTR1-CTR6)을 출력하는 버퍼들 각각에 연결된 가변 저항의 저항 값을 낮춰 제어 신호들(CTR1-CTR6)의 슬루율을 높임으로써, 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 크게 증가시킬 수 있다.
한편, 도 26 및 도 27은 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 감소시킬 수 있는 동작 실시예에 해당할 수 있다. 도 26을 참조하면, 제1 내지 제3 출력 신호들(A0-C0) 각각의 크기는 하이 레벨, 로우 레벨, 미드 레벨을 가질 수 있으며, 제1 내지 제3 출력 신호들(A0-C0)이 동시에 같은 레벨을 갖지 않을 수 있다.
도 27은 도 26에 도시한 제1 내지 제3 출력 신호들(A0-C0)에 대응하는 입력 신호들(IN1-IN6) 및 제어 신호들(CTR1-CTR6)을 나타낸 도면이다. 제1 인터페이스 회로(710)를 예시로 설명하면, 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)와 같은 신호일 수 있으며, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)의 상보 신호일 수 있다.
또한 도 24 및 도 25를 참조하여 설명한 바와 다르게, 도 27에 도시한 일 실시예에서는 제어 신호들(CTR1-CTR6)을 출력하는 버퍼들 각각에 연결된 가변 저항의 저항 값을 증가시킬 수 있다. 따라서, 제어 신호들(CTR1-CTR6)의 슬루율이 감소할 수 있으며, 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 도 24 및 도 25에 도시한 실시예에 비해 상대적으로 작게 설정할 수 있다. 일례로, 데이터 레인들(L0-L2)의 부하가 크지 않은 경우에는 도 26 및 도 27을 참조하여 설명한 바와 같이, 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 상대적으로 작게 설정하여 제1 내지 제3 출력 신호들(A0-C0)의 오버슈트를 방지할 수 있다.
도 28은 본 발명의 일 실시예에 따른 인터페이스 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 28을 참조하면, 모바일 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), I/O 디바이스(1700a, 1700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(1800)를 포함할 수 있다.
모바일 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(1000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(1000)에서 카메라(1100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(1100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(1800)로 전송할 수 있다.
디스플레이(1200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(1200)는 터치스크린 기능을 제공하여 모바일 시스템(1000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(1200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(1000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(1800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(1200)에 표시하고자 하는 영상 데이터를 디스플레이(1200)로 전송할 수 있다.
AP(1800)와 디스플레이(1200) 사이의 통신 및 AP(1800)와 카메라(1100) 사이의 통신에는 본 발명의 실시예들을 참조하여 설명한 인터페이스 장치가 적용될 수 있다. AP(1800), 디스플레이(1200) 및 카메라(1100) 중 적어도 하나는, 인터페이스 장치에 포함되는 커패시터를 충전 및 방전시키는 제어 신호를 필요에 따라 적절히 선택함으로써, 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시키거나 감소시킬 수 있다.
일례로, 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시킴으로써, AP(1800)와 디스플레이(1200) 사이 및/또는 AP(1800)와 카메라(1100) 사이의 데이터 전송 속도를 증가시키고 노이즈 특성을 개선할 수 있다. 또한 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시킴으로써, AP(1800)와 디스플레이(1200) 사이의 통신 및/또는 AP(1800)와 카메라(1100) 사이의 통신이 다른 구성 요소들에 미치는 영향을 최소화하고 소모 전력을 줄일 수 있다.
오디오 처리부(1300)는 플래시 메모리 장치(1600a, 1600b)에 저장된 오디오 데이터나 모뎀(1400) 또는 I/O 디바이스(1700a, 1700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(1300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(1400)은 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. I/O 디바이스(1700a, 1700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, I/O 디바이스(1700a, 1700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(1800)는 모바일 시스템(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(1800)는 플래시 메모리 장치(1600a, 1600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(1200)를 제어할 수 있다. 또한, AP(1800)는 I/O 디바이스(1700a, 1700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(1800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, 이하 "SoC")으로 제공될 수 있다. 또한, AP(1800)는 모바일 시스템(1000)에 포함되는 다른 장치들, 예를 들어 DRAM(1500a), 플래시 메모리(1620) 및/또는 메모리 컨트롤러(1610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(1800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(1800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러(I/O Scheduler) 및 플래시 메모리 장치(1600a, 1600b)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(1600a, 1600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(1800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(1800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(1820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(1800)와 분리되어 제공될 수도 있으며, Accelerator 블록(1820) 또는 Accelerator 칩에는 DRAM(1500b)이 추가로 연결될 수 있다. Accelerator 블록(1820)은 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 복수의 DRAM(1500a, 1500b)을 포함할 수 있다. 일 실시예에서, AP(1800)는 DRAM(1500a, 1500b)을 제어하기 위한 컨트롤러(1810)를 포함할 수 있고, DRAM(1500a)은 AP(1800)와 직접 연결될 수 있다.
AP(1800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(1000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있다. 또는, AP(1800)는 Accelerator 블록(1820) 또는 AP(1800)와 별도로 마련되는 Accelerator 칩이 DRAM(1500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 28에서는 DRAM(1500a, 1500b)만을 도시하였으나, 모바일 시스템(1000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(1800)나 Accelerator 블록(1820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(1500a, 1500b)이 아닌 다른 메모리들도 모바일 시스템(1000)에 포함될 수 있다. 일례로, 컨트롤러(1810) 및/또는 Accelerator 블록(1820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리 장치(1600a, 1600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)을 가지고 있다. DRAM(1500a, 1500b)은 모바일 시스템(1000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(1500a, 1500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(1500a, 1500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호처리되어 DRAM(1500b) 내에 저장될 수 있으며, Accelerator 블록(1820) 또는 Accelerator 칩은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 DRAM(1500a, 1500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(1600a, 1600b)를 포함할 수 있다. 플래시 메모리 장치(1600a, 1600b)는 컨트롤러(1610)와 플래시 메모리(1620)를 포함할 수 있다. 컨트롤러(1610)는 AP(1800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(1620)에 데이터를 기록하거나, 플래시 메모리(1620)에 저장된 데이터를 읽어와서 AP(1800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(1820) 또는 Accelerator 칩은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다 일 실시예로 플래시 메모리 장치(1600a, 1600b)의 내부에 소정의 연산을 실행할 수 있는 블록이 구현될 수 있으며, 해당 블록은 플래시 메모리(1620)에 저장된 데이터를 이용하여 AP(1800) 및/또는 Accelerator 블록(1820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일 실시예에서, AP(1800)는 인터페이스(1830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(1600a, 1600b)는 AP(1800)와 직접 연결될 수 있다. 예를 들어, AP(1800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(1600a)는 AP(1800)와 다른 별도의 칩으로 구현될 수 있으며, AP(1800)와 플래시 메모리 장치(1600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(1600a, 1600b)는 커넥션(connection)을 통하여 모바일 시스템(1000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(1600a, 1600b)는 카메라(1100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 I/O 디바이스(1700a, 1700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자;
    상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항;
    상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항;
    상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터;
    상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되며 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터; 및
    상기 제1 제어 신호 및 상기 제2 제어 신호를 출력하며, 제3 전원 전압을 공급하는 제3 전원 노드에 제1 가변 저항을 통해 연결되고, 제3 전원 전압보다 작은 제4 전원 전압을 공급하는 제4 전원 노드에 제2 가변 저항을 통해 연결되는 버퍼 회로; 를 포함하는 인터페이스 회로.
  2. 제1항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 반대 위상을 갖는 인터페이스 회로.
  3. 제2항에 있어서,
    상기 제1 입력 신호와 상기 제1 제어 신호는 같은 위상을 갖는 인터페이스 회로.
  4. 제3항에 있어서,
    상기 제1 제어 신호와 상기 제2 제어 신호는 동일한 신호인 인터페이스 회로.
  5. 제2항에 있어서,
    상기 제1 스위치 소자와 상기 제2 스위치 소자는 NMOS 트랜지스터인 인터페이스 회로.
  6. 제1항에 있어서,
    상기 제1 가변 저항과 상기 제2 가변 저항 각각은, 서로 병렬로 연결되는 복수의 트랜지스터들을 포함하는 인터페이스 회로.
  7. 제6항에 있어서,
    상기 복수의 트랜지스터들 중 적어도 일부는 하나의 게이트 신호에 의해 동시에 턴-온되고 턴-오프되는 인터페이스 회로.
  8. 제1항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 동일한 신호이며,
    상기 제1 스위치 소자는 PMOS 트랜지스터이고 상기 제2 스위치 소자는 NMOS 트랜지스터인 인터페이스 회로.
  9. 제8항에 있어서,
    상기 버퍼 회로는 상기 제1 제어 신호를 출력하는 제1 버퍼, 및 상기 제2 제어 신호를 출력하는 제2 버퍼를 포함하는 인터페이스 회로.
  10. 제9항에 있어서,
    상기 제1 제어 신호는 상기 제1 입력 신호와 같은 위상을 갖고, 상기 제2 제어 신호는 상기 제1 입력 신호와 반대 위상을 갖는 인터페이스 회로.
  11. 제1항에 있어서,
    상기 출력 신호의 크기는 제1 레벨, 상기 제1 레벨보다 큰 제2 레벨, 및 상기 제2 레벨보다 큰 제3 레벨을 갖는 인터페이스 회로.
  12. 제11항에 있어서,
    상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제2 레벨로 증가하면 상기 제1 커패시터가 충전되고, 상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제3 레벨로 증가하면 상기 제2 커패시터가 충전되며, 상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제3 레벨로 증가하면 상기 제1 커패시터 및 상기 제2 커패시터가 동시에 충전되는 인터페이스 회로.
  13. 제11항에 있어서,
    상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제1 레벨로 감소하면 상기 제1 커패시터가 방전되고, 상기 출력 신호의 크기가 상기 제3 레벨에서 상기 제2 레벨로 감소하면 상기 제2 커패시터가 방전되며, 상기 출력 신호의 크기가 상기 제3 레벨에서 상기 제1 레벨로 감소하면 상기 제1 커패시터 및 상기 제2 커패시터가 동시에 방전되는 인터페이스 회로.
  14. 제1항에 있어서,
    상기 출력 신호의 크기는 제1 레벨, 상기 제1 레벨보다 큰 제2 레벨을 갖는 인터페이스 회로.
  15. 제14항에 있어서,
    상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제2 레벨로 증가하면 상기 제1 커패시터와 상기 제2 커패시터가 충전되고, 상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제1 레벨로 감소하면 상기 제1 커패시터와 상기 제2 커패시터가 방전되는 인터페이스 회로.
  16. 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 상기 제1 스위치 소자와 제1 전원 노드 사이에 제1 커패시터, 상기 제2 스위치 소자와 제2 전원 노드 사이에 연결되는 제2 커패시터, 및 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전하는 버퍼를 각각 포함하는 복수의 인터페이스 회로들; 및
    상기 제1 스위치 소자와 상기 제2 스위치 소자를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 버퍼가 상기 제1 커패시터 및 상기 제2 커패시터에 출력하는 제어 신호의 슬루율을 조절하여 상기 출력 신호의 슬루율을 결정하는 컨트롤러; 를 포함하는 인터페이스 장치.
  17. 제16항에 있어서,
    상기 버퍼는 동작에 필요한 전원 전압을 가변 저항을 통해 공급받으며,
    상기 컨트롤러는 상기 가변 저항의 크기를 조절하여 상기 제어 신호의 슬루율을 조절하는 인터페이스 장치.
  18. 제17항에 있어서,
    상기 컨트롤러는, 상기 제1 스위치 소자와 상기 제2 스위치 소자 사이의 출력 노드에 연결되는 채널의 부하에 기초하여 상기 제어 신호의 슬루율을 조절하는 인터페이스 장치.
  19. 제1 전원 노드로부터 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 턴-온 및 턴-오프되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 제2 전원 노드로부터 입력받으며, 상기 제1 입력 신호와 반대 위상을 갖는 제2 입력 신호에 의해 턴-온 및 턴-오프되는 제2 스위치 소자;
    상기 제1 스위치 소자와 상기 제1 전원 노드 사이의 제1 공통 노드에 연결되는 제1단, 및 상기 제1 입력 신호와 같은 위상을 갖는 제어 신호를 입력받는 제2단을 갖는 제1 커패시터; 및
    상기 제2 스위치 소자와 상기 제2 전원 노드 사이의 제2 공통 노드에 연결되는 제1단, 및 상기 제어 신호를 입력받는 제2단을 갖는 제2 커패시터; 를 포함하며,
    상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 연결되는 출력 노드에서 출력되는 출력 신호의 슬루율은 상기 제어 신호의 슬루율에 의해 결정되는 인터페이스 회로.
  20. 제19항에 있어서,
    상기 제어 신호의 슬루율이 증가하면 상기 출력 신호의 슬루율이 증가하고, 상기 제어 신호의 슬루율이 감소하면 상기 출력 신호의 슬루율이 감소하는 인터페이스 회로.
KR1020200084787A 2020-07-09 2020-07-09 인터페이스 회로 및 인터페이스 장치 KR20220006851A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200084787A KR20220006851A (ko) 2020-07-09 2020-07-09 인터페이스 회로 및 인터페이스 장치
US17/160,888 US11483000B2 (en) 2020-07-09 2021-01-28 Interface circuit and interface device
DE102021111709.7A DE102021111709A1 (de) 2020-07-09 2021-05-05 Schnittstellenschaltung und schnittstellenvorrichtung
CN202110754205.9A CN113922808A (zh) 2020-07-09 2021-07-01 接口电路和接口设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200084787A KR20220006851A (ko) 2020-07-09 2020-07-09 인터페이스 회로 및 인터페이스 장치

Publications (1)

Publication Number Publication Date
KR20220006851A true KR20220006851A (ko) 2022-01-18

Family

ID=79020268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200084787A KR20220006851A (ko) 2020-07-09 2020-07-09 인터페이스 회로 및 인터페이스 장치

Country Status (4)

Country Link
US (1) US11483000B2 (ko)
KR (1) KR20220006851A (ko)
CN (1) CN113922808A (ko)
DE (1) DE102021111709A1 (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023472A (en) 1988-09-09 1991-06-11 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
US5537067A (en) 1994-03-11 1996-07-16 Texas Instruments Incorporated Signal driver circuit operable to control signal rise and fall times
KR100674912B1 (ko) 2004-09-24 2007-01-26 삼성전자주식회사 슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로
JP4401268B2 (ja) 2004-10-05 2010-01-20 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路及び半導体装置
KR101243814B1 (ko) 2006-06-30 2013-03-18 엘지디스플레이 주식회사 출력 버퍼 및 그 구동 방법과 그를 이용한 표시장치
KR100892337B1 (ko) 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
US7876129B2 (en) 2008-08-28 2011-01-25 National Semiconductor Corporation Load sense and active noise reduction for I/O circuit
US7924066B2 (en) 2009-03-25 2011-04-12 Fairchild Semiconductor Corporation Low speed, load independent, slew rate controlled output buffer with no DC power consumption
US8633738B2 (en) 2012-01-18 2014-01-21 Qualcomm Incorporated Slew-rate limited output driver with output-load sensing feedback loop
US10516389B2 (en) 2017-11-03 2019-12-24 Samsung Electronics Co., Ltd. Interface circuit and interface device
KR102366974B1 (ko) 2017-11-03 2022-02-25 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
JP2020174303A (ja) * 2019-04-11 2020-10-22 旭化成エレクトロニクス株式会社 Ｄａ変換装置
KR102404059B1 (ko) * 2020-01-03 2022-05-31 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치

Also Published As

Publication number Publication date
CN113922808A (zh) 2022-01-11
US11483000B2 (en) 2022-10-25
DE102021111709A1 (de) 2022-01-13
US20220014195A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
CN102077185B (zh) 扩展用于输入输出操作的存储器接口的输入输出模块、处理平台和方法
US20230251794A1 (en) Buffer circuit with data bit inversion
KR102250493B1 (ko) 디스플레이 구동 집적 회로, 이를 포함하는 디스플레이 모듈 및 디스플레이 시스템
CN107005237B (zh) 用于缓冲器电路的方法、系统、设备和装置
US11936378B2 (en) Interface circuit and electronic apparatus
US20180004281A1 (en) Reception interface circuit and memory system including the same
KR20160076118A (ko) 스캔라인 드라이버 칩 및 이를 포함하는 디스플레이 장치
WO2023202440A1 (zh) 一种适用于多电平通信的io电路及其控制方法
US20030208668A1 (en) Single-ended memory interface system
US11962295B2 (en) Multiplexer and semiconductor device including the same
KR102404059B1 (ko) 인터페이스 회로 및 인터페이스 장치
US20220068331A1 (en) Memory device, operating method of the same, and memory system
KR20220006851A (ko) 인터페이스 회로 및 인터페이스 장치
US9390775B2 (en) Reference voltage setting circuit and method for data channel in memory system
US11768637B2 (en) Interface circuit and system including same
KR102184895B1 (ko) 데이터 발생기 및 이를 포함하는 디스플레이 드라이버
EP3971593B1 (en) Probe device, test device, and test method for semiconductor device
US20220059155A1 (en) Semiconductor device and memory system
CN114387915A (zh) 输出缓冲器电路
KR102292138B1 (ko) 연산증폭회로 및 이를 포함하는 반도체 장치
US10366646B2 (en) Devices including first and second buffers, and methods of operating devices including first and second buffers
US20240005877A1 (en) Variable tap gamma amplifier, gamma voltage generator, and display driving integrated circuit
KR20150093262A (ko) 송신기 회로 및 이를 포함하는 송수신 시스템
KR101906407B1 (ko) 반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법
US20240073081A1 (en) Transmitting devices that provide tranmission signals having enlarged data eyes