KR20150093262A - 송신기 회로 및 이를 포함하는 송수신 시스템 - Google Patents

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KR20150093262A
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Abstract

송신기 회로는 양성 차동 노드 및 음성 차동 노드, 전압 모드 드라이버 및 전류 모드 드라이버를 포함한다. 전압 모드 드라이버는 구동 전압 전원을 사용하여 입력 신호에 상응하는 제1 양성 차동 신호 및 제1 음성 차동 신호를 생성하고, 제1 양성 차동 신호를 양성 차동 노드에 인가하고, 제1 음성 차동 신호를 음성 차동 노드에 인가한다. 전류 모드 드라이버는 제1 전류 전원 및 제2 전류 전원을 사용하여 입력 신호에 상응하는 제2 양성 차동 신호 및 제2 음성 차동 신호를 생성하고, 제2 양성 차동 신호를 양성 차동 노드에 인가하고, 제2 음성 차동 신호를 음성 차동 노드에 인가한다. 양성 차동 노드와 음성 차동 노드 간의 전압 차는 구동 전압 전원의 전압과 접지 노드의 전압 간의 차보다 크다.

Description

송신기 회로 및 이를 포함하는 송수신 시스템 {TRANSMITTING CIRCUIT AND TRANSCEIVER INCLUDING THE SAME}
본 발명은 송수신 시스템에 관한 것으로서, 더욱 상세하게는 저전력으로 큰 스윙(High swing) 폭을 가지는 신호를 생성하는 송신기 회로 및 이를 포함하는 송수신 시스템에 관한 것이다.
CMOS 공정의 발달에 따라 회로의 구동 전압이 낮아지고 있다. 최근 CMOS 공정 회로의 구동 전압은 일반적으로 1V 이하이다. 현재 널리 쓰이고 있는 고속 데이터 송수신 인터페이스는 차동 신호의 스윙(Swing) 폭으로서 1V 이상의 전압을 요구한다. 예를 들어, PCI 익스프레스(PCIe) 인터페이스는 1.2V 이상의 차동 신호의 스윙 폭을 요구한다.
일반적으로 회로의 구동 전압과 접지 전압의 차보다 큰 스윙 폭을 가지는 출력 신호를 CMOS 송수신 회로가 생성하기 위해서는 큰 스윙 폭에 상응하는 높은 구동 전압을 사용해야 한다. 이 경우, 한계 구동 전압보다 높은 구동 전압에 의해 CMOS 송수신 회로의 기능이 상실될 수 있는 문제가 있다. 한계 구동 전압 이하의 구동 전압을 사용하면서, 구동 전압과 접지 전압의 차보다 큰 스윙 폭을 가지는 출력 신호를 생성하는 CMOS 송수신 회로가 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 저전력으로 하이 스윙 신호를 생성하는 송신기 회로를 제공하는데 있다.
본 발명의 일 목적은 저전력으로 하이 스윙 신호를 생성하는 송신기 회로를 포함하는 송수신 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 송신기 회로는 양성 차동 노드 및 음성 차동 노드; 전압 모드 드라이버; 및 전류 모드 드라이버를 포함한다. 상기 전압 모드 드라이버는 구동 전압 전원을 사용하여 입력 신호에 상응하는 제1 양성 차동 신호 및 제1 음성 차동 신호를 생성하고, 상기 제1 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제1 음성 차동 신호를 상기 음성 차동 노드에 인가한다. 상기 전류 모드 드라이버는 제1 전류 전원 및 제2 전류 전원을 사용하여 상기 입력 신호에 상응하는 제2 양성 차동 신호 및 제2 음성 차동 신호를 생성하고, 상기 제2 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제2 음성 차동 신호를 상기 음성 차동 노드에 인가한다. 상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차는 상기 구동 전압 전원의 전압과 접지 노드의 전압 간의 차보다 크다.
일 실시예에 있어서, 상기 전류 모드 드라이버는 상기 제1 전류 전원을 상기 양성 차동 노드에 연결하는 제1 스위치; 상기 제1 전류 전원을 상기 음성 차동 노드에 연결하는 제2 스위치; 상기 제2 전류 전원을 상기 양성 차동 노드에 연결하는 제3 스위치; 및 상기 제2 전류 전원을 상기 음성 차동 노드에 연결하는 제4 스위치를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스위치 및 상기 제4 스위치는 상기 입력 신호에 기초하여 동작하고, 상기 제2 스위치 및 상기 제3 스위치는 상기 입력 신호의 반전 신호에 기초하여 동작할 수 있다.
일 실시예에 있어서, 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 상기 입력 신호 또는 상기 반전 신호가 게이트에 인가된 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 전압 모드 드라이버는 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치를 포함할 수 있다. 상기 제1 스위치의 일 말단은 제1 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제1 스위치의 타 말단은 상기 양성 차동 노드와 연결될 수 있다. 상기 제2 스위치의 일 말단은 제2 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제2 스위치의 타 말단은 상기 양성 차동 노드와 연결될 수 있다. 상기 제3 스위치의 일 말단은 제3 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제3 스위치의 타 말단은 상기 음성 차동 노드와 연결될 수 있다. 상기 제4 스위치의 일 말단은 제4 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제4 스위치의 타 말단은 상기 음성 차동 노드와 연결될 수 있다.
일 실시예에 있어서, 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 가변 저항, 상기 제2 가변 저항, 상기 제3 가변 저항 및 상기 제4 가변 저항은 제어 신호에 의해서 저항 값이 변경될 수 있다.
일 실시예에 있어서, 상기 제1 스위치 및 상기 제4 스위치는 상기 입력 신호에 기초하여 동작하고, 상기 제2 스위치 및 상기 제3 스위치는 상기 입력 신호의 반전 신호에 기초하여 동작할 수 있다.
일 실시예에 있어서, 상기 구동 전압 전원의 전압과 상기 접지 노드의 전압 간의 차보다 작은 상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차가 필요한 경우, 상기 전류 모드 드라이버는 동작되지 않고 상기 전압 모드 드라이버만 동작될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 송수신 시스템은 송신기 회로 및 수신기 회로를 포함한다. 상기 송신기 회로는 양성 차동 노드 및 음성 차동 노드; 전압 모드 드라이버; 및 전류 모드 드라이버를 포함한다. 상기 전압 모드 드라이버는 구동 전압 전원을 사용하여 입력 신호에 상응하는 제1 양성 차동 신호 및 제1 음성 차동 신호를 생성하고, 상기 제1 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제1 음성 차동 신호를 상기 음성 차동 노드에 인가한다. 상기 전류 모드 드라이버는 제1 전류 전원 및 제2 전류 전원을 사용하여 상기 입력 신호에 상응하는 제2 양성 차동 신호 및 제2 음성 차동 신호를 생성하고, 상기 제2 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제2 음성 차동 신호를 상기 음성 차동 노드에 인가한다. 상기 수신기 회로는 상기 양성 차동 노드 및 상기 음성 차동 노드에 연결된다. 상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차는 상기 구동 전압 전원의 전압과 접지 노드의 전압 간의 차보다 크다.
일 실시예에 있어서, 상기 전압 모드 드라이버는 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치를 포함할 수 있다. 상기 제1 스위치의 일 말단은 제1 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제1 스위치의 타 말단은 상기 양성 차동 노드와 연결될 수 있다. 상기 제2 스위치의 일 말단은 제2 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제2 스위치의 타 말단은 상기 양성 차동 노드와 연결될 수 있다. 상기 제3 스위치의 일 말단은 제3 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제3 스위치의 타 말단은 상기 음성 차동 노드와 연결될 수 있다. 상기 제4 스위치의 일 말단은 제4 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제4 스위치의 타 말단은 상기 음성 차동 노드와 연결될 수 있다.
일 실시예에 있어서, 상기 제1 가변 저항, 상기 제2 가변 저항, 상기 제3 가변 저항 및 상기 제4 가변 저항은 제어 신호에 의해서 수신기 회로의 저항 성분과 임피던스 매칭이 될 수 있도록 저항 값이 변경될 수 있다.
본 발명의 실시예들에 따른 송신기 회로 및 이를 포함하는 송수신 시스템은 전압 모드 드라이버 및 전류 모드 드라이버를 동시에 이용하여 저전력으로 구동 전압 전원의 전압과 접지 노드의 전압의 차이보다 큰 스윙 폭을 가지는 신호를 차동 신호로서 생성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 송수신 시스템을 나타내는 블록도이다.
도 2 및 3은 도 1의 송수신 시스템에 포함되는 전원 모드 드라이버의 실시예들을 나타내는 도면이다.
도 4 및 5는 도 1의 송수신 시스템에 포함되는 전류 모드 드라이버의 실시예들을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 송수신 시스템을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 송신기 회로가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 송수신 시스템을 나타내는 블록도이다.
송수신 시스템(100)은 송신기 회로(160) 및 수신기 회로(150)를 포함한다. 송신기 회로(160)는 양성 차동 노드(130), 음성 차동 노드(140), 전압 모드 드라이버(VMD; 110) 및 전류 모드 드라이버(CMD; 120)를 포함한다. 전압 모드 드라이버(110)는 구동 전압 전원(VDD)을 사용하여 입력 신호(DTA)에 상응하는 제1 양성 차동 신호(DPS1) 및 제1 음성 차동 신호(DDS1)를 생성하고, 제1 양성 차동 신호(DPS1)를 양성 차동 노드(130)에 인가하고, 제1 음성 차동 신호(DDS1)를 음성 차동 노드(140)에 인가한다. 전류 모드 드라이버(CMD)는 양성 차동 노드(130)와 음성 차동 노드(140) 간의 전압 차가 구동 전압 전원(VDD)의 전압과 접지 노드(VSS)의 전압 간의 차보다 클 수 있도록, 제1 전류 전원 및 제2 전류 전원을 사용하여 입력 신호(DTA)에 상응하는 제2 양성 차동 신호(DPS2) 및 제2 음성 차동 신호(DDS2)를 생성하고, 제2 양성 차동 신호(DPS2)를 양성 차동 노드(130)에 인가하고, 제2 음성 차동 신호(DDS2)를 음성 차동 노드(140)에 인가한다. 수신기 회로(150)는 양성 차동 노드(130) 및 음성 차동 노드(140)에 연결된다. 전류 모드 드라이버(110)에 포함되는 저항 성분은 제어 신호(CS)에 기초하여 조절될 수 있다. 전류 모드 드라이버(110)에 포함되는 저항 성분은 제어 신호(CS)에 기초하여 수신기 회로의 저항 성분과 임피던스 매칭이 될 수 있도록 제어 신호(CS)에 기초하여 조절될 수 있다.
전압 모드 드라이버(110)에 대하여 도 2 및 3을 참조하여 후술한다. 전류 모드 드라이버(120)에 대하여 도 4 및 5를 참조하여 후술한다.
구동 전압 전원(VDD)의 전압과 접지 노드(VSS)의 전압 간의 차보다 작은 양성 차동 노드(130)와 음성 차동 노드(140) 간의 전압 차가 필요한 경우, 전류 모드 드라이버(120)는 동작되지 않고 전압 모드 드라이버(110)만 동작될 수 있다. 구동 전압 전원(VDD)의 전압과 접지 노드(VSS)의 전압 간의 차보다 큰 양성 차동 노드(130)와 음성 차동 노드(140) 간의 전압 차가 필요한 경우, 전류 모드 드라이버(120)와 전압 모드 드라이버(110)는 모두 동작될 수 있다.
도 2 및 3은 도 1의 송수신 시스템에 포함되는 전원 모드 드라이버의 실시예들을 나타내는 도면이다.
도 2를 참조하면, 전압 모드 드라이버(110a)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3) 및 제4 스위치(SW4)를 포함할 수 있다. 제1 스위치(SW1)의 일 말단은 제1 가변 저항(R1)을 통해 구동 전압 전원(VDD)과 연결되고, 제1 스위치(SW1)의 타 말단은 양성 차동 노드(130)와 연결될 수 있다. 제2 스위치(SW2)의 일 말단은 제2 가변 저항(R2)을 통해 접지 노드(VSS)와 연결되고, 제2 스위치(SW2)의 타 말단은 양성 차동 노드(130)와 연결될 수 있다. 제3 스위치(SW3)의 일 말단은 제3 가변 저항(R3)을 통해 구동 전압 전원(VDD)과 연결되고, 제3 스위치(SW3)의 타 말단은 음성 차동 노드(140)와 연결될 수 있다. 제4 스위치(SW4)의 일 말단은 제4 가변 저항(R4)을 통해 접지 노드(VSS)와 연결되고, 제4 스위치(SW4)의 타 말단은 음성 차동 노드(140)와 연결될 수 있다.
제1 스위치(SW1) 및 제4 스위치(SW4)는 입력 신호(DTA)에 기초하여 동작하고, 제2 스위치(SW2) 및 제3 스위치(SW3)는 입력 신호(DTA)의 반전 신호에 기초하여 동작할 수 있다. 제1 스위치(SW1)는 입력 신호(DTA)가 논리 하이 값을 가질 때 전기적으로 단락되고, 입력 신호(DTA)가 논리 로우 값을 가질 때 전기적으로 개방될 수 있다. 제2 스위치(SW2)는 입력 신호(DTA)의 반전 신호가 논리 하이 값을 가질 때 전기적으로 단락되고, 입력 신호(DTA)의 반전 신호가 논리 로우 값을 가질 때 전기적으로 개방될 수 있다. 제3 스위치(SW3)는 입력 신호(DTA)의 반전 신호가 논리 하이 값을 가질 때 전기적으로 단락되고, 입력 신호(DTA)의 반전 신호가 논리 로우 값을 가질 때 전기적으로 개방될 수 있다. 제4 스위치(SW4)는 입력 신호(DTA)가 논리 하이 값을 가질 때 전기적으로 단락되고, 입력 신호(DTA)가 논리 로우 값을 가질 때 전기적으로 개방될 수 있다.
입력 신호(DTA)가 논리 하이 값을 가지는 경우, 제1 스위치(SW1) 및 제4 스위치(SW4)는 전기적으로 단락되고, 제2 스위치(SW2) 및 제3 스위치(SW3)는 전기적으로 개방되고, 제1 양성 차동 신호(DPS1)는 구동 전압 전원(VDD)에서 제1 가변 저항(R1) 및 제1 스위치(SW1)를 통해 양성 차동 노드(130)로 흐르며, 제1 음성 차동 신호(DDS1)는 음성 차동 노드(140)에서 제4 스위치(SW4) 및 제4 가변 저항(R4)을 통해 접지 노드(VSS)로 흐른다.
입력 신호(DTA)가 논리 로우 값을 가지는 경우, 제1 스위치(SW1) 및 제4 스위치(SW4)는 전기적으로 개방되고, 제2 스위치(SW2) 및 제3 스위치(SW3)는 전기적으로 단락되고, 제1 양성 차동 신호(DPS1)는 양성 차동 노드(130)에서 제2 스위치(SW2) 및 제2 가변 저항(R2)을 통해 접지 노드(VSS)로 흐르며, 제1 음성 차동 신호(DDS1)는 구동 전압 전원(VDD)에서 제3 가변 저항(R3) 및 제3 스위치(SW3)를 통해 음성 차동 노드(140)로 흐른다.
도 3을 참조하면, 전원 모드 드라이버(110b)는 제1 공유 가변 저항(111b), 제2 공유 가변 저항(112b), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 트랜지스터들(T5, T6, T7, T8)의 기판(Substrate)은 구동 전원 전압(VDD)에 전기적으로 연결되어 있으며, 트랜지스터들(T9, Ta, Tb, Tc)의 기판은 접지 노드(VSS)에 전기적으로 연결되어 있다. 트랜지스터들(T1, T2)의 기판은 제1 노드(113b)에 전기적으로 연결되고, 트랜지스터들(T3, T4)의 기판은 제2 노드(114b)에 전기적으로 연결되어 있다.
제1 공유 가변 저항(111b)는 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4), 제5 저항(R5), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함한다. 제5 트랜지스터(T5)의 소스는 구동 전압 전원(VDD)과 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인은 제1 저항(R1)의 일 말단과 전기적으로 연결되며, 제1 저항(R1)의 타 말단은 제1 노드(113b)와 전기적으로 연결된다. 제6 트랜지스터(T6)의 소스는 구동 전압 전원(VDD)과 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인은 제2 저항(R2)의 일 말단과 전기적으로 연결되며, 제2 저항(R2)의 타 말단은 제1 노드(113b)와 전기적으로 연결된다. 제7 트랜지스터(T7)의 소스는 구동 전압 전원(VDD)과 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인은 제3 저항(R3)의 일 말단과 전기적으로 연결되며, 제3 저항(R3)의 타 말단은 제1 노드(113b)와 전기적으로 연결된다. 제8 트랜지스터(T8)의 소스는 구동 전압 전원(VDD)과 전기적으로 연결되고, 제8 트랜지스터(T8)의 드레인은 제4 저항(R4)의 일 말단과 전기적으로 연결되며, 제4 저항(R4)의 타 말단은 제1 노드(113b)와 전기적으로 연결된다. 제5 저항(R5)의 일 말단은 구동 전압 전원(VDD)과 전기적으로 연결되며, 제5 저항(R5)의 타 말단은 제1 노드(113b)와 전기적으로 연결된다. 제1 공유 가변 저항(111b)의 양단의 저항은 도 1의 송수신 시스템(100)의 제어 신호(CS)에 포함되는 제1 제어 신호들(CS1)에 기초하여 변경될 수 있다. 제5 트랜지스터(T5)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제5 트랜지스터(T5)는 턴-오프(Turn-off)되고, 제5 트랜지스터(T5)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제5 트랜지스터(T5)는 턴-온(Turn-on)된다. 제6 트랜지스터(T6)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제6 트랜지스터(T6)는 턴-오프되고, 제6 트랜지스터(T6)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제6 트랜지스터(T6)는 턴-온된다. 제7 트랜지스터(T7)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제7 트랜지스터(T7)는 턴-오프되고, 제7 트랜지스터(T7)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제7 트랜지스터(T7)는 턴-온된다. 제8 트랜지스터(T8)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제8 트랜지스터(T8)는 턴-오프되고, 제8 트랜지스터(T8)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제8 트랜지스터(T8)는 턴-온된다. 트랜지스터들(T5, T6, T7, T8) 중 턴-온 된 트랜지스터들의 개수가 많을수록 제1 공유 가변 저항(111b)의 양단의 저항은 감소한다. 제1 제어 신호들(CS1)에 기초하여 제1 공유 가변 저항(111b)의 값을 변화시켜, 전압 모드 드라이버(110b)의 양성 차동 노드(130)의 출력 저항은 도 1의 송수신 시스템(100)에 포함되는 수신기 회로(150)의 저항 성분에 임피던스 매칭(Impedence matching) 될 수 있다.
제2 공유 가변 저항(112b)은 제6 저항(R6), 제7 저항(R7), 제8 저항(R8), 제9 저항(R9), 제10 저항(R10), 제9 트랜지스터(T9), 제10 트랜지스터(Ta), 제11 트랜지스터(Tb) 및 제12 트랜지스터(Tc)를 포함한다. 제9 트랜지스터(T9)의 소스는 접지 노드(VSS)와 전기적으로 연결되고, 제9 트랜지스터(T9)의 드레인은 제6 저항(R6)의 일 말단과 전기적으로 연결되며, 제6 저항(R6)의 타 말단은 제2 노드(114b)와 전기적으로 연결된다. 제10 트랜지스터(Ta)의 소스는 접지 노드(VSS)와 전기적으로 연결되고, 제10 트랜지스터(Ta)의 드레인은 제7 저항(R7)의 일 말단과 전기적으로 연결되며, 제7 저항(R7)의 타 말단은 제2 노드(114b)와 전기적으로 연결된다. 제11 트랜지스터(Tb)의 소스는 접지 노드(VSS)와 전기적으로 연결되고, 제11 트랜지스터(Tb)의 드레인은 제8 저항(R8)의 일 말단과 전기적으로 연결되며, 제8 저항(R8)의 타 말단은 제2 노드(114b)와 전기적으로 연결된다. 제12 트랜지스터(Tc)의 소스는 접지 노드(VSS)와 전기적으로 연결되고, 제12 트랜지스터(Tc)의 드레인은 제9 저항(R9)의 일 말단과 전기적으로 연결되며, 제9 저항(R9)의 타 말단은 제2 노드(114b)와 전기적으로 연결된다. 제10 저항(R10)의 일 말단은 접지 노드(VSS)와 전기적으로 연결되며, 제10 저항(R10)의 타 말단은 제2 노드(114b)와 전기적으로 연결된다. 제2 공유 가변 저항(112b)의 양단의 저항은 도 1의 송수신 시스템(100)의 제어 신호(CS)에 포함되는 제2 제어 신호들(CS2)에 기초하여 변경될 수 있다. 제9 트랜지스터(T9)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제9 트랜지스터(T9)는 턴-온되고, 제9 트랜지스터(T9)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제9 트랜지스터(T9)는 턴-오프된다. 제10 트랜지스터(Ta)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제10 트랜지스터(Ta)는 턴-온되고, 제10 트랜지스터(Ta)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제10 트랜지스터(Ta)는 턴-오프된다. 제11 트랜지스터(Tb)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제11 트랜지스터(Tb)는 턴-온되고, 제11 트랜지스터(Tb)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제11 트랜지스터(Tb)는 턴-오프된다. 제12 트랜지스터(Tc)에 상응하는 제어 신호가 논리 하이 값을 가지는 경우 제12 트랜지스터(Tc)는 턴-온되고, 제12 트랜지스터(Tc)에 상응하는 제어 신호가 논리 로우 값을 가지는 경우 제12 트랜지스터(Tc)는 턴-오프된다. 트랜지스터들(T9, Ta, Tb, Tc) 중 턴-온 된 트랜지스터들의 개수가 많을수록 제2 공유 가변 저항(112b)의 양단의 저항은 감소한다. 제2 제어 신호들(CS2)에 기초하여 제2 공유 가변 저항(112b)의 값을 변화시켜, 전압 모드 드라이버(110b)의 음성 차동 노드(140)의 출력 저항은 도 1의 송수신 시스템(100)에 포함되는 수신기 회로(150)의 저항 성분에 임피던스 매칭 될 수 있다.
제1 트랜지스터(T1)의 소스는 제1 노드(113b)와 전기적으로 연결되고, 제1 트랜지스터(T1)의 드레인은 양성 차동 노드(130)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가된다. 제2 트랜지스터(T2)의 소스는 제1 노드(113b)와 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인은 양성 차동 노드(130)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 게이트에는 입력 신호(DTA)가 인가된다. 제3 트랜지스터(T3)의 소스는 제2 노드(114b)와 전기적으로 연결되고, 제3 트랜지스터(T3)의 드레인은 양성 차동 노드(130)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가된다. 제4 트랜지스터(T4)의 소스는 제2 노드(114b)와 전기적으로 연결되고, 제4 트랜지스터(T4)의 드레인은 음성 차동 노드(140)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 게이트에는 입력 신호(DTA)가 인가된다.
입력 신호(DTA)가 논리 하이 값을 가지는 경우 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-온되며, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-오프되며, 제1 양성 차동 신호(DPS1)가 구동 전압 전원(VDD)에서 제1 공유 가변 저항(111b), 제1 노드(113b), 제1 트랜지스터(T1)를 통해서 양성 차동 노드(130)로 흐르고, 제1 음성 차동 신호(DDS1)가 음성 차동 노드(140), 제4 트랜지스터(T4), 제2 노드(114b) 및 제2 공유 가변 저항(112b)을 통해 접지 노드(VSS)로 흐른다.
입력 신호(DTA)가 논리 로우 값을 가지는 경우 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온되며, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프되며, 제1 음성 차동 신호(DDS1)가 구동 전압 전원(VDD)에서 제1 공유 가변 저항(111b), 제1 노드(113b), 제2 트랜지스터(T2)를 통해서 음성 차동 노드(140)로 흐르고, 제1 양성 차동 신호(DPS1)가 양성 차동 노드(130), 제3 트랜지스터(T3), 제2 노드(114b) 및 제2 공유 가변 저항(112b)을 통해 접지 노드(VSS)로 흐른다.
도 4 및 5는 도 1의 송수신 시스템에 포함되는 전류 모드 드라이버의 실시예들을 나타내는 도면이다.
도 4를 참조하면, 전류 모드 드라이버(120a)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제4 스위치(SW4), 제1 전류 전원(123a) 및 제2 전류 전원(124a)을 포함할 수 있다. 제1 전류 전원(123a)의 일 말단은 구동 전압 전원(VDD)과 전기적으로 연결되고, 제1 전류 전원(123a)의 타 말단은 제1 노드(121a)와 전기적으로 연결될 수 있다. 제2 전류 전원(124a)의 일 말단은 접지 노드(VSS)와 전기적으로 연결되고, 제2 전류 전원(124a)의 타 말단은 제2 노드(122a)와 전기적으로 연결될 수 있다. 제1 스위치(SW1)의 일 말단은 제1 노드(121a)와 전기적으로 연결되고, 제1 스위치(SW1)의 타 말단은 양성 차동 노드(130)와 전기적으로 연결될 수 있다. 제2 스위치(SW2)의 일 말단은 제1 노드(121a)와 전기적으로 연결되고, 제2 스위치(SW2)의 타 말단은 음성 차동 노드(140)와 전기적으로 연결될 수 있다. 제3 스위치(SW3)의 일 말단은 제2 노드(122a)와 전기적으로 연결되고, 제3 스위치(SW3)의 타 말단은 양성 차동 노드(130)와 전기적으로 연결될 수 있다. 제4 스위치(SW4)의 일 말단은 제2 노드(122a)와 전기적으로 연결되고, 제4 스위치(SW4)의 타 말단은 음성 차동 노드(140)와 전기적으로 연결될 수 있다.
제1 스위치(SW1)는 입력 신호(DTA)에 기초하여 동작할 수 있다. 입력 신호(DTA)가 논리 하이 값을 가지는 경우 제1 스위치(SW1)는 단락되고, 입력 신호(DTA)가 논리 로우 값을 가지는 경우 제1 스위치(SW1)는 개방될 수 있다. 제2 스위치(SW2)는 입력 신호(DTA)의 반전 신호에 기초하여 동작할 수 있다. 입력 신호(DTA)가 논리 하이 값을 가지는 경우 제2 스위치(SW2)는 개방되고, 입력 신호(DTA)가 논리 로우 값을 가지는 경우 제2 스위치(SW2)는 단락될 수 있다. 제3 스위치(SW3)는 입력 신호(DTA)의 반전 신호에 기초하여 동작할 수 있다. 입력 신호(DTA)가 논리 하이 값을 가지는 경우 제3 스위치(SW3)는 개방되고, 입력 신호(DTA)가 논리 로우 값을 가지는 경우 제3 스위치(SW3)는 단락될 수 있다. 제4 스위치(SW4)는 입력 신호(DTA)에 기초하여 동작할 수 있다. 입력 신호(DTA)가 논리 하이 값을 가지는 경우 제4 스위치(SW4)는 단락되고, 입력 신호(DTA)가 논리 로우 값을 가지는 경우 제4 스위치(SW4)는 개방될 수 있다.
입력 신호(DTA)가 논리 하이 값을 가지는 경우 제1 스위치(SW1) 및 제4 스위치(SW4)가 단락되고, 제2 스위치(SW2) 및 제3 스위치(SW3)가 개방되어, 제1 전류 전원(123a)에서 제1 노드(121a) 및 제1 스위치(SW1)를 통해 양성 차동 노드(130)로 제2 양성 차동 신호(DPS2)가 흐르고, 음성 차동 노드(140)에서 제4 스위치(SW4) 및 제2 노드(122a)를 통해 제2 전류 전원(124a)으로 제2 음성 차동 신호(DDS2)가 흐를 수 있다. 입력 신호(DTA)가 논리 로우 값을 가지는 경우 제2 스위치(SW2) 및 제3 스위치(SW3)가 단락되고, 제1 스위치(SW1) 및 제4 스위치(SW4)가 개방되어, 제1 전류 전원(123a)에서 제1 노드(121a) 및 제2 스위치(SW2)를 통해 음성 차동 노드(140)로 제2 음성 차동 신호(DDS2)가 흐르고, 양성 차동 노드(130)에서 제3 스위치(SW3) 및 제2 노드(122a)를 통해 제2 전류 전원(124a)으로 제2 양성 차동 신호(DPS2)가 흐를 수 있다.
도 5를 참조하면, 전류 모드 드라이버(120b)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4), 제1 전류 전원(123b) 및 제2 전류 전원(124b)을 포함할 수 있다.
제1 전류 전원(123b)의 일 말단은 구동 전압 전원(VDD)에 전기적으로 연결되고, 제1 전류 전원(123b)의 타 말단은 제1 노드(121b)에 전기적으로 연결될 수 있다. 제2 전류 전원(124b)의 일 말단은 접지 노드(VSS)에 전기적으로 연결되고, 제2 전류 전원(124b)의 타 말단은 제2 노드(122b)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 기판은 제1 노드(121b)와 전기적으로 연결되고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 기판은 제2 노드(122b)와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 소스는 제1 노드(121b)와 전기적으로 연결되고, 제1 트랜지스터(T1)의 드레인은 양성 차동 노드(130)와 전기적으로 연결되고, 제1 트랜지스터(T1)의 게이트에는 입력 신호(DTA)가 인가될 수 있다. 제2 트랜지스터(T2)의 소스는 제1 노드(121b)와 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인은 음성 차동 노드(140)와 전기적으로 연결되고, 제2 트랜지스터(T2)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가될 수 있다. 제3 트랜지스터(T3)의 소스는 제2 노드(122b)와 전기적으로 연결되고, 제3 트랜지스터(T3)의 드레인은 음성 차동 노드(140)와 전기적으로 연결되고, 제3 트랜지스터(T3)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가될 수 있다. 제4 트랜지스터(T4)의 소스는 제2 노드(122b)와 전기적으로 연결되고, 제4 트랜지스터(T4)의 드레인은 양성 차동 노드(130)와 전기적으로 연결 되고, 제4 트랜지스터(T4)의 게이트에는 입력 신호(DTA)가 인가될 수 있다.
입력 신호(DTA)가 논리 하이 값을 가지는 경우 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴-오프되고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 턴-온되고, 제2 양성 차동 신호(DPS2)는 양성 차동 노드(130)에서 제4 트랜지스터(T4), 제2 노드(122b)를 통해 제2 전류 전원(124b)으로 흐르고, 제2 음성 차동 신호(DDS2)는 제1 전류 전원(123b)에서 제1 노드(121b), 제2 트랜지스터(T2)를 통해 음성 차동 노드(140)로 흐른다.
입력 신호(DTA)가 논리 로우 값을 가지는 경우 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴-온되고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 턴-오프되고, 제2 양성 차동 신호(DPS2)는 제1 전류 전원(123b)에서 제1 노드(121b), 제1 트랜지스터(T1)를 통해 양성 차동 노드(130)로 흐르고, 제2 음성 차동 신호(DDS2)는 음성 차동 노드(140)에서 제3 트랜지스터(T3) 및 제2 노드(122b)를 통해 제2 전류 전원(124b)으로 흐른다.
도 6은 본 발명의 일 실시예에 따른 송수신 시스템을 나타내는 블록도이다.
도 6을 참조하면, 송수신 시스템(100a)은 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 제1 전류 전원(101a), 제2 전류 전원(102a), 가변 저항들(R1, R2, R3, R4) 및 로드 저항(R5)을 포함한다. 로드 저항(R5)은 수신기 회로의 저항 성분을 나타낸다.
트랜지스터들(T1, T2)의 기판은 제1 노드(103a)와 전기적으로 연결되고, 트랜지스터들(T5, T6)의 기판은 제3 노드(105a)와 전기적으로 연결되고, 트랜지스터들(T3, T4)의 기판은 제2 노드(104a)와 전기적으로 연결되고, 트랜지스터들(T7, T8)의 기판은 제4 노드(106a)와 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스는 제1 노드(103a)와 전기적으로 연결되고, 제1 트랜지스터(T1)의 드레인은 제1 가변 저항(R1)의 일 말단과 전기적으로 연결되고, 제1 트랜지스터(T1)의 게이트에는 입력 신호(DTA)가 인가되고, 제1 가변 저항(R1)의 타 말단은 양성 차동 노드(130)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 소스는 제1 노드(103a)와 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인은 제2 가변 저항(R2)의 일 말단과 전기적으로 연결되고, 제2 트랜지스터(T2)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가되고, 제2 가변 저항(R2)의 타 말단은 음성 차동 노드(140)와 전기적으로 연결된다. 제3 트랜지스터(T3)의 소스는 제2 노드(104a)와 전기적으로 연결되고, 제3 트랜지스터(T3)의 드레인은 제3 가변 저항(R3)의 일 말단과 전기적으로 연결되고, 제3 트랜지스터(T3)의 게이트에는 입력 신호(DTA)가 인가되고, 제3 가변 저항(R3)의 타 말단은 양성 차동 노드(130)와 전기적으로 연결된다. 제4 트랜지스터(T4)의 소스는 제2 노드(104a)와 전기적으로 연결되고, 제4 트랜지스터(T4)의 드레인은 제4 가변 저항(R4)의 일 말단과 전기적으로 연결되고, 제4 트랜지스터(T4)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가되고, 제4 가변 저항(R4)의 타 말단은 음성 차동 노드(140)와 전기적으로 연결된다.
제5 트랜지스터(T5)의 소스는 제1 전류 전원(101a)과 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인은 양성 차동 노드(130)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 게이트에는 입력 신호(DTA)가 인가된다. 제6 트랜지스터(T6)의 소스는 제1 전류 전원(101a)과 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인은 음성 차동 노드(140)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가된다. 제7 트랜지스터(T7)의 소스는 제2 전류 전원(102a)과 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인은 음성 차동 노드(140)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 게이트에는 입력 신호(DTA)의 반전 신호가 인가된다. 제8 트랜지스터(T8)의 소스는 제2 전류 전원(102a)과 전기적으로 연결되고, 제8 트랜지스터(T8)의 드레인은 양성 차동 노드(130)에 전기적으로 연결되고, 제8 트랜지스터(T8)의 게이트에는 입력 신호(DTA)가 인가된다. 양성 차동 노드(130)와 음성 차동 노드(140) 간에는 로드 저항(R5)가 위치한다.
입력 신호(DTA)가 논리 하이 값을 가지는 경우 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴-온되고, 제1 트랜지스터(T1), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)가 턴-오프된다. 제1 음성 차동 신호가 구동 전압 전원(VDD)에서 제1 노드(103a), 제2 트랜지스터(T2), 제2 가변 저항(R2)을 통해 음성 차동 노드(140)로 흐르고, 제2 음성 차동 신호가 제1 전류 전원(101a)에서 제3 노드(105a) 및 제6 트랜지스터(T6)를 통해 음성 차동 노드(140)로 흐른다. 상기 제1 음성 차동 신호 및 상기 제2 음성 차동 신호는 음성 차동 노드(140)에서 제1 차동 신호로 합해진다. 상기 제1 차동 신호는 음성 차동 노드(140)에서 로드 저항(R5)을 통해 양성 차동 노드(130)로 흐른다. 상기 제1 차동 신호는 양성 차동 노드(130)에서 제1 양성 차동 신호 및 제2 양성 차동 신호로 분리된다. 상기 제1 양성 차동 신호는 제3 가변 저항(R3), 제3 트랜지스터(T3) 및 제2 노드(104a)를 통해 접지 노드(VSS)로 흐르고, 상기 제2 양성 차동 신호는 제8 트랜지스터(T8) 및 제4 노드(106a)를 거쳐 제2 전류 전원(102a)으로 흐른다.
입력 신호(DTA)가 논리 로우 값을 가지는 경우 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴-오프되고, 제1 트랜지스터(T1), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)가 턴-온된다. 제1 양성 차동 신호가 구동 전압 전원(VDD)에서 제1 노드(103a), 제1 트랜지스터(T1), 제1 가변 저항(R1)을 통해 양성 차동 노드(130)로 흐르고, 제2 양성 차동 신호가 제1 전류 전원(101a)에서 제3 노드(105a) 및 제5 트랜지스터(T5)를 통해 양성 차동 노드(130)로 흐른다. 상기 제1 양성 차동 신호 및 상기 제2 양성 차동 신호는 양성 차동 노드(130)에서 제2 차동 신호로 합해진다. 상기 제2 차동 신호는 양성 차동 노드(130)에서 로드 저항(R5)을 통해 음성 차동 노드(140)로 흐른다. 상기 제2 차동 신호는 음성 차동 노드(140)에서 제1 음성 차동 신호 및 제2 음성 차동 신호로 분리된다. 상기 제1 음성 차동 신호는 제4 가변 저항(R4), 제4 트랜지스터(T4) 및 제2 노드(104a)를 통해 접지 노드(VSS)로 흐르고, 상기 제2 음성 차동 신호는 제7 트랜지스터(T7) 및 제4 노드(106a)를 거쳐 제2 전류 전원(102a)으로 흐른다.
제5 저항(R5)의 저항 값이 R이고 임피던스 매칭이 이루어지는 경우, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4)의 값은 R/2로 결정된다. 제1 저항(R1) 및 제2 저항(R2)은 도 3의 전압 모드 드라이버(110b)에 포함되는 제1 공유 가변 저항(111b)으로 구현될 수도 있다. 제3 저항(R3) 및 제4 저항(R4)은 도 3의 전압 모드 드라이버(110b)에 포함되는 제2 공유 가변 저항(112b)으로 구현될 수도 있다. 제1 전류 전원(101a) 및 제2 전류 전원(102a)의 전류량을 I라고 한다면, 양성 차동 노드(130)의 전압(VP)은 0.75 * VDD + (R/4) * I (V)이고, 음성 차동 노드(140)의 전압(VN)은 0.25 * VDD - (R/4) * I이다. 양성 차동 노드(130)와 음성 차동 노드(140) 간의 차동 신호의 스윙 전압 폭은 2 * |VP - VN |= VDD + R * I이다. 종래의 전원 모드 드라이버만을 사용하여 구현한 송수신 시스템은 VDD/R의 전류가 수신기 회로에 흐르고, 양성 차동 노드와 음성 차동 노드 간의 차동 신호의 스윙 전압 폭은 VDD의 값을 가진다. 이에 반해, 본 발명의 일 실시예에 따른 송수신 시스템(100a)은, I가 VDD/R의 값을 갖는다면, 수신기 회로(R5)에 전원 모드 드라이버만을 사용하여 구현한 송수신 시스템과 동일한 전류(VDD/R)가 흐르면서, 양성 차동 노드(130)와 음성 차동 노드(140) 간의 차동 신호의 스윙 전압 폭은 2* VDD의 값을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7을 참조하면, 이미지 센서(210)는 입사광에 상응하는 디지털 신호를 생성한다. 저장 장치(230)는 상기 디지털 신호를 저장한다. 프로세서(220)는 이미지 센서(210), 네트워크 장치(270) 및 저장 장치(230)의 동작을 제어한다.
컴퓨팅 시스템(200)은 메모리 장치(MEMORY DEVICE)(240), 입출력 장치(250), 네트워크 장치(270) 및 전원 장치(260)를 더 포함할 수 있다. 또한, 도 7에는 도시되지 않았지만, 컴퓨팅 시스템(200)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(220)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(220)는 마이크로프로세서 (microprocessor), 중앙 처리 장치(CPU, Central Processing Unit)일 수 있다. 프로세서(220)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(230), 메모리 장치(240), 네트워크 장치(270) 및 입출력 장치(250)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(220)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
저장 장치(230)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(240)는 컴퓨팅 시스템(200)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(240)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(250)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(260)는 컴퓨팅 시스템(200)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(210)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(220)와 연결되어 통신을 수행할 수 있다.
이미지 센서(210)는 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이 및 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함한다.
이미지 센서(210)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(210)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
네트워크 장치(270)는 도 1의 송수신 시스템에 포함되는 송신기 회로(160)를 포함할 수 있다. 네트워크 장치(270)는 프로세서(220), 이미지 센서(210), 저장 장치(230), 메모리 장치(240) 및 입출력 장치(250)의 정보를 컴퓨팅 시스템(200) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
실시예에 따라서, 이미지 센서(210)는 프로세서(220)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 컴퓨팅 시스템(200)은 이미지 센서(210)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(200)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 송신기 회로가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 8을 참조하면, 컴퓨팅 시스템(300)은 프로세서(310), 입출력 허브(IOH)(320), 입출력 컨트롤러 허브(ICH)(330), 적어도 하나의 메모리 모듈(340), 네트워크 장치(360) 및 그래픽 카드(350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(310)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(310)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 8에는 하나의 프로세서(310)를 포함하는 컴퓨팅 시스템(300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(300)은 복수의 프로세서들을 포함할 수 있다.
프로세서(310)는 메모리 모듈(340)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(310)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(320) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(320)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(340)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(341)을 포함할 수 있다. 메모리 장치들(341) 각각에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치들(341) 각각은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다.
입출력 허브(320)는 그래픽 카드(350)와 같은 장치들과 프로세서(310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(320)는 다양한 방식의 인터페이스를 통하여 프로세서(310)에 연결될 수 있다. 예를 들어, 입출력 허브(320)와 프로세서(310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 8에는 하나의 입출력 허브(320)를 포함하는 컴퓨팅 시스템(300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(300)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(350)는 AGP 또는 PCIe를 통하여 입출력 허브(320)와 연결될 수 있다. 그래픽 카드(350)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(350)는 입출력 허브(320) 외부에 위치할 수도 있고 입출력 허브(320)의 내부에 위치할 수도 있다. 입출력 허브(320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(330)는 내부 버스를 통하여 입출력 허브(320)와 연결될 수 있다. 예를 들어, 입출력 허브(320)와 입출력 컨트롤러 허브(330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
네트워크 장치(360)는 도 1의 송수신 시스템에 포함되는 송신기 회로(160)를 포함할 수 있다. 네트워크 장치(360)는 프로세서(310), 그래픽 카드(350)의 정보를, 입출력 허브(320)와의 주변 구성요소 인터페이스-익스프레스(PCIe)를 통해 혹은 입출력 컨트롤러 허브(330)의 범용 직렬 버스(USB) 포트, 직렬 ATA(SATA) 포트, 범용 입출력(GPIO), 로우 핀 카운트(LPC) 버스, 직렬 주변 인터페이스(SPI), PCI, PCIe를 통해 입력 받아, 컴퓨팅 시스템(300) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
실시예에 따라, 프로세서(310), 입출력 허브(320) 및 입출력 컨트롤러 허브(330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(310), 입출력 허브(320) 및 입출력 컨트롤러 허브(330) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명의 실시예들에 따른 송신기 회로 및 송수신 시스템은 전기적으로 데이터를 송신 및 수신하는 시스템들에 응용될 수 있다. 자세하게는, 데이터를 송수신하는 주체인 퍼스널 컴퓨터, 노트북, 서버에 포함되는 네트워크 장비 및 데이터의 송수신을 중개하는 이더넷 스위치에 응용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 양성 차동 노드 및 음성 차동 노드;
    구동 전압 전원을 사용하여 입력 신호에 상응하는 제1 양성 차동 신호 및 제1 음성 차동 신호를 생성하고, 상기 제1 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제1 음성 차동 신호를 상기 음성 차동 노드에 인가하는 전압 모드 드라이버; 및
    제1 전류 전원 및 제2 전류 전원을 사용하여 상기 입력 신호에 상응하는 제2 양성 차동 신호 및 제2 음성 차동 신호를 생성하고, 상기 제2 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제2 음성 차동 신호를 상기 음성 차동 노드에 인가하는 전류 모드 드라이버를 포함하고,
    상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차는 상기 구동 전압 전원의 전압과 접지 노드의 전압 간의 차보다 큰 송신기 회로.
  2. 제1 항에 있어서, 상기 전류 모드 드라이버는
    상기 제1 전류 전원을 상기 양성 차동 노드에 연결하는 제1 스위치;
    상기 제1 전류 전원을 상기 음성 차동 노드에 연결하는 제2 스위치;
    상기 제2 전류 전원을 상기 양성 차동 노드에 연결하는 제3 스위치; 및
    상기 제2 전류 전원을 상기 음성 차동 노드에 연결하는 제4 스위치를 포함하는 것을 특징으로 하는 송신기 회로.
  3. 제2 항에 있어서,
    상기 제1 스위치 및 상기 제4 스위치는 상기 입력 신호에 기초하여 동작하고, 상기 제2 스위치 및 상기 제3 스위치는 상기 입력 신호의 반전 신호에 기초하여 동작하는 것을 특징으로 하는 송신기 회로.
  4. 제3 항에 있어서,
    상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 상기 입력 신호 또는 상기 반전 신호가 게이트에 인가된 트랜지스터를 포함하는 것을 특징으로 하는 송신기 회로.
  5. 제1 항에 있어서,
    상기 전압 모드 드라이버는 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치를 포함하고,
    상기 제1 스위치의 일 말단은 제1 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제1 스위치의 타 말단은 상기 양성 차동 노드와 연결되고,
    상기 제2 스위치의 일 말단은 제2 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제2 스위치의 타 말단은 상기 양성 차동 노드와 연결되고,
    상기 제3 스위치의 일 말단은 제3 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제3 스위치의 타 말단은 상기 음성 차동 노드와 연결되고,
    상기 제4 스위치의 일 말단은 제4 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제4 스위치의 타 말단은 상기 음성 차동 노드와 연결되는 것을 특징으로 하는 송신기 회로.
  6. 제5 항에 있어서,
    상기 제1 스위치 및 상기 제4 스위치는 상기 입력 신호에 기초하여 동작하고, 상기 제2 스위치 및 상기 제3 스위치는 상기 입력 신호의 반전 신호에 기초하여 동작하는 것을 특징으로 하는 송신기 회로.
  7. 제5 항에 있어서,
    상기 제1 가변 저항, 상기 제2 가변 저항, 상기 제3 가변 저항 및 상기 제4 가변 저항은 제어 신호에 의해서 저항 값이 변경되는 것을 특징으로 하는 송신기 회로.
  8. 제1 항에 있어서,
    상기 구동 전압 전원의 전압과 상기 접지 노드의 전압 간의 차보다 작은 상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차가 필요한 경우, 상기 전류 모드 드라이버는 동작되지 않고 상기 전압 모드 드라이버만 동작되는 것을 특징으로 하는 송신기 회로.
  9. 송신기 회로 및 수신기 회로를 포함하고,
    상기 송신기 회로는
    양성 차동 노드 및 음성 차동 노드;
    구동 전압 전원을 사용하여 입력 신호에 상응하는 제1 양성 차동 신호 및 제1 음성 차동 신호를 생성하고, 상기 제1 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제1 음성 차동 신호를 상기 음성 차동 노드에 인가하는 전압 모드 드라이버; 및
    제1 전류 전원 및 제2 전류 전원을 사용하여 상기 입력 신호에 상응하는 제2 양성 차동 신호 및 제2 음성 차동 신호를 생성하고, 상기 제2 양성 차동 신호를 상기 양성 차동 노드에 인가하고, 상기 제2 음성 차동 신호를 상기 음성 차동 노드에 인가하는 전류 모드 드라이버를 포함하고,
    상기 양성 차동 노드와 상기 음성 차동 노드 간의 전압 차는 상기 구동 전압 전원의 전압과 접지 노드의 전압 간의 차보다 크고,
    상기 수신기 회로는 상기 양성 차동 노드 및 상기 음성 차동 노드에 연결되는 송수신 시스템.
  10. 제9 항에 있어서,
    상기 전압 모드 드라이버는 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치를 포함하고,
    상기 제1 스위치의 일 말단은 제1 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제1 스위치의 타 말단은 상기 양성 차동 노드와 연결되고,
    상기 제2 스위치의 일 말단은 제2 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제2 스위치의 타 말단은 상기 양성 차동 노드와 연결되고,
    상기 제3 스위치의 일 말단은 제3 가변 저항을 통해 상기 구동 전압 전원과 연결되고, 상기 제3 스위치의 타 말단은 상기 음성 차동 노드와 연결되고,
    상기 제4 스위치의 일 말단은 제4 가변 저항을 통해 상기 접지 노드와 연결되고, 상기 제4 스위치의 타 말단은 상기 음성 차동 노드와 연결되고,
    상기 제1 가변 저항, 상기 제2 가변 저항, 상기 제3 가변 저항 및 상기 제4 가변 저항은 제어 신호에 의해서 수신기 회로의 저항 성분과 임피던스 매칭이 될 수 있도록 저항 값이 변경되는 것을 특징으로 하는 송수신 시스템.
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