KR20170058499A - 스캔라인 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20170058499A
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Abstract

스캔라인 드라이버는 구동 회로 및 버퍼 회로를 포함한다. 구동 회로는 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 스캔 입력 신호 및 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공한다. 버퍼 회로는 복수의 버퍼 트랜지스터들을 포함하고, 제1 구동 신호 및 제2 구동 신호에 기초하여 스캔 출력 신호를 제공한다. 복수의 구동 트랜지스터들 및 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함한다. 본 발명의 실시예들에 따른 스캔라인 드라이버는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있다.

Description

스캔라인 드라이버 및 이를 포함하는 디스플레이 장치{SCANLINE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 디스플레이 장치에 포함되는 스캔라인 드라이버에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 디스플레이 장치의 고성능화가 진행되고 있다. 디스플레이 장치에 포함되는 회로의 고성능화를 위하여 다양한 연구들이 진행되고 있다.
본 발명의 일 목적은 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있는 스캔라인 드라이버를 제공하는 것이다.
본 발명의 일 목적은 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명의 일 목적은 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 바디를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있는 스캔라인 드라이버를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔라인 드라이버는 구동 회로 및 버퍼 회로를 포함한다. 상기 구동 회로는 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 스캔 입력 신호 및 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공한다. 상기 버퍼 회로는 복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공한다. 상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함한다.
예시적인 실시예에 있어서, 상기 플로팅 게이트 트랜지스터에 포함되는 게이트 커패시터는 상기 플로팅 게이트 트랜지스터의 게이트 및 상기 플로팅 게이트를 연결를 연결할 수 있다.
예시적인 실시예에 있어서, 상기 플로팅 게이트는 전달 트랜지스터의 제1 단과 연결되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 로직 하이 레벨인 경우, 상기 전달 트랜지스터는 턴-온되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 플로팅 게이트에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 플로팅 게이트의 전압이 상기 제2 로직 로우 레벨에 상응하는 전압이고, 상기 플로팅 게이트 트랜지스터의 게이트의 전압은 상기 제1 로직 로우 레벨에 상응하는 전압인 경우, 상기 플로팅 게이트 트랜지스터는 턴-오프될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 제1 로직 로우 레벨 및 상기 제2 로직 로우 레벨과 상이한 제3 로직 로우 레벨인 경우, 상기 전달 트랜지스터는 턴-오프될 수 있다.
예시적인 실시예에 있어서, 상기 제3 로직 로우 레벨은 상기 제2 로직 로우 레벨보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 리셋 트랜지스터들 중 제1 리셋 트랜지스터의 제1 단은 제1 구동 노드와 연결되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제1 리셋 트랜지스터의 제2 단에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 제1 리셋 트랜지스터는 셋 신호에 기초하여 턴-온될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 로직 하이 레벨인 경우, 상기 제1 리셋 트랜지스터는 턴-온되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제1 구동 노드에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 리셋 트랜지스터들 중 제2 리셋 트랜지스터의 제1 단은 제2 구동 노드와 연결되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제2 리셋 트랜지스터의 제2 단에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 제2 리셋 트랜지스터는 셋 신호에 기초하여 턴-온될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 로직 하이 레벨인 경우, 상기 제2 리셋 트랜지스터는 턴-온되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제2 구동 노드에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 스캔라인 드라이버의 동작 구간들 중 셋 구간 동안, 셋 신호는 로직 하이 레벨이고, 상기 복수의 클럭 신호들은 상기 제1 로직 로우 레벨일 수 있다.
예시적인 실시예에 있어서, 상기 스캔라인 드라이버의 동작 구간들 중 리셋 구간 동안, 상기 셋 신호는 상기 제2 로직 로우 레벨보다 작은 제3 로직 로우 레벨이고, 상기 복수의 클럭 신호들은 상기 로직 하이 레벨일 수 있다.
예시적인 실시예에 있어서, 상기 스캔라인 드라이버의 동작 구간들 중 순차 구동 구간 동안, 상기 복수의 클럭 신호들 중 제1 클럭 신호가 상기 로직 하이 레벨인 경우, 상기 복수의 클럭 신호들 중 제2 클럭 신호 및 제3 클럭 신호는 제1 로직 로우 레벨일 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디스플레이 장치는 복수의 스캔라인 드라이버들 및 픽셀 어레이를 포함한다. 상기 복수의 스캔라인 드라이버들은 복수의 클럭 신호들 및 스캔 입력 신호에 기초하여 스캔 출력 신호를 상응하는 스캔라인에 제공한다. 상기 픽셀 어레이는 상기 스캔 출력 신호에 기초하여 구동한다. 상기 복수의 스캔라인 드라이버들의 각각은 구동 회로 및 버퍼 회로를 포함한다. 상기 구동 회로는 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 상기 스캔 입력 신호 및 상기 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공한다. 상기 버퍼 회로는 복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공한다. 상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함한다.
예시적인 실시예에 있어서, 상기 플로팅 게이트는 전달 트랜지스터의 제1 단과 연결되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공되고, 상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디스플레이 장치는 클럭 신호 제공기, 복수의 스캔라인 드라이버들 및 픽셀 어레이를 포함한다. 상기 클럭 신호 제공기는 복수의 클럭 신호들을 제공한다. 상기 복수의 스캔라인 드라이버들은 상기 복수의 클럭 신호들 및 스캔 입력 신호에 기초하여 스캔 출력 신호를 상응하는 스캔라인에 제공한다. 상기 픽셀 어레이는 상기 스캔 출력 신호에 기초하여 구동할 수 있다. 상기 복수의 스캔라인 드라이버들의 각각은 구동 회로 및 버퍼 회로를 포함한다. 상기 구동 회로는 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 상기 스캔 입력 신호 및 상기 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공한다. 상기 버퍼 회로는 복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공한다. 상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함한다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔라인 드라이버는 구동 회로 및 버퍼 회로를 포함한다. 상기 구동 회로는 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 스캔 입력 신호 및 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공한다. 상기 버퍼 회로는 복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공한다. 상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 바디 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 바디를 포함한다.
예시적인 실시예에 있어서, 상기 플로팅 바디 트랜지스터에 포함되는 바디 커패시터는 상기 플로팅 바디 트랜지스터의 게이트 및 상기 플로팅 바디를 연결를 연결할 수 있다.
예시적인 실시예에 있어서, 상기 플로팅 바디는 전달 트랜지스터의 제1 단과 연결되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 플로팅 바디에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 플로팅 바디의 전압이 상기 제2 로직 로우 레벨에 상응하는 전압이고, 상기 플로팅 바디 트랜지스터의 게이트의 전압은 상기 제1 로직 로우 레벨에 상응하는 전압인 경우, 상기 플로팅 바디 트랜지스터는 턴-오프될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 바디를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 2는 일반적인 엔-모스 트랜지스터를 나타내는 도면이다.
도 3은 도 2의 일반적인 엔-모스 트랜지스터의 문턱 전압 변동을 설명하기 위한 도면이다.
도 4는 도 1의 스캔라인 드라이버에 포함되는 플로팅 게이트 트랜지스터를 나타내는 회로도이다.
도 5는 도 4의 플로팅 게이트 트랜지스터를 나타내는 단면도이다.
도 6은 도 1의 스캔라인 드라이버의 동작 구간들을 나타내는 타이밍도이다.
도 7은 도 1의 스캔라인 드라이버에 포함되는 플로팅 게이트 트랜지스터를 나타내는 회로도이다.
도 8은 도 7의 플로팅 게이트 트랜지스터를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 10은 도 9의 스캔라인 드라이버의 동작 구간들을 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 1을 참조하면, 스캔라인 드라이버(10a)는 구동 회로(100a) 및 버퍼 회로(300a)를 포함한다. 구동 회로(100a)는 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 리셋 트랜지스터들(180, 190)을 포함한다. 예를 들어, 복수의 구동 트랜지스터들은 제1 내지 7 구동 트랜지스터(110 내지 170)를 포함할 수 있고, 복수의 리셋 트랜지스터들(180, 190)은 제1 리셋 트랜지스터(180) 및 제2 리셋 트랜지스터(190)를 포함할 수 있다.
구동 회로(100a)는 스캔 입력 신호(S[N-1]) 및 복수의 클럭 신호들(CLK1, CLK2, CLK3)에 기초하여 제1 구동 노드(QN)에 제1 구동 신호(Q)를 제공하고, 제2 구동 노드(QBN)에 제2 구동 신호(QB)를 제공한다.
리셋 트랜지스터들(180, 190) 중 제1 리셋 트랜지스터(180)의 제1 단은 제1 구동 노드(QN)와 연결되고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제1 리셋 트랜지스터(180)의 제2 단에 제공될 수 있다. 예를 들어, 제1 리셋 트랜지스터(180)는 셋 신호(SET)에 기초하여 턴-온될 수 있다. 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 제1 리셋 트랜지스터(180)는 턴-온되고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제1 구동 노드(QN)에 제공될 수 있다.
리셋 트랜지스터들(180, 190) 중 제2 리셋 트랜지스터(190)의 제1 단은 제2 구동 노드(QBN)와 연결되고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제2 리셋 트랜지스터(190)의 제2 단에 제공될 수 있다. 예를 들어, 제2 리셋 트랜지스터(190)는 셋 신호(SET)에 기초하여 턴-온될 수 있다. 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 제2 리셋 트랜지스터(190)는 턴-온되고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제2 구동 노드(QBN)에 제공될 수 있다.
버퍼 회로(300a)는 복수의 버퍼 트랜지스터들(310, 320)을 포함한다. 버퍼 회로(300a)는 제1 구동 신호(Q) 및 제2 구동 신호(QB)에 기초하여 스캔 출력 신호(S[N])를 제공한다. 예를 들어, 버퍼 트랜지스터들은 제1 버퍼 트랜지스터(310) 및 제2 버퍼 트랜지스터(320)를 포함할 수 있다.
제1 구동 노드(QN)에 제공되는 제1 구동 신호(Q)가 로직 하이 레벨(H)이고, 제2 구동 노드(QBN)에 제공되는 제2 구동 신호(QB)가 제1 로직 로우 레벨(VGL)인 경우, 제1 버퍼 트랜지스터(310)는 턴-온될 수 있고, 제2 버퍼 트랜지스터(320)는 턴-오프될 수 있다. 제1 버퍼 트랜지스터(310)가 턴-온되고, 제2 버퍼 트랜지스터(320)가 턴-오프되는 경우, 복수의 클럭 신호들 중 제3 클럭 신호(CLK3)가 스캔 출력 신호(S[N])로서 제공될 수 있다. 예를 들어, 제2 로직 로우 레벨(VGL`)은 제1 로직 로우 레벨(VGL)보다 작을 수 있고, 제3 로직 로우 레벨(VGL``)은 제2 로직 로우 레벨(VGL`)보다 작을 수 있다.
또한, 제1 구동 노드(QN)에 제공되는 제1 구동 신호(Q)가 제1 로직 로우 레벨(VGL)이고, 제2 구동 노드(QBN)에 제공되는 제2 구동 신호(QB)가 로직 하이 레벨(H)인 경우, 제1 버퍼 트랜지스터(310)는 턴-오프될 수 있고, 제2 버퍼 트랜지스터(320)는 턴-온될 수 있다. 제1 버퍼 트랜지스터(310)가 턴-오프되고, 제2 버퍼 트랜지스터(320)가 턴-온되는 경우, 복수의 클럭 신호들 중 글로벌 클럭 신호(GCK)가 스캔 출력 신호(S[N])로서 제공될 수 있다.
실시예들에서, 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 버퍼 트랜지스터들(310, 320)의 각각에 해당하는 플로팅 게이트 트랜지스터(110)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)를 포함할 수 있다.
실시예들에서, 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 버퍼 트랜지스터들(310, 320)의 각각에 해당하는 플로팅 바디 트랜지스터(120)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 바디(FB)를 포함할 수 있다.
도 2 및 3에서 후술하는 바와 같이, 스캔라인 드라이버의 동작 시간이 증가함에 따라 스캔라인 드라이버에 포함되는 엔-모스 트랜지스터(200)의 문턱 전압이 음의 방향으로 이동될 수 있다. 엔-모스 트랜지스터(200)의 문턱 전압이 음의 방향으로 이동되는 경우, 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압이 제공되더라도, 엔-모스 트랜지스터(200)는 턴-온될 수 있다. 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압이 제공되는 경우, 엔-모스 트랜지스터(200)가 턴-온되는 것을 방지하기 위하여 본 발명에 따른 플로팅 게이트 트랜지스터(110)(또는, 플로팅 바디 게이트 트랜지스터(120))는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는 플로팅 바디(FB))를 포함할 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10a)는 제1 로직 로우 레벨(VGL)보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는 플로팅 바디(FB))를 포함하는 구동 트랜지스터들(110 내지 170) 및 버퍼 트랜지스터들(310, 320)을 제공함으로써 성능을 높일 수 있다.
도 2는 일반적인 엔-모스 트랜지스터를 나타내는 도면이고, 도 3은 도 2의 일반적인 엔-모스 트랜지스터의 문턱 전압 변동을 설명하기 위한 도면이다.
도 2 및 3을 참조하면, 엔-모스 트랜지스터(200)의 게이트(G)와 소스(S) 사이의 전압(VGS)이 증가함에 따라 엔-모스 트랜지스터(200)의 소스(S)와 드레인(D) 사이의 전류(ID)는 증가할 수 있다. 제 1 시간(TA)에서, 엔-모스 트랜지스터(200)의 문턱 전압은 제1 문턱 전압(VTH1)일 수 있다. 제1 시간(TA) 이후 제2 시간(TB)에서 엔-모스 트랜지스터(200)의 문턱 전압은 제2 문턱 전압(VTH2)일 수 있다. 제2 문턱 전압(VTH2)은 제1 문턱 전압(VTH1)보다 작을 수 있다. 스캔라인 드라이버의 동작 시간이 증가함에 따라 스캔라인 드라이버에 포함되는 엔-모스 트랜지스터(200)의 문턱 전압이 음의 방향으로 이동될 수 있다.
예를 들어, 제1 시간(TA)에서 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 제1 문턱 전압(VTH1)은 0.5V 일 수 있고, 제2 시간(TB)에서 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 제2 문턱 전압(VTH2)은 0V일 수 있다. 또한, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 0V일 수 있다. 제1 시간(TA)에 엔-모스 트랜지스터(200)를 턴-오프시키기 위하여 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제공될 수 있다. 제1 시간(TA)에 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제공되는 경우, 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제1 시간(TA)에 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 0.5V보다 작기 때문에 엔-모스 트랜지스터(200)는 턴-오프될 수 있다.
반면에, 제2 시간(TB)에 엔-모스 트랜지스터(200)를 턴-오프시키기 위하여 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제공될 수 있다. 제2 시간(TB)에 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제공되는 경우, 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V는 제2 시간(TB)에 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 0V와 동일하기 때문에 엔-모스 트랜지스터(200)는 턴-온될 수 있다.
제2 시간(TB)에 엔-모스 트랜지스터(200)를 턴-오프시키기 위하여 엔-모스 트랜지스터(200)의 게이트에 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제공됨에도 불구하고, 엔-모스 트랜지스터(200)는 턴-온될 수 있다. 이 경우, 엔-모스 트랜지스터(200)를 포함하는 스캔라인 드라이버는 오동작할 수 있다. 스캔라인 드라이버의 오동작을 방지하기 위하여 본 발명에 따른 플로팅 게이트 트랜지스터(110)(또는, 플로팅 바디 트랜지스터(120))는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는, 프로팅 바디(FB))를 포함할 수 있다.
도 4는 도 1의 스캔라인 드라이버에 포함되는 플로팅 게이트 트랜지스터를 나타내는 회로도이다.
도 4를 참조하면, 플로팅 게이트 트랜지스터(110)는 게이트 커패시터(CFG), 플로팅 게이트(FG), 전달 트랜지스터(111)를 포함할 수 있다. 플로팅 게이트 트랜지스터(110)에 포함되는 게이트 커패시터(CFG)는 플로팅 게이트 트랜지스터(110)의 게이트(G) 및 플로팅 게이트(FG)를 연결를 연결할 수 있다. 즉, 게이트 커패시터(CFG)는 플로팅 게이트 트랜지스터(110)의 게이트(G) 및 플로팅 게이트(FG) 사이에 배치될 수 있다.
예시적인 실시예에 있어서, 플로팅 게이트(FG)는 전달 트랜지스터(111)의 제1 단과 연결되고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 제2 단에 제공될 수 있다. 예를 들어, 전달 트랜지스터(111)의 제1 단은 전달 트랜지스터(111)의 드레인(D1)일 수 있고, 전달 트랜지스터(111)의 제2 단은 전달 트랜지스터(111)의 소스(S1)일 수 있다. 제2 로직 로우 레벨(VGL`)은 제1 로직 로우 레벨(VGL) 보다 작을 수 있다. 플로팅 게이트(FG)는 전달 트랜지스터(111)의 드레인(D1)과 연결되고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 소스(S1)에 제공될 수 있다.
예시적인 실시예에 있어서, 전달 트랜지스터(111)는 셋 신호(SET)에 기초하여 턴-온될 수 있다. 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 플로팅 게이트(FG)에 제공될 수 있다.
예를 들어, 제1 시간(TA)에서, 플로팅 게이트 트랜지스터(110)의 문턱 전압은 제1 문턱 전압(VTH1)일 수 있다. 제1 시간(TA) 이후 제 2시간(TB)에서 플로팅 게이트 트랜지스터(110)의 문턱 전압은 제2 문턱 전압(VTH2)일 수 있다. 제1 시간(TA)에서 플로팅 게이트 트랜지스터(110)의 문턱 전압에 해당하는 제1 문턱 전압(VTH1)은 0.5V 일 수 있고, 제 2 시간(TB)에서 플로팅 게이트 트랜지스터(110)의 문턱 전압에 해당하는 제2 문턱 전압(VTH2)은 0V일 수 있다. 또한, 로직 하이 레벨(H)에 상응하는 전압은 1V이고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 0V이고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 -1V일 수 있다.
제1 시간(TA)에서 셋 신호(SET)가 1V인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압인 -1V는 플로팅 게이트(FG)에 제공될 수 있다. 플로팅 게이트 트랜지스터(110)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V이고, 플로팅 게이트(FG)의 전압이 -1V인 경우, 플로팅 게이트(FG)의 전압에 해당하는 -1V는 제1 문턱 전압(VTH1)에 해당하는 0.5V보다 작기 때문에 플로팅 게이트 트랜지스터(110)는 턴-오프될 수 있다.
또한, 제2 시간(TB)에서 셋 신호(SET)가 1V인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압인 -1V는 플로팅 게이트(FG)에 제공될 수 있다. 플로팅 게이트 트랜지스터(110)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V이고, 플로팅 게이트(FG)의 전압이 -1V인 경우, 플로팅 게이트(FG)의 전압에 해당하는 -1V는 제2 문턱 전압(VTH2)에 해당하는 0V보다 작기 때문에 플로팅 게이트 트랜지스터(110)는 턴-오프될 수 있다.
반면에, 도 2 및 3에서 설명한 바와 같이, 제1 시간(TA)에서 엔-모스 트랜지스터(200)의 게이트에 제공되는 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V가 제1 시간(TA)에 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 0.5V보다 작기 때문에 엔-모스 트랜지스터(200)는 턴-오프될 수 있다. 그러나, 제2 시간(TB)에서는 엔-모스 트랜지스터(200)의 게이트에 제공되는 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V는 제2 시간(TB)에 엔-모스 트랜지스터(200)의 문턱 전압에 해당하는 0V와 동일하기 때문에 엔-모스 트랜지스터(200)는 턴-온될 수 있다. 이 경우, 엔-모스 트랜지스터(200)를 포함하는 스캔라인 드라이버는 오동작할 수 있다. 스캔라인 드라이버의 오동작을 방지하기 위하여 본 발명에 따른 플로팅 게이트 트랜지스터(110)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)를 포함할 수 있다.
예시적인 실시예에 있어서, 플로팅 게이트(FG)의 전압이 제2 로직 로우 레벨(VGL`)에 상응하는 전압이고, 플로팅 게이트 트랜지스터(110)의 게이트(G)의 전압은 제1 로직 로우 레벨(VGL)에 상응하는 전압인 경우, 플로팅 게이트 트랜지스터(110)는 턴-오프될 수 있다.
예시적인 실시예에 있어서, 셋 신호(SET)가 제1 로직 로우 레벨(VGL) 및 제2 로직 로우 레벨(VGL`)과 상이한 제3 로직 로우 레벨(VGL``)인 경우, 전달 트랜지스터(111)는 턴-오프될 수 있다. 제3 로직 로우 레벨(VGL``)은 제2 로직 로우 레벨(VGL`)보다 작을 수 있다.
예를 들어, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 0V이고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 -1V이고, 제3 로직 로우 레벨(VGL``)에 상응하는 전압은 -2V일 수 있다. 셋 신호(SET)의 전압은 -2V일 수 있고, 전달 트랜지스터(111)의 소스(S1)의 전압은 -1V일 수 있다. 이 경우, 전달 트랜지스터(111)의 게이트(G1)의 전압은 전달 트랜지스터(111)의 소스(S1)의 전압보다 작을 수 있다. 전달 트랜지스터(111)의 게이트(G1)의 전압이 전달 트랜지스터(111)의 소스(S1)의 전압보다 작은 경우, 전달 트랜지스터(111)는 턴-오프될 수 있다. 전달 트랜지스터(111)를 턴-오프시키기 위하여 셋 신호(SET)의 전압은 전달 트랜지스터(111)의 소스(S1)의 전압에 해당하는 -1V보다 작을 수 있다.
도 5는 도 4의 플로팅 게이트 트랜지스터를 나타내는 단면도이다.
도 4 및 5를 참조하면, 플로팅 게이트 트랜지스터(110)는 게이트 커패시터(CFG), 플로팅 게이트(FG), 전달 트랜지스터(111)를 포함할 수 있다. 기판(141) 위에 액티브 영역이 배치될 수 있다. 액티브 영역은 제1 액티브 영역(ACTIVE1) 및 제2 액티브 영역(ACTIVE2)을 포함할 수 있다. 제1 액티브 영역(ACTIVE1) 및 제2 액티브 영역(ACTIVE2) 위에 제1 절연층(142)이 배치될 수 있다. 제1 절연층(142) 위에 전달 트랜지스터(111)의 게이트(G1) 및 플로팅 게이트(FG)가 배치될 수 있다. 플로팅 게이트(FG) 위에 제2 절연층(143)이 배치되고, 제2 절연층(143) 위에 플로팅 게이트 트랜지스터(110)의 게이트(G)가 배치될 수 있다.
전달 트랜지스터(111)의 게이트(G1)에 로직 하이 레벨(H)에 상응하는 전압이 인가되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 소스(S1)로부터 제1 액티브 영역(ACTIVE1)을 통해서 전달 트랜지스터(111)의 드레인(D1)으로 전달될 수 있다. 전달 트랜지스터(111)의 드레인(D1)은 플로팅 게이트(FG)와 연결될 수 있다. 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달 트랜지스터(111)의 소스(S1)로부터 제1 액티브 영역(ACTIVE1)을 통해서 전달 트랜지스터(111)의 드레인(D1)으로 전달되는 경우, 플로팅 게이트(FG)의 전압은 제2 로직 로우 레벨(VGL`)에 상응하는 전압일 수 있다. 플로팅 게이트(FG)의 전압이 제2 로직 로우 레벨(VGL`)에 상응하는 전압이고, 플로팅 게이트 트랜지스터(110)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 경우, 플로팅 게이트 트랜지스터(110)는 턴-오프될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10a)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)를 포함하는 구동 트랜지스터들(110 내지 170) 및 버퍼 트랜지스터들(310, 320)을 제공함으로써 성능을 높일 수 있다.
도 6은 도 1의 스캔라인 드라이버의 동작 구간들을 나타내는 타이밍도이다.
도 1, 4 및 6을 참조하면, 스캔라인 드라이버(10a)의 동작 구간들은 셋 구간(SI), 리셋 구간(RSI), 순차 구동 구간(SOI) 및 동시 구동 구간(SMOI)을 포함할 수 있다.
스캔라인 드라이버(10a)의 동작 구간들 중 셋 구간(SI) 동안, 셋 신호(SET)는 로직 하이 레벨(H)이고, 복수의 클럭 신호들은 제1 로직 로우 레벨(VGL)일 수 있다.
셋 신호(SET)가 로직 하이 레벨(H)인 경우, 제1 리셋 트랜지스터(180)는 턴-온될 수 있다. 제1 리셋 트랜지스터(180)가 턴-온되는 경우, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제1 구동 노드(QN)에 제공될 수 있다. 이 경우, 제1 구동 신호(Q)는 제1 로직 로우 레벨(VGL)일 수 있다. 제1 로직 로우 레벨(VGL)은 도 6의 타이밍도에 표시되는 로직 로우 레벨(L)일 수 있다.
또한, 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 제2 리셋 트랜지스터(190)는 턴-온될 수 있다. 제2 리셋 트랜지스터(190)가 턴-온되는 경우, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 제2 구동 노드(QBN)에 제공될 수 있다. 이 경우, 제2 구동 신호(QB)는 제1 로직 로우 레벨(VGL)일 수 있다.
또한, 플로팅 게이트 트랜지스터(110)에 포함되는 전달 트랜지스터(111)는 셋 신호(SET)에 기초하여 턴-온될 수 있다. 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 플로팅 게이트(FG)에 제공될 수 있다. 이 경우, 플로팅 게이트 트랜지스터(110)의 문턱 전압이 음의 방향으로 변동하더라도, 플로팅 게이트(FG)의 전압이 제2 로직 로우 레벨(VGL`)에 상응하는 전압이고, 플로팅 게이트 트랜지스터(110)의 게이트(G)의 전압은 제1 로직 로우 레벨(VGL)에 상응하는 전압인 경우, 플로팅 게이트 트랜지스터(110)는 턴-오프될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10a)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)를 포함하는 구동 트랜지스터들(110 내지 170) 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있다.
스캔라인 드라이버(10a)의 동작 구간들 중 리셋 구간(RSI) 동안, 셋 신호(SET)는 제2 로직 로우 레벨(VGL`)보다 작은 제3 로직 로우 레벨(VGL``)이고, 복수의 클럭 신호들은 로직 하이 레벨(H)일 수 있다.
예를 들어, 복수의 클럭 신호들은 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 포함할 수 있다. 리셋 구간(RSI) 동안, 제1 클럭 신호(CLK1)가 로직 하이 레벨(H)이고, 제2 클럭 신호(CLK2)가 로직 하이 레벨(H)이고, 제3 클럭 신호(CLK3)가 로직 하이 레벨(H)일 수 있다. 제1 클럭 신호(CLK1)가 로직 하이 레벨(H)인 경우, 제5 구동 트랜지스터(150)는 턴-온될 수 있다. 제5 구동 트랜지스터(150)가 턴-온되는 경우, 제2 구동 노드(QBN)에는 제1 클럭 신호(CLK1)가 제공될 수 있다. 이 경우, 제2 구동 노드(QBN)에 제공되는 제1 클럭 신호(CLK1)는 로직 하이 레벨(H)일 수 있다. 제2 구동 노드(QBN)에 제공되는 제1 클럭 신호(CLK1)가 로직 하이 레벨(H)인 경우, 제2 구동 신호(QB)는 로직 하이 레벨(H)일 수 있다.
또한, 제2 클럭 신호(CLK2)가 로직 하이 레벨(H)인 경우, 제1 구동 트랜지스터(110)는 턴-온될 수 있다. 제1 구동 트랜지스터(110)가 턴-온되는 경우, 제1 구동 노드(QN)에 스캔 입력 신호(S[N-1])가 제공될 수 있다. 이 경우, 제1 구동 노드(QN)에 제공되는 스캔 입력 신호(S[N-1])는 제1 로직 로우 레벨(VGL)일 수 있다. 제1 구동 노드(QN)에 제공되는 스캔 입력 신호(S[N-1])가 제1 로직 로우 레벨(VGL)인 경우, 제1 구동 신호(Q)는 제1 로직 로우 레벨(VGL)일 수 있다.
스캔라인 드라이버(10a)의 동작 구간들 중 셋 구간(SI) 및 리셋 구간(RSI)은 스캔라인 드라이버(10a)를 초기화하는 구간일 수 있다. 셋 구간(SI) 및 리셋 구간(RSI)은 매 프레임마다 수행될 수 있다.
스캔라인 드라이버(10a)의 동작 구간들 중 순차 구동 구간(SOI)은 제1 내지 6 구간(T1 내지 T6)을 포함할 수 있다. 제1 구간(T1) 동안, 제1 클럭 신호(CLK1)는 로직 하이 레벨(H)이고, 스캔 입력 신호(S[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 제1 로직 로우 레벨(VGL)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 로직 하이 레벨(H)이고, 스캔 출력 신호(S[N])는 제1 로직 로우 레벨(VGL)일 수 있다.
제2 구간(T2) 동안, 스캔 입력 신호(S[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨(H)이고, 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 로직 하이 레벨(H)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 로직 하이 레벨(H)이고, 스캔 출력 신호(S[N])는 로직 로우 레벨일 수 있다.
제3 구간(T3) 동안, 스캔 입력 신호(S[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 로직 하이 레벨(H)이고, 제1 클럭 신호(CLK1)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 로직 하이 레벨(H)보다 높은 부스팅 레벨(2H)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 제1 로직 로우 레벨(VGL)이고, 스캔 출력 신호(S[N])는 로직 하이 레벨(H)일 수 있다. 제3 구간(T3) 동안, 제1 버퍼 트랜지스터(310)가 턴-온되면 제3 클럭 신호(CLK3)가 버퍼 회로(300a)의 출력으로 전달될 수 있다. 이 경우, 풀-업 커패시터(CPU)에 의해 제1 구동 노드(QN)의 제1 구동 신호(Q)는 로직 하이 레벨(H)보다 높은 부스팅 레벨(2H)로 부스팅될 수 있다.
제4 구간(T4) 동안, 제3 클럭 신호(CLK3)는 로직 하이 레벨(H)이고, 스캔 입력 신호(S[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 로직 하이 레벨(H)보다 높은 부스팅 레벨(2H)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 제1 로직 로우 레벨(VGL)이고, 스캔 출력 신호(S[N])는 로직 하이 레벨(H)일 수 있다.
제5 구간(T5) 동안, 제1 클럭 신호(CLK1)는 로직 하이 레벨(H)이고, 스캔 입력 신호(S[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 로직 하이 레벨(H)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 로직 하이 레벨(H)이고, 스캔 출력 신호(S[N])는 제1 로직 로우 레벨(VGL)일 수 있다.
제6 구간(T6) 동안, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨(H)이고, 스캔 입력 신호(S[N-1]) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 제1 구동 노드(QN)의 제1 구동 신호(Q)는 제1 로직 로우 레벨(VGL)이고, 제2 구동 노드(QBN)의 제2 구동 신호(QB)는 로직 하이 레벨(H)이고, 스캔 출력 신호(S[N])는 제1 로직 로우 레벨(VGL)일 수 있다.
스캔라인 드라이버(10a)의 동작 구간들 중 동시 구동 구간(SMOI) 동안, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있고, 스캔 입력 신호(S[N-1]) 및 글로벌 클럭 신호(GCK)는 로직 하이 레벨(H)일 수 있다. 이 경우, 스캔 출력 신호(S[N])는 로직 하이 레벨(H)일 수 있다.
도 7은 도 1의 스캔라인 드라이버에 포함되는 플로팅 바디 트랜지스터를 나타내는 회로도이다.
도 7을 참조하면, 플로팅 바디 트랜지스터(120)는 바디 커패시터(CFB), 플로팅 바디(FB), 전달 트랜지스터(111)를 포함할 수 있다. 플로팅 바디 트랜지스터(120)에 포함되는 바디 커패시터(CFB)는 플로팅 바디 트랜지스터(120)의 게이트(G) 및 플로팅 바디(FB)를 연결할 수 있다. 즉, 바디 커패시터(CFB)는 플로팅 바디 트랜지스터(120)의 게이트(G) 및 플로팅 바디(FB) 사이에 배치될 수 있다.
예시적인 실시예에 있어서, 플로팅 바디(FB)는 전달 트랜지스터(111)의 제1 단과 연결되고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 제2 단에 제공될 수 있다. 예를 들어, 전달 트랜지스터(111)의 제1 단은 전달 트랜지스터(111)의 드레인(D1)일 수 있고, 전달 트랜지스터(111)의 제2 단은 전달 트랜지스터(111)의 소스(S1)일 수 있다. 제2 로직 로우 레벨(VGL`)은 제1 로직 로우 레벨(VGL) 보다 작을 수 있다. 플로팅 바디(FB)는 전달 트랜지스터(111)의 드레인(D1)과 연결되고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 소스(S1)에 제공될 수 있다.
예시적인 실시예에 있어서, 전달 트랜지스터(111)는 셋 신호(SET)에 기초하여 턴-온될 수 있다. 셋 신호(SET)가 로직 하이 레벨(H)인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 플로팅 바디(FB)에 제공될 수 있다.
예를 들어, 제1 시간(TA)에서, 플로팅 바디 트랜지스터(120)의 문턱 전압은 제1 문턱 전압(VTH1)일 수 있다. 제1 시간(TA) 이후 제 2시간(TB)에서 플로팅 바디 트랜지스터(120)의 문턱 전압은 제2 문턱 전압(VTH2)일 수 있다. 제1 시간(TA)에서 플로팅 바디 트랜지스터(120)의 문턱 전압에 해당하는 제1 문턱 전압(VTH1)은 0.5V 일 수 있고, 제 2 시간(TB)에서 플로팅 바디 트랜지스터(120)의 문턱 전압에 해당하는 제2 문턱 전압(VTH2)은 0V일 수 있다. 또한, 로직 하이 레벨(H)에 상응하는 전압은 1V이고, 제1 로직 로우 레벨(VGL)에 상응하는 전압은 0V이고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 -1V일 수 있다.
제1 시간(TA)에서 셋 신호(SET)가 1V인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압인 -1V는 플로팅 바디(FB)에 제공될 수 있다. 플로팅 바디 트랜지스터(120)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V이고, 플로팅 바디(FB)의 전압이 -1V인 경우, 플로팅 바디(FB)의 전압에 해당하는 -1V는 제1 문턱 전압(VTH1)에 해당하는 0.5V보다 작기 때문에 플로팅 바디 트랜지스터(120)는 턴-오프될 수 있다.
또한, 제2 시간(TB)에서 셋 신호(SET)가 1V인 경우, 전달 트랜지스터(111)는 턴-온될 수 있다. 전달 트랜지스터(111)가 턴-온되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압인 -1V는 플로팅 바디(FB)에 제공될 수 있다. 플로팅 바디 트랜지스터(120)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 0V이고, 플로팅 바디(FB)의 전압이 -1V인 경우, 플로팅 바디(FB)의 전압에 해당하는 -1V는 제2 문턱 전압(VTH2)에 해당하는 0V보다 작기 때문에 플로팅 바디 트랜지스터(120)는 턴-오프될 수 있다.
예시적인 실시예에 있어서, 플로팅 바디(FB)의 전압이 제2 로직 로우 레벨(VGL`)에 상응하는 전압이고, 플로팅 바디 트랜지스터(120)의 게이트(G)의 전압은 제1 로직 로우 레벨(VGL)에 상응하는 전압인 경우, 플로팅 바디 트랜지스터(120)는 턴-오프될 수 있다.
전달 트랜지스터(111)의 동작은 도 4를 참조하여 설명한 전달 트랜지스터(111)의 동작과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
도 8은 도 7의 플로팅 바디 트랜지스터를 나타내는 단면도이다.
도 7 및 8을 참조하면, 플로팅 바디 트랜지스터(120)는 바디 커패시터(CFB), 플로팅 바디(FB), 전달 트랜지스터(111)를 포함할 수 있다. 기판(141) 위에 플로팅 바디(FB)가 배치될 수 있다. 플로팅 바디(FB) 위에 제1 절연층(142)이 배치될 수 있다. 제1 절연층(142) 위에 액티브 영역이 배치될 수 있다. 액티브 영역은 제1 액티브 영역(ACTIVE1), 제2 액티브 영역(ACTIVE2) 및 제3 액티브 영역(ACTIVE3)을 포함할 수 있다. 제1 액티브 영역(ACTIVE1) 및 제2 액티브 영역(ACTIVE2) 위에 제2 절연층(143)이 배치될 수 있다. 제2 절연층(143) 위에 전달 트랜지스터(111)의 게이트(G1) 및 플로팅 바디 트랜지스터(120)의 게이트(G)가 배치될 수 있다.
전달 트랜지스터(111)의 게이트(G1)에 로직 하이 레벨(H)에 상응하는 전압이 인가되는 경우, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 소스(S1)로부터 제1 액티브 영역(ACTIVE1)을 통해서 전달 트랜지스터(111)의 드레인(D1)으로 전달될 수 있다. 전달 트랜지스터(111)의 드레인(D1)은 플로팅 바디(FB)와 연결될 수 있다. 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달 트랜지스터(111)의 소스(S1)로부터 제1 액티브 영역(ACTIVE1)을 통해서 전달 트랜지스터(111)의 드레인(D1)으로 전달되는 경우, 플로팅 바디(FB)의 전압은 제2 로직 로우 레벨(VGL`)에 상응하는 전압일 수 있다. 플로팅 바디(FB)의 전압이 제2 로직 로우 레벨(VGL`)에 상응하는 전압이고, 플로팅 바디 트랜지스터(120)의 게이트(G)의 전압이 제1 로직 로우 레벨(VGL)에 상응하는 전압인 경우, 플로팅 바디 트랜지스터(120)는 턴-오프될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10a)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 바디(FB)를 포함하는 구동 트랜지스터들(110 내지 170) 및 버퍼 트랜지스터들(310, 320)을 제공함으로써 성능을 높일 수 있다.
도 9는 본 발명의 일 실시예에 따른 스캔라인 드라이버를 나타내는 회로도이고, 도 10은 도 9의 스캔라인 드라이버의 동작 구간들을 나타내는 타이밍도이다.
도 9 및 10을 참조하면, 스캔라인 드라이버(10b)는 구동 회로(100b) 및 버퍼 회로(300b)를 포함한다. 구동 회로(100b)는 복수의 구동 트랜지스터들(110 내지 150) 및 복수의 리셋 트랜지스터들(180, 190)을 포함한다. 예를 들어, 복수의 구동 트랜지스터들은 제1 내지 5 구동 트랜지스터(110 내지 150)를 포함할 수 있고, 복수의 리셋 트랜지스터들(180, 190)은 제1 리셋 트랜지스터(180) 및 제2 리셋 트랜지스터(190)를 포함할 수 있다.
구동 회로(100b)는 스캔 입력 신호(S[N-1]) 및 복수의 클럭 신호들에 기초하여 제1 구동 노드(QN)에 제1 구동 신호(Q)를 제공하고, 제2 구동 노드(QBN)에 제2 구동 신호(QB)를 제공한다. 버퍼 회로(300b)는 복수의 버퍼 트랜지스터들(310, 320)을 포함한다. 버퍼 회로(300b)는 제1 구동 신호(Q) 및 제2 구동 신호(QB)에 기초하여 스캔 출력 신호(S[N])를 제공한다. 예를 들어, 버퍼 트랜지스터들은 제1 버퍼 트랜지스터(310) 및 제2 버퍼 트랜지스터(320)를 포함할 수 있다.
스캔라인 드라이버(10b)의 동작 구간들은 셋 구간(SI), 리셋 구간(RSI), 순차 구동 구간(SOI) 및 동시 구동 구간(SMOI)을 포함할 수 있다.
스캔라인 드라이버(10b)의 동작 구간들 중 셋 구간(SI), 리셋 구간(RSI) 및 동시 구동 구간(SMOI) 동안 스캔라인 드라이버(10b)는 도 6에서 설명한 것과 유사하게 동작할 수 있다.
스캔라인 드라이버(10b)의 동작 구간들 중 순차 구동 구간(SOI) 동안, 복수의 클럭 신호들 중 제1 클럭 신호(CLK1)가 로직 하이 레벨(H)인 경우, 복수의 클럭 신호들 중 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다.
예를 들어, 순차 구동 구간(SOI)은 제1 내지 6 구간(T1 내지 T6)을 포함할 수 있다. 제1 구간(T1) 동안, 제1 클럭 신호(CLK1)는 로직 하이 레벨(H)이고, 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 또한, 제2 구간(T2) 동안, 제2 클럭 신호(CLK2)는 로직 하이 레벨(H)이고, 제1 클럭 신호(CLK1) 및 제3 클럭 신호(CLK3)는 제1 로직 로우 레벨(VGL)일 수 있다. 또한, 제3 구간(T3) 동안, 제3 클럭 신호(CLK3)는 로직 하이 레벨(H)이고, 제1 클럭 신호 및 제2 클럭 신호(CLK2)는 제1 로직 로우 레벨(VGL)일 수 있다. 이 경우, 순차 구동 구간(SOI) 동안, 복수의 클럭 신호들 중 두 개의 클럭 신호들이 동시에 로직 하이 레벨(H)인 경우는 발생하지 않는다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1 및 11을 참조하면, 디스플레이 장치(20)는 복수의 스캔라인 드라이버들(21) 및 픽셀 어레이(22)를 포함한다. 예를 들어, 복수의 스캔라인 드라이버들(21)은 제1 내지 N 스캔라인 드라이버(11, 12, 13)를 포함한다. 복수의 스캔라인 드라이버들(21)은 복수의 클럭 신호들 및 스캔 입력 신호(S[N-1])에 기초하여 스캔 출력 신호(S[N])를 상응하는 스캔라인에 제공한다. 스캔 시작 펄스(S[0])는 스캔라인 드라이버들(21)에 포함되는 제1 스캔라인 드라이버(11)에 제공될 수 있다. 픽셀 어레이(22)는 스캔 출력 신호(S[N])에 기초하여 구동한다.
복수의 스캔라인 드라이버들(21)의 각각은 구동 회로(100a) 및 버퍼 회로(300a)를 포함한다. 구동 회로(100a)는 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 리셋 트랜지스터들(180, 190)을 포함하고, 스캔 입력 신호(S[N-1]) 및 복수의 클럭 신호들에 기초하여 제1 구동 노드(QN)에 제1 구동 신호(Q)를 제공하고, 제2 구동 노드(QBN)에 제2 구동 신호(QB)를 제공한다. 버퍼 회로(300a)는 복수의 버퍼 트랜지스터들(310, 320)을 포함하고, 제1 구동 신호(Q) 및 제2 구동 신호(QB)에 기초하여 스캔 출력 신호(S[N])를 제공한다. 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 버퍼 트랜지스터들(310, 320)의 각각에 해당하는 플로팅 게이트 트랜지스터(110)(또는, 플로팅 바디 트랜지스터(120))는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는, 플로팅 바디(FB))를 포함한다.
플로팅 게이트(FG)(또는, 플로팅 바디(FB))는 전달 트랜지스터(111)의 제1 단과 연결되고, 제2 로직 로우 레벨(VGL`)에 상응하는 전압은 전달 트랜지스터(111)의 제2 단에 제공되고, 전달 트랜지스터(111)는 셋 신호(SET)에 기초하여 턴-온될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10a)는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는, 플로팅 바디(FB))를 포함하는 구동 트랜지스터들(110 내지 170) 및 버퍼 트랜지스터들(310, 320)을 제공함으로써 성능을 높일 수 있다.
도 12는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1 및 12를 참조하면, 디스플레이 장치(30)는 클럭 신호 제공기(31), 복수의 스캔라인 드라이버들(21) 및 픽셀 어레이(22)를 포함한다. 클럭 신호 제공기(31)는 복수의 클럭 신호들(CLKS, GCK)을 제공한다. 복수의 스캔라인 드라이버들(21)은 복수의 클럭 신호들 및 스캔 입력 신호(S[N-1])에 기초하여 스캔 출력 신호(S[N])를 상응하는 스캔라인에 제공한다. 스캔 시작 펄스(S[0])는 스캔라인 드라이버들(21)에 제공될 수 있다. 픽셀 어레이(22)는 스캔 출력 신호(S[N])에 기초하여 구동할 수 있다. 복수의 스캔라인 드라이버들(21)의 각각은 구동 회로(100a) 및 버퍼 회로(300a)를 포함한다. 구동 회로(100a)는 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 리셋 트랜지스터들(180, 190)을 포함하고, 스캔 입력 신호(S[N-1]) 및 복수의 클럭 신호들에 기초하여 제1 구동 노드(QN)에 제1 구동 신호(Q)를 제공하고, 제2 구동 노드(QBN)에 제2 구동 신호(QB)를 제공한다. 버퍼 회로(300a)는 복수의 버퍼 트랜지스터들을 포함하고, 제1 구동 신호(Q) 및 제2 구동 신호(QB)에 기초하여 스캔 출력 신호(S[N])를 제공한다. 복수의 구동 트랜지스터들(110 내지 170) 및 복수의 버퍼 트랜지스터들(310, 320)의 각각에 해당하는 플로팅 게이트 트랜지스터(110)(또는, 플로팅 바디 트랜지스터(120))는 제1 로직 로우 레벨(VGL) 보다 작은 제2 로직 로우 레벨(VGL`)에 상응하는 전압이 전달되는 플로팅 게이트(FG)(또는, 플로팅 바디(FB))를 포함한다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(700)는 프로세서(710), 메모리 장치(720), 저장 장치(730), 입출력 장치(740), 파워 서플라이(750) 및 디스플레이 장치(760)를 포함할 수 있다. 컴퓨팅 시스템(700)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(720)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(730)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(740)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(750)는 컴퓨팅 시스템(700)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(760)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
실시예에 따라, 컴퓨팅 시스템(700)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 디스플레이 장치(760)를 포함하는 임의의 전자 기기일 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 구동 트랜지스터들 및 버퍼 트랜지스터들을 제공함으로써 성능을 높일 수 있어 다양한 디스플레이 시스템에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 스캔 입력 신호 및 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공하는 구동 회로; 및
    복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공하는 버퍼 회로를 포함하고,
    상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 스캔라인 드라이버.
  2. 제1 항에 있어서,
    상기 플로팅 게이트 트랜지스터에 포함되는 게이트 커패시터는 상기 플로팅 게이트 트랜지스터의 게이트 및 상기 플로팅 게이트를 연결하는 것을 특징으로 하는 스캔라인 드라이버.
  3. 제2 항에 있어서,
    상기 플로팅 게이트는 전달 트랜지스터의 제1 단과 연결되고,
    상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  4. 제3 항에 있어서,
    상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온되는 것을 특징으로 하는 스캔라인 드라이버.
  5. 제4 항에 있어서,
    상기 셋 신호가 로직 하이 레벨인 경우, 상기 전달 트랜지스터는 턴-온되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 플로팅 게이트에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  6. 제5 항에 있어서,
    상기 플로팅 게이트의 전압이 상기 제2 로직 로우 레벨에 상응하는 전압이고, 상기 플로팅 게이트 트랜지스터의 게이트의 전압은 상기 제1 로직 로우 레벨에 상응하는 전압인 경우, 상기 플로팅 게이트 트랜지스터는 턴-오프되는 것을 특징으로 하는 스캔라인 드라이버.
  7. 제4 항에 있어서,
    상기 셋 신호가 상기 제1 로직 로우 레벨 및 상기 제2 로직 로우 레벨과 상이한 제3 로직 로우 레벨인 경우, 상기 전달 트랜지스터는 턴-오프되는 것을 특징으로 하는 스캔라인 드라이버.
  8. 제7 항에 있어서,
    상기 제3 로직 로우 레벨은 상기 제2 로직 로우 레벨보다 작은 것을 특징으로 하는 스캔라인 드라이버.
  9. 제1 항에 있어서,
    상기 리셋 트랜지스터들 중 제1 리셋 트랜지스터의 제1 단은 제1 구동 노드와 연결되고,
    상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제1 리셋 트랜지스터의 제2 단에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  10. 제9 항에 있어서,
    상기 제1 리셋 트랜지스터는 셋 신호에 기초하여 턴-온되는 것을 특징으로 하는 스캔라인 드라이버.
  11. 제10 항에 있어서,
    상기 셋 신호가 로직 하이 레벨인 경우, 상기 제1 리셋 트랜지스터는 턴-온되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제1 구동 노드에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  12. 제1 항에 있어서,
    상기 리셋 트랜지스터들 중 제2 리셋 트랜지스터의 제1 단은 제2 구동 노드와 연결되고,
    상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제2 리셋 트랜지스터의 제2 단에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  13. 제12 항에 있어서,
    상기 제2 리셋 트랜지스터는 셋 신호에 기초하여 턴-온되는 것을 특징으로 하는 스캔라인 드라이버.
  14. 제13 항에 있어서,
    상기 셋 신호가 로직 하이 레벨인 경우, 상기 제2 리셋 트랜지스터는 턴-온되고, 상기 제1 로직 로우 레벨에 상응하는 전압은 상기 제2 구동 노드에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  15. 제1 항에 있어서,
    상기 스캔라인 드라이버의 동작 구간들 중 셋 구간 동안, 셋 신호는 로직 하이 레벨이고, 상기 복수의 클럭 신호들은 상기 제1 로직 로우 레벨인 것을 특징으로 하는 스캔라인 드라이버.
  16. 제15 항에 있어서,
    상기 스캔라인 드라이버의 동작 구간들 중 리셋 구간 동안, 상기 셋 신호는 상기 제2 로직 로우 레벨보다 작은 제3 로직 로우 레벨이고, 상기 복수의 클럭 신호들은 상기 로직 하이 레벨인 것을 특징으로 하는 스캔라인 드라이버.
  17. 제16 항에 있어서,
    상기 스캔라인 드라이버의 동작 구간들 중 순차 구동 구간 동안, 상기 복수의 클럭 신호들 중 제1 클럭 신호가 상기 로직 하이 레벨인 경우, 상기 복수의 클럭 신호들 중 제2 클럭 신호 및 제3 클럭 신호는 제1 로직 로우 레벨인 것을 특징으로 하는 스캔라인 드라이버.
  18. 복수의 클럭 신호들 및 스캔 입력 신호에 기초하여 스캔 출력 신호를 상응하는 스캔라인에 제공하는 복수의 스캔라인 드라이버들; 및
    상기 스캔 출력 신호에 기초하여 구동하는 픽셀 어레이를 포함하고,
    상기 복수의 스캔라인 드라이버들의 각각은,
    복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 상기 스캔 입력 신호 및 상기 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공하는 구동 회로; 및
    복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공하는 버퍼 회로를 포함하고,
    상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 플로팅 게이트는 전달 트랜지스터의 제1 단과 연결되고,
    상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공되고,
    상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온되는 것을 특징으로 하는 디스플레이 장치.
  20. 복수의 클럭 신호들을 제공하는 클럭 신호 제공기;
    상기 복수의 클럭 신호들 및 스캔 입력 신호에 기초하여 스캔 출력 신호를 상응하는 스캔라인에 제공하는 복수의 스캔라인 드라이버들; 및
    상기 스캔 출력 신호에 기초하여 구동하는 픽셀 어레이를 포함하고,
    상기 복수의 스캔라인 드라이버들의 각각은,
    복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 상기 스캔 입력 신호 및 상기 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공하는 구동 회로; 및
    복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공하는 버퍼 회로를 포함하고,
    상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 게이트를 포함하는 디스플레이 장치.
  21. 복수의 구동 트랜지스터들 및 복수의 리셋 트랜지스터들을 포함하고, 스캔 입력 신호 및 복수의 클럭 신호들에 기초하여 제1 구동 노드에 제1 구동 신호를 제공하고, 제2 구동 노드에 제2 구동 신호를 제공하는 구동 회로; 및
    복수의 버퍼 트랜지스터들을 포함하고, 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 스캔 출력 신호를 제공하는 버퍼 회로를 포함하고,
    상기 복수의 구동 트랜지스터들 및 상기 복수의 버퍼 트랜지스터들의 각각에 해당하는 플로팅 게이트 트랜지스터는 제1 로직 로우 레벨 보다 작은 제2 로직 로우 레벨에 상응하는 전압이 전달되는 플로팅 바디를 포함하는 스캔라인 드라이버.
  22. 제21 항에 있어서,
    상기 플로팅 게이트 트랜지스터에 포함되는 게이트 커패시터는 상기 플로팅 게이트 트랜지스터의 게이트 및 상기 플로팅 바디를 연결하는 것을 특징으로 하는 스캔라인 드라이버.
  23. 제22 항에 있어서,
    상기 플로팅 바디는 전달 트랜지스터의 제1 단과 연결되고,
    상기 제2 로직 로우 레벨에 상응하는 전압은 상기 전달 트랜지스터의 제2 단에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  24. 제23 항에 있어서,
    상기 전달 트랜지스터는 셋 신호에 기초하여 턴-온되고, 상기 제2 로직 로우 레벨에 상응하는 전압은 상기 플로팅 바디에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  25. 제24 항에 있어서,
    상기 플로팅 바디의 전압이 상기 제2 로직 로우 레벨에 상응하는 전압이고, 상기 플로팅 바디 트랜지스터의 게이트의 전압은 상기 제1 로직 로우 레벨에 상응하는 전압인 경우, 상기 플로팅 바디 트랜지스터는 턴-오프되는 것을 특징으로 하는 스캔라인 드라이버.
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