JP2021039330A - スキャンドライバ及び表示装置 - Google Patents

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Abstract

【課題】スキャンドライバのサイズ及び電力消耗を減少させる。【解決手段】スキャンドライバの各ステージは、アクティブレベルとして第１のローレベルを有する、第１及び第２のクロック信号を受信するとともに、前記アクティブレベルとしてハイレベルを有する第３のクロック信号を受信する。前記各ステージは、(1)入力信号及び前記第１のクロック信号に基づいて、第１のノードの電圧を前記第１のローレベルに変更し、前記第２のクロック信号に基づいて、前記第１のノードの電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路と、(2)前記第１のノードの電圧に応答して、前記第２のクロック信号を、アクティブロー・スキャン信号として出力する第１の出力バッファと、(3)前記第１のノードの電圧に応答して、前記第３のクロック信号を、アクティブハイ・スキャン信号として出力する第２の出力バッファとを含む。【選択図】図１

Description

本発明は、表示装置に関し、より詳しくは、アクティブロー・スキャン信号及びアクティブハイ・スキャン信号を出力するスキャンドライバ及びこれを含む表示装置に関する。
最近、表示装置の電力消耗を減少することが求められており、特に、スマートフォン、タブレットコンピュータといったモバイル機器における表示装置の電力消耗を減少させることが求められている。このような表示装置の電力消耗の減少のために、入力映像データの入力フレーム周波数よりも低い周波数で、表示パネルを駆動又はリフレッシュする低周波駆動の技術が開発されている。
一方、このような低周波駆動の技術が適用された表示装置では、各画素が互いに異なるタイプのトランジスタを含む。例えば、前記表示装置の画素は、ＬＴＰＳ(Low-Temperature Polycrystalline Silicon)ＰＭＯＳトランジスタだけでなく、酸化物(Oxide)ＮＭＯＳトランジスタを含む。この場合、前記表示装置のスキャンドライバは、前記ＰＭＯＳトランジスタに対するアクティブロー・スキャン信号を生成するＰタイプのステージだけでなく、前記ＮＭＯＳトランジスタに対するアクティブハイ・スキャン信号を生成する別のＮタイプのステージを含まなければならない。これにより、互いに異なるタイプのトランジスタに対するスキャン信号を生成するために、スキャンドライバのサイズ及び電力消耗が増加している。
特許第6389043号公報（特開2015-026051号公報）
本発明の目的は、薄肉のサイズを有し、電力消耗を減少することができるスキャンドライバを提供することである。
本発明の他の目的は、前記スキャンドライバを含む表示装置を提供することである。
但し、本発明の解決しようとする課題は、前記言及された課題に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で様々に拡張されることができる。
本発明の目的を達成するために、本発明の実施例によるスキャンドライバは、複数のステージを含むスキャンドライバであって、前記複数のステージのそれぞれは、アクティブレベルとして、第１のローレベルを有する第１及び第２のクロック信号を受信し、前記アクティブレベルとして、ハイレベルを有する第３のクロック信号を受信し、前記複数のステージのそれぞれは、入力信号及び前記第１のクロック信号に基づいて、第１のノードの電圧を前記第１のローレベルに変更し、前記第２のクロック信号に基づいて、前記第１のノードの電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路と、前記第１のノードの電圧に応答して、前記第２のクロック信号を、アクティブロー・スキャン信号として出力する第１の出力バッファと、前記第１のノードの電圧に応答して、前記第３のクロック信号を、アクティブハイ・スキャン信号として出力する第２の出力バッファとを含むことを特徴とする。
前記第３のクロック信号の立上り時点から立下り時点までのアクティブ区間は、前記第２のクロック信号の立下り時点から立上り時点までのアクティブ区間と部分的に重なる。
前記第３のクロック信号の立上り時点は、前記第１のクロック信号の立下り時点よりも遅れ、前記第３のクロック信号の立下り時点は、前記第２のクロック信号の立下り時点よりも遅れ、前記第２のクロック信号の立上り時点よりも先立っている。
前記ロジック回路は、前記第１のクロック信号に応答して、前記入力信号を、第３のノードに伝達する入力部と、前記第１のノードと前記第３のノードの間に配置され、前記第１のノードの電圧が前記第１のローレベルに変更されるように、前記第３のノードにおける前記入力信号を、前記第１のノードに伝達する応力緩和部と、前記第２のクロック信号に応答して、前記第１のノードをブートストラップし、前記第１のノードの電圧を、前記第２のローレベルに変更するブートストラップ部と、前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号が出力される間、第２のノード及び第４のノードを前記ハイレベルに保持する保持部と、前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号が出力された後、前記第４のノードの電圧に応答して、前記第３のノードにハイゲート電圧を周期的に印加し、前記第２のノードの電圧を周期的に前記第２のローレベルに変更する安定化部とを含む。
前記入力部は、前記第１のクロック信号を受信するゲートと、前記入力信号を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第１のトランジスタを含む。
前記ブートストラップ部は、前記アクティブロー・スキャン信号が出力される第１の出力ノードに連結された第１の電極と、前記第１のノードに連結された第２の電極とを含む第１のキャパシタを含む。
前記安定化部は、前記第４のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第２のトランジスタと、前記第４のノードに連結された第１の電極と、前記第２のノードに連結された第２の電極とを含む第２のキャパシタと、前記第２のノードに連結されたゲートと、前記第４のノードに連結された第１の端子と、前記第２のクロック信号を受信する第２の端子とを含む第３のトランジスタと、前記第１のクロック信号を受信するゲートと、前記第２のノードに連結された第１の端子と、ローゲート電圧を受信する第２の端子とを含む第５のトランジスタとを含む。
前記複数のステージのそれぞれは、前記アクティブレベルとしてハイレベルを有し、前記第３のクロック信号と異なる位相を有する第４のクロック信号を更に受信し、前記安定化部は、前記第４のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第２のトランジスタと、前記第４のノードに連結された第１の電極と、前記第２のノードに連結された第２の電極とを含む第２のキャパシタと、前記第２のノードに連結されたゲートと、前記第４のノードに連結された第１の端子と、前記第４のクロック信号を受信する第２の端子とを含む第３のトランジスタと、前記第１のクロック信号を受信するゲートと、前記第２のノードに連結された第１の端子と、ローゲート電圧を受信する第２の端子とを含む第５のトランジスタとを含む。
前記保持部は、前記第３のノードに連結されたゲートと、前記第２のノードに連結された第１の端子と、前記第１のクロック信号を受信する第２の端子とを含む第４のトランジスタと、前記第３のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第４のノードに連結された第２の端子とを含む第６のトランジスタとを含む。
前記応力緩和部は、ローゲート電圧を受信するゲートと、前記第３のノードに連結された第１の端子と、前記第１のノードに連結された第２の端子とを含む第７のトランジスタを含む。
前記第１の出力バッファは、前記第１のノードに連結されたゲートと、前記アクティブロー・スキャン信号が出力される第１の出力ノードに連結された第１の端子と、前記第２のクロック信号を受信する第２の端子とを含む第８のトランジスタと、第２のノードに連結されたゲートと、ハイゲート電圧を受信する第１の端子と、前記第１の出力ノードに連結された第２の端子とを含む第９のトランジスタとを含む。
前記第２の出力バッファは、前記第１のノードに連結されたゲートと、前記アクティブハイ・スキャン信号が出力される第２の出力ノードに連結された第１の端子と、前記第３のクロック信号を受信する第２の端子とを含む第１０のトランジスタと、第２のノードに連結されたゲートと、ローゲート電圧を受信する第１の端子と、前記第２の出力ノードに連結された第２の端子とを含む第１１のトランジスタとを含む。
本発明の目的を達成するために、本発明の実施例によるスキャンドライバは、複数のステージを含む。前記複数のステージのそれぞれは、第１のクロック信号を受信するゲート、入力信号を受信する第１の端子、及び第３のノードに連結された第２の端子を含む第１のトランジスタと、第４のノードに連結されたゲート、ハイゲート電圧を受信する第１の端子、及び前記第３のノードに連結された第２の端子を含む第２のトランジスタと、第２のノードに連結されたゲート、前記第４のノードに連結された第１の端子、及び第２の端子を含む第３のトランジスタと、前記第３のノードに連結されたゲート、前記第２のノードに連結された第１の端子、及び前記第１のクロック信号を受信する第２の端子を含む第４のトランジスタと、前記第１のクロック信号を受信するゲート、前記第２のノードに連結された第１の端子、及びローゲート電圧を受信する第２の端子を含む第５のトランジスタと、前記第３のノードに連結されたゲート、前記ハイゲート電圧を受信する第１の端子、及び前記第４のノードに連結された第２の端子を含む第６のトランジスタと、前記ローゲート電圧を受信するゲート、前記第３のノードに連結された第１の端子、及び第１のノードに連結された第２の端子を含む第７のトランジスタと、第１の出力ノードに連結された第１の電極、及び前記第１のノードに連結された第２の電極を含む第１のキャパシタと、前記第４のノードに連結された第１の電極、及び前記第２のノードに連結された第２の電極を含む第２のキャパシタと、前記第１のノードに連結されたゲート、前記第１の出力ノードに連結された第１の端子、及び第２のクロック信号を受信する第２の端子を含む第８のトランジスタと、前記第２のノードに連結されたゲート、前記ハイゲート電圧を受信する第１の端子、及び前記第１の出力ノードに連結された第２の端子を含む第９のトランジスタと、前記第１のノードに連結されたゲート、第２の出力ノードに連結された第１の端子、及び第３のクロック信号を受信する第２の端子を含む第１０のトランジスタと、前記第２のノードに連結されたゲート、前記ローゲート電圧を受信する第１の端子、及び前記第２の出力ノードに連結された第２の端子を含む第１１のトランジスタとを含む。
前記第１及び第２のクロック信号は、アクティブレベルとして、ローレベルを有し、互いに異なる位相を有し、前記第３のクロック信号は、前記アクティブレベルとして、ハイレベルを有する。
前記第３のクロック信号の立上り時点から立下り時点までのアクティブ区間は、前記第２のクロック信号の立下り時点から立上り時点までのアクティブ区間と部分的に重なる。
前記第３のクロック信号の立上り時点は、前記第１のクロック信号の立下り時点より遅れ、前記第３のクロック信号の立下り時点は、前記第２のクロック信号の立下り時点より遅れ、前記第２のクロック信号の立上り時点より先立っている。
前記第３のトランジスタの前記第２の端子は、前記第２のクロック信号を受信するか、アクティブレベルとしてハイレベルを有し、第３のクロック信号と異なる位相を有する第４のクロック信号を受信する。
本発明の他の目的を達成するために、本発明の実施例による表示装置は、複数の画素を含む表示パネルと、前記複数の画素にデータ信号を提供するデータドライバと、前記複数の画素に複数のアクティブロー・スキャン信号及び複数のアクティブハイ・スキャン信号を提供するスキャンドライバと、前記データドライバ及び前記スキャンドライバを制御するコントローラとを含む。前記スキャンドライバは、複数のステージを含む。前記複数のステージのそれぞれは、アクティブレベルとして、第１のローレベルを有する第１及び第２のクロック信号を受信し、前記アクティブレベルとして、ハイレベルを有する第３のクロック信号を受信する。前記複数のステージのそれぞれは、入力信号及び前記第１のクロック信号に基づいて、第１のノードの電圧を前記第１のローレベルに変更し、前記第２のクロック信号に基づいて、前記第１のノードの電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路と、前記第１のノードの電圧に応答して、前記第２のクロック信号を次のステージの前記入力信号として出力する第１の出力バッファと、前記第１のノードの電圧に応答して、前記第３のクロック信号を前記複数のアクティブハイ・スキャン信号の対応する１つとして出力する第２の出力バッファとを含む。
前記複数のステージのそれぞれの前記第１の出力バッファより出力される前記第２のクロック信号は、前記複数のアクティブロー・スキャン信号の対応する１つとして、前記複数の画素のうち、対応する行の画素に提供される。前記複数のステージは、前記複数の画素に前記複数のアクティブロー・スキャン信号を順次提供し、前記複数の画素に、前記複数のアクティブハイ・スキャン信号を順次提供する。
前記スキャンドライバは、複数のＰタイプのステージを更に含む。前記複数のＰタイプのステージは、前記複数の画素に、前記複数のアクティブロー・スキャン信号を順次提供し、前記複数のステージは、前記複数の画素に、前記複数のアクティブハイ・スキャン信号を順次提供する。
本発明のスキャンドライバ及び表示装置によると、各ステージは、アクティブロー・スキャン信号を出力する第１の出力バッファと、アクティブハイ・スキャン信号を出力する第２の出力バッファとを含む。これによって、前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号をそれぞれ出力する別のステージを含むスキャンドライバと比較して、本発明の実施例によるスキャンドライバのサイズ及び電力消耗を減少することができる。
但し、本発明の効果は、前記で言及した効果に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で様々に拡張されることができる。
図１は、本発明の一実施例によるスキャンドライバに含まれたステージを示す回路図である。 図２は、図１のステージの動作の一例を説明するためのタイミング図である。 図３は、図１のステージの動作の一例を説明するための回路図である。 図４は、図１のステージの動作の一例を説明するための回路図である。 図５は、図１のステージの動作の一例を説明するための回路図である。 図６は、図１のステージの動作の一例を説明するための回路図である。 図７は、図１のステージの動作の一例を説明するための回路図である。 図８は、図１のステージの動作の一例を説明するための回路図である。 図９は、図１のステージの動作の一例を説明するための回路図である。 図１０は、本発明の他の実施例によるスキャンドライバに含まれたステージを示す回路図である。 図１１は、本発明の実施例によるスキャンドライバを含む表示装置を示すブロック図である。 図１２は、本発明の実施例による表示装置に含まれた画素の一例を示す回路図である。 図１３は、本発明の一実施例による図１０の表示装置に含まれたスキャンドライバを示すブロック図である。 図１４は、本発明の一実施例によるスキャンドライバの動作の一例を説明するためのタイミング図である。 図１５は、本発明の他の実施例によるスキャンドライバを含む表示装置を示すブロック図である。 図１６は、本発明の他の実施例による図１５の表示装置に含まれたスキャンドライバを示すブロック図である。 図１７は、図１６のスキャンドライバに含まれたＰタイプのステージの一例を示す回路図である。 図１８は、本発明の他の実施例によるスキャンドライバの動作の一例を説明するためのタイミングチャートである。 図１９は、本発明の実施例による表示装置を含む電子機器を示すブロック図である。
以下、添付の図面を参照して、本発明の好適な実施例を詳しく説明する。図面上の同一の構成要素に対しては、同一の図面符号を付し、同一の構成要素に対して重複する説明は、省略する。
図１は、本発明の一実施例によるスキャンドライバに含まれたステージを示す回路図である。
図１に示しているように、本発明の実施例によるスキャンドライバに含まれた各ステージ１００は、入力信号(SIN)として、スキャン開始信号(FLM)又は以前（特には、前段(一つ前)または前々段(２つ前)）のステージから出力された以前のアクティブロー・スキャン信号(PRE_PSS)を受信し、アクティブレベルとして第１のローレベルを有する第１及び第２のクロック信号(CLK1, CLK2)を受信し、前記アクティブレベルとしてハイレベルを有する第３のクロック信号(CLK3)を受信する。一実施例として、前記スキャンドライバに含まれた複数のステージのうち、奇数番目のステージは、第１及び第２のクロック信号(CLK1, CLK2)として、互いに異なる位相(例えば、逆位相)を有し、前記アクティブレベルとして前記第１のローレベルを有するＰＭＯＳトランジスタのための第１及び第２のＰタイプのクロック信号(PCLK1, PCLK2)を受信し、偶数番目のステージは、第１及び第２のクロック信号(CLK1, CLK2)として、第２及び第１のＰタイプのクロック信号(PCLK2, PCLK1)を受信する。また、前記奇数番目のステージは、第３のクロック信号(CLK3)として、互いに異なる位相(例えば、逆位相)を有し、前記アクティブレベルとして前記ハイレベルを有するＮＭＯＳトランジスタのための第１及び第２のＮタイプのクロック信号(NCLK1, NCLK2)のうち、第２のＮタイプのクロック信号(NCLK2)を受信し、前記偶数番目のステージは、第３のクロック信号(CLK3)として、第１のＮタイプのクロック信号(NCLK1)を受信する。
本発明の実施例による前記スキャンドライバに含まれた各ステージ１００は、入力信号(SIN)及び第１のクロック信号(CLK1)に基づいて、第１のノード(NQ)の電圧を、前記第１のローレベルに変更し、第２のクロック信号(CLK2)に基づいて、第１のノード(NQ)の電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路１１０と、第１のノード(NQ)の電圧に応答して、第２のクロック信号(CLK2)を、アクティブロー・スキャン信号(PSS)として出力する第１の出力バッファ１２０と、第１のノード(NQ)の電圧に応答して、第３のクロック信号(CLK3)を、アクティブハイ・スキャン信号(NSS)として出力する第２の出力バッファ１３０とを含む。
一実施例として、ロジック回路１１０は、図１に示しているように、入力部１４０と、応力緩和部１５０と、ブートストラップ部１６０と、保持部１７０と、安定化部１８０とを含む。
入力部１４０は、第１のクロック信号(CLK1)に応答して、入力信号(SIN)を、第３のノード(NQ’)に伝達する。ここで、応力緩和部１５０がＱノードに配置されることで、前記Ｑノードは、第１のノード(NQ)と第３のノード(NQ’)とに分けられ、入力部１４０は、第３のノード(NQ’)に連結される。一実施例として、入力部１４０は、第１のクロック信号(CLK1)を受信するゲートと、入力信号(SIN)を受信する第１の端子と、第３のノード(NQ’)に連結された第２の端子とを含む第１のトランジスタ(T1)を含む。
応力緩和部１５０は、第１のノード(NQ)と第３のノード(NQ’)の間に配置され、第３のノード(NQ’)における入力信号(SIN)を、第１のノード(NQ)に伝達する。第１のノード(NQ)に伝達された入力信号(SIN)により、第１のノード(NQ)の電圧は、前記第１のローレベルに変更される。一実施例として、応力緩和部１５０は、ローゲート電圧(VGL)を受信するゲートと、第３のノード(NQ’)に連結された第１の端子と、第１のノード(NQ)に連結された第２の端子とを含む、第７のトランジスタ(T7)を含む。
ブートストラップ部１６０は、第２のクロック信号(CLK2)に応答して、第１のノード(NQ)をブートストラップ(起動)して、第１のノード(NQ)の電圧を、前記第１のローレベルから、前記第１のローレベルよりも低い第２のローレベルに変更する。一実施例として、前記第１のローレベルと前記第２のローレベルの間の電圧レベルの差は、前記ハイレベルと前記第１のローレベルの間の電圧レベルの差に対応するが、これに限定されない。また、一実施例として、ブートストラップ部１６０は、アクティブロー・スキャン信号(PSS)が出力される第１の出力ノード(NO_PSS)に連結された第１の電極と、第１のノード(NQ)に連結された第２の電極とを含む第１のキャパシタ(C1)を含む。
保持部１７０は、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力される間、第２のノード(NQB)及び第４のノード(NQB’)を、前記ハイレベルに保持させる。ここで、第２のキャパシタ(C2)がＱＢノードに配置され、前記ＱＢノードは、第２のノード(NQB)と第４のノード(NQB’)とに分けられ、保持部１７０は、第２のノード(NQB)及び第４のノード(NQB’)に連結される。一実施例として、保持部１７０は、第３のノード(NQ’)に連結されたゲート、第２のノード(NQB)に連結された第１の端子、及び第１のクロック信号(CLK1)を受信する第２の端子を含む第４のトランジスタ(T4)と、第３のノード(NQ’)に連結されたゲート、ハイゲート電圧(VGH)を受信する第１の端子、及び第４のノード(NQB’)に連結された第２の端子を含む第６のトランジスタ(T6)とを含む。一実施例として、図１に示しているように、第４のトランジスタ(T4)は、直列に連結された２つのトランジスタを含むデュアルトランジスタとして具現可能であるが、これに限定されない。
安定化部１８０は、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力された後、第４のノード(NQB’)の電圧に応答して、第１のノード(NQ)又は第３のノード(NQ’)に、ハイゲート電圧(VGH)を周期的に印加し、第２のノード(NQB)の電圧を、周期的に前記第２のローレベルに変更する。例えば、安定化部１８０は、第３のノード(NQ’)にハイゲート電圧(VGH)を周期的に印加し、第３のノード(NQ’)に印加されたハイゲート電圧(VGH)は、第７のトランジスタ(T7)に伝達され、これによって、第１のノード(NQ)にも、ハイゲート電圧(VGH)が周期的に印加される。他の実施例として、安定化部１８０は、第１のノード(NQ)に、ハイゲート電圧(VGH)を周期的に印加する。また、安定化部１８０は、第２のノード(NQB)の電圧を、周期的に前記第２のローレベルに変更し、前記第２のローレベルを有する第２のノード(NQB)の電圧に基づいて、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が、前記ローレベル(又は、前記第１のローレベル)及び前記ハイレベルにそれぞれ安定化される。一実施例として、安定化部１８０は、第４のノード(NQB’)に連結されたゲート、ハイゲート電圧(VGH)を受信する第１の端子、及び第３のノード(NQ’)に連結された第２の端子を含む第２のトランジスタ(T2)と、第４のノード(NQB’)に連結された第１の電極、及び第２のノード(NQB)に連結された第２の電極を含む第２のキャパシタ(C2)と、第２のノード(NQB)に連結されたゲート、第４のノード(NQB’)に連結された第１の端子、及び第２のクロック信号(CLK2)を受信する第２の端子を含む第３のトランジスタ(T3)と、第１のクロック信号(CLK1)を受信するゲート、第２のノード(NQB)に連結された第１の端子、及びローゲート電圧(VGL)を受信する第２の端子を含む第５のトランジスタ(T5)とを含む。一実施例として、図１に示しているように、第３のトランジスタ(T3)は、直列に連結された２つのトランジスタを含むデュアルトランジスタとして具現可能であるが、これに限定されない。
第１の出力バッファ１２０は、第１のノード(NQ)の電圧及び/又は第２のノード(NQB)の電圧により制御され、画素に含まれたＰＭＯＳトランジスタのためのアクティブロー・スキャン信号(PSS)を出力する。アクティブロー・スキャン信号(PSS)は、前記アクティブレベルとして、前記ローレベル(又は、前記第１のローレベル)を有する。一実施例として、第１の出力バッファ１２０は、第１のノード(NQ)に連結されたゲート、アクティブロー・スキャン信号(PSS)が出力される第１の出力ノード(NO_PSS)に連結された第１の端子、及び第２のクロック信号(CLK2)を受信する第２の端子を含む第８のトランジスタ(T8)と、第２のノード(NQB)に連結されたゲート、ハイゲート電圧(VGH)を受信する第１の端子、及び第１の出力ノード(NO_PSS)に連結された第２の端子を含む第９のトランジスタ(T9)とを含む。
第２の出力バッファ１３０は、第１の出力バッファ１２０と同様に、第１のノード(NQ)の電圧及び/又は第２のノード(NQB)の電圧により制御される。また、第２の出力バッファ１３０は、前記画素に含まれたＮＭＯＳトランジスタのためのアクティブハイ・スキャン信号(NSS)を出力する。アクティブハイ・スキャン信号(NSS)は、前記アクティブレベルとして、前記ハイレベルを有する。一実施例として、第２の出力バッファ１３０は、第１のノード(NQ)に連結されたゲート、アクティブハイ・スキャン信号(NSS)が出力される第２の出力ノード(NO_NSS)に連結された第１の端子、及び第３のクロック信号(CLK3)を受信する第２の端子を含む第１０のトランジスタ(T10)と、第２のノード(NQB)に連結されたゲート、ローゲート電圧(VGL)を受信する第１の端子、及び第２の出力ノード(NO_NSS)に連結された第２の端子を含む第１１のトランジスタ(T11)とを含む。
一実施例として、図１に示しているように、各ステージ１００に含まれた第１乃至第１１のトランジスタ(T1〜T11)はいずれも、同じタイプのトランジスタ、例えば、ＰＭＯＳトランジスタである。すなわち、本発明の実施例による前記スキャンドライバでは、前記ＰＭＯＳトランジスタのみを含むステージ１００が、前記画素のＰＭＯＳトランジスタのためのアクティブロー・スキャン信号(PSS)だけでなく、前記画素のＮＭＯＳトランジスタのためのアクティブハイ・スキャン信号(NSS)を生成することができる。
上述したように、本発明の実施例による前記スキャンドライバにおいて、各ステージ１００は、第１及び第２のノード(NQ、NQB)の電圧を制御するロジック回路１１０と、第１及び第２のノード(NQ、NQB)の電圧に基づいて、アクティブロー・スキャン信号(PSS)を出力する第１の出力バッファ１２０と、第１及び第２のノード(NQ、NQB)の電圧に基づいて、アクティブハイ・スキャン信号(NSS)を出力する第２の出力バッファ１３０とを含む。このように、単一のステージ１００において、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力されるので、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)をそれぞれ出力する別のステージを含むスキャンドライバと比較して、本発明の実施例による前記スキャンドライバのサイズ及び電力消耗を減少することができる。
以下、図１乃至図９を参照して、ステージ１００の動作の一例を説明する。
図２は、図１のステージの動作の一例を説明するためのタイミングチャートであり、図３乃至図９は、図１のステージの動作の一例を説明するための回路図である。
図１及び図２に示しているように、各ステージ１００は、入力信号(SIN)、及び第１乃至第３のクロック信号(CLK1, CLK2, CLK3)を受信する。入力信号(SIN)は、スキャンドライバに含まれた複数のステージのうち、最初のステージに対しては、スキャン開始信号(FLM)であり、残りのステージに対しては、前段（一つ前）のステージから出力された前段のアクティブロー・スキャン信号(PRE_PSS)である。また、第１及び第２のクロック信号(CLK1, CLK2)は、互いに異なる位相(例えば、逆位相)を有し、アクティブレベルとして、第１のローレベル(L)を有する。第３のクロック信号(CLK3)は、前記アクティブレベルとして、ハイレベル(H)を有する。一実施例として、図２に示しているように、第１乃至第３のクロック信号(CLK1, CLK2, CLK3)のいずれについても、アクティブ区間(又は、オン区間)が、非アクティブ区間(又は、オフ区間)よりも短い。例えば、第１乃至第３のクロック信号(CLK1, CLK2, CLK3)は、いずれも、約４０％のデューティサイクルを有しうるのであるが、これに限定されない。他の実施例として、第１乃至第３のクロック信号(CLK1,CLK2, CLK3)のいずれについても、前記アクティブ区間は、前記非アクティブ区間と同一の長さであるか、又は、より長いのでありうる。
第１の時点(T1)から第２の時点(T2)までの区間において、第１のローレベル(L)の入力信号(SIN)が印加され、第１のローレベル(L)の第１のクロック信号(CLK1)が印加される。この場合、図３に示しているように、第１のローレベル(L)の第１のクロック信号(CLK1)に応答して、第１のトランジスタ(T1)がオンとなり、第１のローレベル(L)を有するローゲート電圧(VGL)に応答して、第７のトランジスタ(T7)がオンとなる。オンとなった第１のトランジスタ(T1)により、入力信号(SIN)が第３のノード(NQ’)に伝達され、これにより、第３のノード(NQ’)の電圧(V_NQ’)は、ハイレベル(H)から第１のローレベル(L)に変更される。また、オンとなった第７のトランジスタ(T7)により、第３のノード(NQ’)における入力信号(SIN)が第１のノード(NQ)に伝達され、これにより、第１のノード(NQ)の電圧(V_NQ)は、ハイレベル(H)から第１のローレベル(L)に変更される。
第２の時点(T2)において、第１のクロック信号(CLK1)が、第１のローレベル(L)からハイレベル(H)に変更され、第２の時点(T2)から第３の時点(T3)までの区間において、ハイレベル(H)の第１のクロック信号(CLK1)が印加される。この場合、図４に示しているように、第１のローレベル(L)を有する第１のノード(NQ)の電圧(V_NQ)に応答して、第４のトランジスタ(T4)及び第６のトランジスタ(T6)がオンとなる。オンとなった第４のトランジスタ(T4)により、第２のノード(NQB)に、ハイレベル(H)の第１のクロック信号(CLK1)が伝達され、第２のノード(NQB)の電圧(V_NQB)は、第１のローレベル(L)からハイレベル(H)に変更される。また、オンとなった第６のトランジスタ(T6)は、ハイゲート電圧(VGH)を、第４のノード(NQB’)、すなわち、第２のキャパシタ(C2)の第１の電極に印加し、オンとなった第４のトランジスタ(T4)は、ハイレベル(H)の第１のクロック信号(CLK1)を、第２のノード(NQB)、すなわち、第２のキャパシタ(C2)の第２の電極に印加する。これにより、第２のキャパシタ(C2)が初期化又は放電される。
第３の時点(T3)において、第３のクロック信号(CLK3)が、第１のローレベル(L)からハイレベル(H)に変更され、第３の時点(T3)から第４の時点(T4)までの区間において、ハイレベル(H)の第３のクロック信号(CLK3)が印加される。この場合、図５に示しているように、第１のローレベル(L)を有する第１のノード(NQ)の電圧(V_NQ)に応答して、第１０のトランジスタ(T10)がオンとなるのであり、ハイレベル(H)の第３のクロック信号(CLK3)がオンとなった第１０のトランジスタ(T10)により、第２の出力ノード(NO_NSS)から、ハイレベル(H)のアクティブハイ・スキャン信号(NSS)として出力される。
第４の時点(T4)において、第２のクロック信号(CLK2)が、ハイレベル(H)から第１のローレベル(L)に変更され、第４の時点(T4)から第５時点(T5)までの区間において、第１のローレベル(L)の第２のクロック信号(CLK2)が印加される。この場合、図６に示しているように、第１のノード(NQ)の電圧(V_NQ)に応答して、第８のトランジスタ(T8)がオンとなり、第１のローレベル(L)の第２のクロック信号(CLK2)がオンとなった第８のトランジスタ(T8)により、第１の出力ノード(NO_PSS)から、第１のローレベル(L)のアクティブロー・スキャン信号(PSS)として出力される。第１のローレベル(L)の第２のクロック信号(CLK2)がオンとなった第８のトランジスタ(T8)を介して、第１の出力ノード(NO_PSS)に印加されると、第１の出力ノード(NO_PSS)の電圧、すなわち、第１のキャパシタ(C1)の第１の電極の電圧が、ハイレベル(H)から第１のローレベル(L)に変更される。第１のキャパシタ(C1)の第１の電極の電圧が、ハイレベル(H)から第１のローレベル(L)に変更されると、第１のキャパシタ(C1)の第２の電極の電圧、すなわち、第１のノード(NQ)の電圧(V_NQ)が、第１のローレベル(L)から、第１のローレベル(L)よりも低い第２のローレベル(2L)に変更される。一実施例として、第１のローレベル(L)と第２のローレベル(2L)の間の電圧レベルの差は、ハイレベル(H)と第１のローレベル(L)の間の電圧レベルの差に対応するが、これに限定されない。一方、第１のノード(NQ)の電圧(V_NQ)が、第１のローレベル(L)から第２のローレベル(2L)に変更される動作は、ブートストラップ動作と呼ばれ、第１のキャパシタ(C1)は、ブートストラップキャパシタと呼ばれる。
一方、ステージ１００が、第７のトランジスタ(T7)を含まない場合、すなわち、第１のノード(NQ)と第３のノード(NQ’)が同じノードである場合、第１のノード(NQ)の電圧(V_NQ)が第２のローレベル(2L)に変更されると、第３のノード(NQ’)に連結されたトランジスタ(T1, T2, T4,T6)に、高い絶対値を有する第１のノード(NQ)の電圧(V_NQ)が印加される。特に、トランジスタ(T1, T2, T4, T6)の一端に、ハイレベル(H)の電圧が印加され、他端に、第２のローレベル(2L)の第１のノード(NQ)の電圧(V_NQ)が印加されるので、トランジスタ(T1, T2, T4, T6)に大きい電圧ストレスが印加されることになる。しかし、本発明の実施例による前記スキャンドライバのステージ１００では、第１のノード(NQ)の電圧(V_NQ)が第２のローレベル(2L)を有しても、第７のトランジスタ(T7)のゲートに、第２のローレベル(2L)よりも高い第１のローレベル(L)のローゲート電圧(VGL)が印加されるので、第１のノード(NQ)の電圧(V_NQ)が、第３のノード(NQ’)に伝達されない。これにより、第３のノード(NQ’)に連結されたトランジスタ(T1, T2, T4,T6)に加えられる電圧応力が減少する。そこで、第７のトランジスタ(T7)は、応力緩和トランジスタと呼ばれうる。
また、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力される期間中、第１のローレベル(L)を有する、第３のノード(NQ’)の電圧(V_NQ’)を受信するゲートを有している第４及び第６のトランジスタ(T4, T6)により、第２のノード(NQB)の電圧(V_NQB)及び第４のノード(NQB’)の電圧(V_NQB’)は、ハイレベル(H)に保持される。アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力される期間中、第２のノード(NQB)の電圧(V_NQB)がハイレベル(H)を有するので、第９及び第１１のトランジスタ(T9, T11)がオンとならない。
第５の時点(T5)にて、第３のクロック信号(CLK3)が、第１のローレベル(L)からハイレベル(H)に変更され、第５の時点(T5)から第６の時点(T6)までの区間にて、ハイレベル(H)の第３のクロック信号(CLK3)が印加される。この場合、図７に示しているように、第２のローレベル(2L)を有する第１のノード(NQ)の電圧(V_NQ)に応答して、第１０のトランジスタ(T10)がオンとなった状態を保持し、オンとなった第１０のトランジスタ(T10)により、第２の出力ノード(NO_NSS)におけるアクティブハイ・スキャン信号(NSS)が、前記アクティブレベル(又は、オンレベル)であるハイレベル(H)から、非アクティブレベル(又は、オフレベル)である第１のローレベル(L)に変更される。一方、第１０のトランジスタ(T10)の第２の端子に印加される第３のクロック信号(CLK3)が第１のローレベル(L)を有しているにもかかわらず、第１０のトランジスタ(T10)が前記オンとなった状態を保持するようにするためには、第１０のトランジスタ(T10)のゲートに、第１のローレベル(L)よりも低い電圧レベルを有する電圧が印加されなければならない。本発明の実施例によるステージ１００では、第１０のトランジスタ(T10)のゲートに印加される第１のノード(NQ)の電圧(V_NQ)が、第１のローレベル(L)よりも低い第２のローレベル(2L)を有する期間内に、第３のクロック信号(CLK3)が第１のローレベル(L)へと変更されるのであるから、この変更の直後も、第１０のトランジスタ(T10)が前記オンとなった状態を保持することができるのであり、アクティブハイ・スキャン信号(NSS)が、前記非アクティブレベル(又は、前記オフレベル)である第１のローレベル(L)に変更されうる。
一実施例として、第１のノード(NQ)の電圧(V_NQ)が、第２のローレベル(2L)を有する期間内に、第３のクロック信号(CLK3)が第１のローレベル(L)へと変更されるようにするのであり、第３のクロック信号(CLK3)の立上り時点(T3)は、第１のクロック信号(CLK1)の立下り時点(T1)よりも遅れ(lag)、第３のクロック信号(CLK3)の立下り時点(T5)は、第２のクロック信号(CLK2)の立上り時点(T6)よりも先立って(lead)いる。また、一実施例として、図２に示しているように、第３のクロック信号(CLK3)の立上り時点(T3)から立下り時点(T5)までのアクティブ区間(AP1)は、第２のクロック信号(CLK2)の立下り時点(T4)から立上り時点(T6)までのアクティブ区間(AP2)と同一ではないのであり、第３のクロック信号(CLK3)の立上り時点(T3)から立下り時点(T5)までのアクティブ区間(AP1)は、第２のクロック信号(CLK2)の立下り時点(T4)から立上り時点(T6)までのアクティブ区間(AP2)と部分的に重なるのでありうる。例えば、第３のクロック信号(CLK3)の立下り時点(T5)は、第２のクロック信号(CLK2)の立下り時点(T4)よりも遅れ、第２のクロック信号(CLK2)の立上り時点(T6)よりも先立っている。これによって、第３のクロック信号(CLK3)の立上り時点(T3)から、ハイレベル(H)のアクティブハイ・スキャン信号(NSS)が出力され、第３のクロック信号(CLK3)の立下り時点(T5)にて、アクティブハイ・スキャン信号(NSS)が、前記非アクティブレベル(又は、前記オフレベル)である第１のローレベル(L)に変更される。
第６の時点(T6)にて、第２のクロック信号(CLK2)がハイレベル(H)に変更されると、第１の出力ノード(NO_PSS)におけるアクティブロー・スキャン信号(PSS)が、前記非アクティブレベル(又は、前記オフレベル)であるハイレベル(H)に変更される。第１の出力ノード(NO_PSS)の電圧、すなわち、第１のキャパシタ(C1)の前記第１の電極の電圧が、第１のローレベル(L)からハイレベル(H)に変更されると、第１のキャパシタ(C1)の前記第２の電極の電圧、すなわち、第１のノード(NQ)の電圧(V_NQ)が、第２のローレベル(2L)から第１のローレベル(L)に変更される。
第７の時点(T7)にて、第１のクロック信号(CLK1)が、ハイレベル(H)から第１のローレベル(L)に変更され、第７の時点(T7)から第８時点(T8)までの区間にて、第１のローレベル(L)の第１のクロック信号(CLK1)が印加される。この場合、図８に示しているように、第１のローレベル(L)の第１のクロック信号(CLK1)に応答して、第１のトランジスタ(T1)及び第５のトランジスタ(T5)がオンとなり、第１のローレベル(L)のローゲート電圧(VGL)により、第７のトランジスタ(T7)がオンとなる。オンとなった第１のトランジスタ(T1)により、第３のノード(NQ’)の電圧(V_NQ’)が、第１のローレベル(L)からハイレベル(H)に変更され、オンとなった第７のトランジスタ(T7)により、第１のノード(NQ)の電圧(V_NQ)が、第１のローレベル(L)からハイレベル(H)に変更される。また、オンとなった第５のトランジスタ(T5)により、第２のノード(NQB)の電圧(V_NQB)が、ハイレベル(H)から第１のローレベル(L)に変更される。第１のローレベル(L)に変更された第２のノード(NQB)の電圧(V_NQB)に応答して、第３のトランジスタ(T3)及び第９のトランジスタ(T9)がオンとなる。オンとなった第３のトランジスタ(T3)により、ハイレベル(H)の第２のクロック信号(CLK2)が、第３のノード(NQB’)に伝達されるのであり、これに伴い、第２のキャパシタ(H)の第１の電極は、ハイレベル(H)の電圧を有し、第２のキャパシタ(H)の第２の電極は、第１のローレベル(L)の電圧を有することとなる。また、オンとなった第３のトランジスタ(T9)により、第１の出力ノード(NO_PSS)におけるアクティブロー・スキャン信号(PSS)が、前記非アクティブレベル(又は、前記オフレベル)であるハイレベル(H)に安定化される。
第９の時点(T9)にて、第２のクロック信号(CLK2)が、ハイレベル(H)から第１のローレベル(L)に変更され、第９の時点(T9)から第１０の時点(T10)までの区間にて、第１のローレベル(L)の第２のクロック信号(CLK2)が印加される。この場合、図９に示しているように、第１のローレベル(L)の第２のクロック信号(CLK2)が、オンとなった第３のトランジスタ(T3)を介して、第４のノード(NQB’)に印加されるのであり、第４のノード(NQB’)の電圧(V_NQB’)、すなわち、第２のキャパシタ(C2)の第１の電極の電圧が、ハイレベル(H)から第１のローレベル(L)に変更される。第２のキャパシタ(C2)の第１の電極の電圧が、ハイレベル(H)から第１のローレベル(L)に変更されると、第２のキャパシタ(C2)の第２の電極の電圧、すなわち、第２のノード(NQB)の電圧(V_NQB)が、第１のローレベル(L)から第２のローレベル(2L)に変更される。一方、第２のノード(NQB)の電圧(V_NQB)が、第１のローレベル(L)から第２のローレベル(2L)に変更される動作は、ブートストラップ動作と呼ばれ、第２のキャパシタ(C2)も、ブートストラップキャパシタと呼ばれる。一方、第２のノード(NQB)の電圧(V_NQB)が、第２のローレベル(2L)を有すると、第９及び第１１のトランジスタ(T9, T11)が完全にオンとなり、オンとなった第９及び第１１のトランジスタ(T9, T11)により、第１及び第２の出力ノード(NO_PSS、NO_NSS)におけるアクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が、前記非アクティブレベル(又は、前記オフレベル)であるハイレベル(H)、及び第１のローレベル(L)に、それぞれ安定化される。また、第１のローレベル(L)を有する第４のノード(NQB’)の電圧(V_NQB’)に応答して、第２のトランジスタ(T2)がオンとなり、第１のローレベル(L)を有するローゲート電圧(VGL)に応答して、第７のトランジスタ(T7)がオンとなる。オンとなった第２のトランジスタ(T2)により、第３のノード(NQ’)にハイゲート電圧(VGH)が印加され、第３のノード(NQ’)の電圧(V_NQ’)が、ハイレベル(H)に安定化される。また、オンとなった第７のトランジスタ(T7)により、第１のノード(NQ)の電圧(V_NQ)が、ハイレベル(H)に安定化される。このように、第２のトランジスタ(T2)は、第４のノード(NQB’)の電圧(V_NQB’)に応答して、第３のノード(NQ’)に、ハイゲート電圧(VGH)を、周期的に(又は、第２のクロック信号(CLK2)が第１のローレベル(L)を有する度に)、印加することができるのであり、第５のトランジスタ(T5)、第２のキャパシタ(C2)、及び第３のトランジスタ(T3)は、第２のノード(NQB)の電圧(V_NQB)を、周期的に(又は、第２のクロック信号(CLK2)が第１のローレベル(L)を有する度に)、第２のローレベル(2L)に変更することができる。これにより、前記アクティブレベル(又は、前記オンレベル)を有する、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が出力された後、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)は、前記非アクティブレベル(又は、前記オフレベル)である、ハイレベル(H)及び第１のローレベル(L)に、それぞれ安定化される。
上述したように、本発明の実施例による前記スキャンドライバにおいて、各ステージ１００は、前記アクティブレベルとして第１のローレベル(L)を有するアクティブロー・スキャン信号(PSS)だけでなく、前記アクティブレベルとしてハイレベル(H)を有するアクティブハイ・スキャン信号(NSS)を出力する。これにより、本発明の実施例による前記スキャンドライバのサイズ及び電力消耗を減少させることができる。
図１０は、本発明の他の実施例によるスキャンドライバに含まれたステージを示す回路図である。
図１０に示しているように、本発明の実施例によるスキャンドライバに含まれた各ステージ２００は、ロジック回路２１０と、アクティブロー・スキャン信号(PSS)を出力する第１の出力バッファ１２０と、アクティブハイ・スキャン信号(NSS)を出力する第２の出力バッファ１３０とを含む。一実施例として、ロジック回路２１０は、入力部１４０と、応力緩和部１５０と、ブートストラップ部１６０と、保持部１７０と、安定化部２８０とを含む。図１０のステージ２００は、ロジック回路２１０の安定化部２８０が、第２のクロック信号(CLK2)に代えて、第４のクロック信号(CLK4)を受信することを除き、図１のステージ１００と同様の構成及び動作を有する。
ステージ２００は、アクティブレベルとして、第１のローレベルを有する第１及び第２のクロック信号(CLK1, CLK2)、及び前記アクティブレベルとして、ハイレベルを有する第３のクロック信号(CLK3)を受信し、前記アクティブレベルとして、前記ハイレベルを有し、第３のクロック信号(CLK3)と異なる位相を有する第４のクロック信号(CLK4)を更に受信する。一実施例として、第１及び第２のクロック信号(CLK1, CLK2)は、互いに異なる位相(例えば、逆位相)を有し、前記アクティブレベルとして、前記第１のローレベルを有するＰＭＯＳトランジスタのための第１及び第２のＰタイプのクロック信号(PCLK1, PCLK2)であり、第３及び第４のクロック信号(CLK3, CLK4)は、互いに異なる位相(例えば、逆位相)を有し、前記アクティブレベルとして、前記ハイレベルを有するＮＭＯＳトランジスタのための第１及び第２のＮタイプのクロック信号(NCLK1, NCLK2)である。また、一実施例として、第１乃至第４のクロック信号(CLK1, CLK2, CLK3, CLK4)のそれぞれは、約５０％以下のクロックサイクルを有する。例えば、第１乃至第４のクロック信号(CLK1, CLK2, CLK3, CLK4)のそれぞれは、約４０％のクロックサイクルを有するが、これに限定されない。この場合、前記Ｎタイプのクロック信号である第４のクロック信号(CLK4)の非アクティブ区間、すなわち、ローレベル区間は、前記Ｐタイプのクロック信号である第２のクロック信号(CLK2)のアクティブ区間、すなわち、ローレベル区間よりも長い。
一実施例として、図１０に示しているように、ロジック回路２１０の安定化部２８０は、第４のノード(NQB’)に連結されたゲート、ハイゲート電圧(VGH)を受信する第１の端子、及び第３のノード(NQ’)に連結された第２の端子を含む第２のトランジスタ(T2)と、第４のノード(NQB’)に連結された第１の電極、及び第２のノード(NQB)に連結された第２の電極を含む第２のキャパシタ(C2)と、第２のノード(NQB)に連結されたゲート、第４のノード(NQB’)に連結された第１の端子、及び第４のクロック信号(CLK4)を受信する第２の端子を含む第３のトランジスタ(T3’)と、第１のクロック信号(CLK1)を受信するゲート、第２のノード(NQB)に連結された第１の端子、及びローゲート電圧(VGL)を受信する第２の端子を含む第５のトランジスタ(T5)とを含む。第２のトランジスタ(T2)、第２のキャパシタ(C2)、第３のトランジスタ(T3’)、及び第５のトランジスタ(T5)を含む安定化部２８０は、第４のクロック信号(CLK4)が前記ローレベル区間にある間中、第２のノード(NQB)の電圧を、前記第１のローレベルよりも低い第２のローレベルに変更しておく。第２のノード(NQB)の電圧が前記第２のローレベルに変更されると、第９及び第１１のトランジスタ(T9, T11)により、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が、それぞれ、非アクティブレベルである前記ハイレベル及び前記第１のローレベルに安定化される。一方、第４のクロック信号(CLK4)の前記ローレベル区間が、第２のクロック信号(CLK2)の前記ローレベル区間よりも長いのであり、これに伴い、図１のステージ１００と比較して、図１０のステージ２００にて、アクティブロー・スキャン信号(PSS)及びアクティブハイ・スキャン信号(NSS)が更に安定化されうる。
図１１は、本発明の実施例によるスキャンドライバを含む表示装置を示すブロック図であり、図１２は、本発明の実施例による表示装置に含まれた画素の一例を示す回路図であり、図１３は、本発明の一実施例による図１０の表示装置に含まれたスキャンドライバを示すブロック図であり、図１４は、本発明の一実施例によるスキャンドライバの動作の一例を説明するためのタイミングチャートである。
図１１に示しているように、本発明の実施例による表示装置３００は、複数の画素(PX)を含む表示パネル３１０と、複数の画素(PX)にデータ信号(DS)を提供するデータドライバ３２０と、複数の画素(PX)に複数のアクティブロー・スキャン信号(PSS1, PSS2, …)、及び複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)を提供するスキャンドライバ３３０と、データドライバ３２０及びスキャンドライバ３３０を制御するコントローラ３５０とを含む。一実施例として、表示装置３００は、複数の画素(PX)に発光信号(SEM)を提供する発光ドライバ３４０を更に含む。
表示パネル３１０は、複数のデータ信号配線、複数のアクティブハイ・スキャン信号配線、複数のアクティブロー・スキャン信号配線、複数の発光信号配線、及びこれらに連結された複数の画素(PX)を含む。一実施例として、各画素(PX)は、少なくとも１つのキャパシタ、少なくとも２つのトランジスタ、及び有機発光ダイオード(Organic Light Emitting Diode; OLED)を含み、表示パネル３１０は、ＯＬＥＤ表示パネルである。また、一実施例として、各画素(PX)は、消費電力の減少のための低周波駆動に適するように、互いに異なるタイプのトランジスタを含む。例えば、各画素(PX)は、少なくとも１つのＬＴＰＳ(Low-Temperature Polycrystalline Silicon)ＰＭＯＳトランジスタ、及び少なくとも１つの酸化物(Oxide)ＮＭＯＳトランジスタを含む。
例えば、図１２に示しているように、各画素(PX)は、駆動電流を生成する駆動トランジスタ(PXT1)と、スキャンドライバ３３０からのアクティブロー・スキャン信号(PSS)に応答して、データドライバ３２０からのデータ信号(DS)を、駆動トランジスタ(PXT1)の第１の端子に伝達するスイッチングトランジスタ(PXT2)と、スキャンドライバ３３０からのアクティブロー・スキャン信号(NSS)に応答して、駆動トランジスタ(PXT1)をダイオード連結させる補償トランジスタ(PXT3)と、スイッチングトランジスタ(PXT2)及び前記ダイオード連結された駆動トランジスタ(PXT1)を介して伝達されたデータ信号(DS)を格納する格納キャパシタ(CST)と、スキャンドライバ３３０からの初期化信号(SI)(又は、以前の画素行の画素(PX)に対するアクティブロー・スキャン信号(PRE_NSS))に応答して、格納キャパシタ(CST)及び駆動トランジスタ(PXT1)のゲートに初期化電圧(VINIT)を提供する第１の初期化トランジスタ(PXT4)と、発光ドライバ３４０からの発光信号(SEM)に応答して、第１の電源電圧(ELVDD)のラインを、駆動トランジスタ(PXT1)の前記第１の端子に連結する第１の発光トランジスタ(PXT5)と、発光信号(SEM)に応答して、駆動トランジスタ(PXT1)の第２の端子を有機発光ダイオード(EL)に連結する第２の発光トランジスタ(PXT6)と、スキャンドライバ３３０からのバイパス信号(SB)(又は、次の画素行の画素(PX)に対するアクティブハイ・スキャン信号(NEXT_PSS))に応答して、有機発光ダイオード(EL)に初期化電圧(VINIT)を提供する第２の初期化トランジスタ(又は、バイパストランジスタ)(PXT7)と、第１の電源電圧(ELVDD)のラインから第２の電源電圧(ELVSS)のラインへの前記駆動電流に基づいて発光する有機発光ダイオード(EL)とを含む。
駆動トランジスタ(PXT1)、スイッチングトランジスタ(PXT2)、補償トランジスタ(PXT3)、第１の初期化トランジスタ(PXT4)、第１の発光トランジスタ(PXT5)、第２の発光トランジスタ(PXT6)、及び第２の初期化トランジスタ(PXT7)の少なくとも１つは、ＰＭＯＳトランジスタとして具現され、少なくとも他の１つは、ＮＭＯＳトランジスタとして具現される。例えば、図１２に示しているように、補償トランジスタ(PXT3)及び第１の初期化トランジスタ(PXT4)は、ＮＭＯＳトランジスタとして具現され、他のトランジスタ(PXT1, PXT2, PXT5, PXT6)は、ＰＭＯＳトランジスタとして具現される。この場合、補償トランジスタ(PXT3)及び第１の初期化トランジスタ(PXT4)には、アクティブハイ信号(NSS、PRE_NSS)が印加される。一方、格納キャパシタ(CST)に直接連結されたトランジスタ(PXT3, PXT4)が、前記ＮＭＯＳトランジスタとして具現されることで、格納キャパシタ(CST)からの漏洩電流を減少することができ、そこで、画素(PX)は、低周波駆動に適している。一方、図２には、補償トランジスタ(PXT3)及び第１の初期化トランジスタ(PXT4)が、前記ＮＭＯＳトランジスタとして具現された例が示されているが、本発明の実施例による各画素(PX)の構成は、図１２の例に限定されない。また、他の実施例として、表示パネル３１０は、ＬＣＤ(Liquid Crystal Display)パネルであるか、または、他の表示パネルでありうる。
データドライバ３２０は、コントローラ３５０から受信されたデータ制御信号(DCTRL)及び出力映像データ(ODAT)に基づいて、データ信号(DS)を生成し、前記複数のデータ信号配線を介して、複数の画素(PX)にデータ信号(DS)を提供する。一実施例として、データ制御信号(DCTRL)は、出力データイネーブル信号、水平開始信号、及びロード信号を含むが、これに限定されない。一実施例として、データドライバ３２０及びコントローラ３５０は、単一の集積回路として具現され、このような集積回路は、タイミングコントローラ埋込みデータドライバ(Timing controller Embedded Data driver; TED)と呼ばれる。他の実施例として、データドライバ３２０及びコントローラ３５０はそれぞれ、別の集積回路として具現される。
スキャンドライバ３３０は、コントローラ３５０から受信されたスキャン制御信号に基づいて、複数のアクティブロー・スキャン信号(PSS1, PSS2, …)及び複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)を生成し、前記複数のアクティブロー・スキャン信号配線及び前記複数のアクティブハイ・スキャン信号配線を介して、複数の画素(PX)に、複数のアクティブロー・スキャン信号(PSS1, PSS2, …)及び複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)を提供する。一実施例として、前記スキャン制御信号は、スキャン開始信号(FLM)、第１及び第２のＰタイプのクロック信号(PCLK1, PCLK2)、及び第１及び第２のＮタイプのクロック信号(NCLK1, NCLK2)を含むが、これに限定されない。一実施例として、スキャンドライバ３３０は、表示パネル３１０の周辺部に集積又は形成される。他の実施例として、スキャンドライバ３３０は、１つ又はそれ以上の集積回路でもって具現されうる。
一実施例として、スキャンドライバ３３０は、図１３に示しているように、複数のアクティブロー・スキャン信号(PSS1, PSS2, …)、及び複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)を出力する複数のステージ３３１、３３２、３３３、３３４、 …を含む。一実施例として、各ステージ(例えば、３３１)が、Ｐタイプトランジスタ(例えば、ＰＭＯＳトランジスタ)のためのアクティブロー・スキャン信号(例えば、PSS1)、及びＮタイプトランジスタ(例えば、ＮＭＯＳトランジスタ)のためのアクティブハイ・スキャン信号(例えば、NSS1)を出力するのであり、したがって、ＮＰ統合ステージと呼ばれうる。
複数のステージ３３１、３３２、３３３、３３４、 …は、スキャン開始信号(FLM)を受信し、互いに異なる位相(例えば、逆位相)を有するとともに、アクティブレベルとしてローレベルを有する第１及び第２のＰタイプのクロック信号(PCLK1, PCLK2)を受信し、互いに異なる位相(例えば、逆位相)を有するとともに、前記アクティブレベルとしてハイレベルを有する第１及び第２のＮタイプのクロック信号(NCLK1, NCLK2)を受信する。複数のステージ３３１、３３２、３３３、３３４、 …のうち、一番目のステージ３１１は、入力信号(SIN)として、スキャン開始信号(FLM)を受信し、残りのステージ３３２、３３３、３３４ …は、入力信号(SIN)として、前段のステージから出力されたアクティブロー・スキャン信号(PSS1, PSS2, PSS3, PSS4, …)を受信する。一実施例として、奇数番目のステージ３３１、３３３、…は、第１のクロック信号(CLK1)、第２のクロック信号(CLK2)、及び第３のクロック信号(CLK3)として、第１のＰタイプのクロック信号(PCLK1)、第２のＰタイプのクロック信号(PCLK2)、及び第２のＮタイプのクロック信号(NCLK2)をそれぞれ受信し、偶数番目のステージ３３２、３３４、…は、第１のクロック信号(CLK1)、第２のクロック信号(CLK2)、及び第３のクロック信号(CLK3)として、第２のＰタイプのクロック信号(PCLK2)、第１のＰタイプのクロック信号(PCLK1)、及び第１のＮタイプのクロック信号(NCLK1)をそれぞれ受信する。
実施例によって、複数のステージ３３１、３３２、３３３、３３４、 …のそれぞれは、図１のステージ１００の構成、図１０のステージ２００の構成、又はこれと同様の構成を有しうる。例えば、複数のステージ３３１、３３２、３３３、３３４、 …のそれぞれは、(1)入力信号(SIN)及び第１のクロック信号(CLK1)に基づいて、第１のノードの電圧を、第１のローレベルに変更し、第２のクロック信号(CLK2)に基づいて、前記第１のノードの電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路と、(2)前記第１のノードの電圧に応答して、第２のクロック信号(CLK2)を、次段のステージの入力信号(SIN)、すなわち、キャリー信号として、また、複数のアクティブロー・スキャン信号(PSS1, PSS2, PSS3, PSS4, …)のうち、対応する１つとして出力する第１の出力バッファと、(3)前記第１のノードの電圧に応答して、第３のクロック信号(CLK3)を、複数のアクティブハイ・スキャン信号(NSS1, NSS2, NSS3, NSS4, …)の対応する１つとして出力する第２の出力バッファとを含む。
図１３及び図１４に示しているように、第１のステージ３３１は、第２のＮタイプのクロック信号(NCLK2)に同期して、第１の画素行に、第１のアクティブハイ・スキャン信号(NSS1)を出力し、第２のＰタイプのクロック信号(PCLK2)に同期して、前記第１の画素行に、第１のアクティブロー・スキャン信号(PSS1)を出力する。また、第２のステージ３３２は、第１のＮタイプのクロック信号(NCLK1)に同期して、第２の画素行に、第２のアクティブハイ・スキャン信号(NSS2)を出力し、第１のＰタイプのクロック信号(PCLK1)に同期して、前記第２の画素行に、第２のアクティブロー・スキャン信号(PSS2)を出力する。また、第３のステージ３３３は、第２のＮタイプのクロック信号(NCLK2)に同期して、第３の画素行に、第３のアクティブハイ・スキャン信号(NSS3)を出力し、第２のＰタイプのクロック信号(PCLK2)に同期して、前記第３の画素行に、第３のアクティブロー・スキャン信号(PSS3)を出力する。また、第４のステージ３３４は、第１のＮタイプのクロック信号(NCLK1)に同期して、第４の画素行に、第４のアクティブハイ・スキャン信号(NSS4)を出力し、第１のＰタイプのクロック信号(PCLK1)に同期して、前記第４の画素行に、第４のアクティブロー・スキャン信号(PSS4)を出力する。このような方式で、複数のステージ３３１、３３２、３３３、３３４、 …は、複数の画素(PX)に、複数のアクティブロー・スキャン信号(PSS1, PSS2, PSS3, PSS4, …)を画素行単位で順次出力するとともに、複数の画素(PX)に、複数のアクティブハイ・スキャン信号(NSS1, NSS2, NSS3, NSS4, …)を画素行単位で順次出力する。
発光ドライバ３４０は、コントローラ３５０から受信された発光制御信号(EMCTRL)に基づいて、発光信号(SEM)を生成し、前記複数の発光信号配線を介して、複数の画素(PX)に発光信号(SEM)を提供する。一実施例として、発光信号(SEM)は、複数の画素(PX)に、画素行単位で順次提供される。他の実施例として、発光信号(SEM)は、複数の画素(PX)に対して、実質的に同時に提供されるグローバル信号である。一実施例として、発光ドライバ３４０は、表示パネル３１０の周辺部に集積又は形成される。他の実施例として、発光ドライバ３４０は、１又はそれ以上の集積回路として具現可能である。
コントローラ(例えば、タイミングコントローラ(Timing Controller; T-CON))３５０には、外部のホスト(例えば、グラフィック処理部(Graphic Processing Unit; GPU)又はグラフィックカード(Graphic Card))から、入力映像データ(IDAT)及び制御信号(CTRL)が提供される。一実施例として、制御信号(CTRL)は、垂直同期信号、水平同期信号、入力データイネーブル信号、マスタクロック信号などを含むが、これに限定されない。コントローラ３５０は、入力映像データ(IDAT)及び制御信号(CTRL)に基づいて、出力映像データ(ODAT)、データ制御信号(DCTRL)、前記スキャン制御信号、及び発光制御信号(EMCTRL)を生成し、データドライバ３２０に、出力映像データ(ODAT)及びデータ制御信号(DCTRL)を提供して、データドライバ３２０を制御し、スキャンドライバ３３０に前記スキャン制御信号を提供して、スキャンドライバ３３０を制御し、発光ドライバ４４０に発光制御信号(EMCTRL)を提供して、発光ドライバ４４０を制御する。
上述したように、本発明の実施例による表示装置３００において、各ステージ(例えば、３３1)は、アクティブロー・スキャン信号(例えば、PSS1)、及びアクティブハイ・スキャン信号(例えば、NSS1)を出力する。これによって、前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号をそれぞれ出力する別のステージを含むスキャンドライバと比較して、本発明の実施例による表示装置３００のスキャンドライバ３３０のサイズ及び電力消耗を減少させることができる。
図１５は、本発明の他の実施例によるスキャンドライバを含む表示装置を示すブロック図であり、図１６は、本発明の他の実施例による図１５の表示装置に含まれたスキャンドライバを示すブロック図であり、図１７は、図１６のスキャンドライバに含まれたＰタイプのステージの一例を示す回路図であり、図１８は、本発明の他の実施例によるスキャンドライバの動作の一例を説明するためのタイミングチャートである。
図１５に示しているように、本発明の他の実施例による表示装置４００は、表示パネル４１０と、データドライバ４２０と、スキャンドライバ４３０と、発光ドライバ４４０と、コントローラ４５０とを含む。図１５の表示装置４００は、複数のステージ４３１、４３２、…(又は、複数のＮＰ統合ステージ)が、複数の画素(PX)に、複数のアクティブロー・スキャン信号(PSS1, PSS2, …)、及び複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)を提供する図１１に示している複数のステージ３３１、３３２、…とは異なり、複数の画素(PX)に、複数のアクティブハイ・スキャン信号(NSS1, NSS2, …)のみを画素行単位で順次提供するのであり、スキャンドライバ４３０が、複数の画素(PX)に、複数のアクティブロー・スキャン信号(PSS1, PSS2, …)を画素行単位で順次提供する複数のＰタイプのステージ４６１、４６２、…を更に含むということを除くならば、図１１の表示装置１００と同様の構成及び動作を有する。
スキャンドライバ４３０は、複数のステージ(又は、複数のＮＰ統合ステージ)４３１、４３２、４３３、４３４、…だけでなく、複数のＰタイプのステージ４６１、４６２、４６３、４６４、…を含む。実施例によって、複数のステージ４３１、４３２、４３３、４３４、…のそれぞれは、図１のステージ１００の構成、図１０のステージ２００の構成、又はこれと同様な構成を有しうる。複数のステージ４３１、４３２、４３３、４３４、…は、第１のスキャン開始信号(FLM1)、第１及び第２のＰタイプのクロック信号(PCLK1, PCLK2)、及び第１及び第２のＮタイプのクロック信号(NCLK1, NCLK2)を受信し、複数の画素行に、複数のアクティブハイ・スキャン信号(NSS1, NSS2, NSS3, NSS4, …)を画素行単位で順次提供する。一方、複数のステージ４３１、４３２、４３３、４３４、…のそれぞれで生成されるアクティブロー・スキャン信号は、複数の画素(PX)に提供されず、次のステージの入力信号、すなわち、キャリー信号(CR1, CR2, CR3, CR4)として用いられる。
複数のＰタイプのステージ４６１、４６２、４６３、４６４、…は、第２のスキャン開始信号(FLM2)、及び第３及び第４のＰタイプのクロック信号(PCLK3, PCLK4)を受信する。一実施例として、複数のＰタイプのステージ４６１、４６２、４６３、４６４、…のそれぞれは、図１７におけるＰタイプのステージ(PSTAGE)と同様に具現される。すなわち、各Ｐタイプのステージ(PSTAGE)は、図１７に示しているように、第１乃至第７のトランジスタ(M１〜M7)と、第１及び第２のキャパシタ(PC1, PC2)とを含む。例えば、各Ｐタイプのステージ(PSTAGE)において、第１のトランジスタ(M1)は、第３のＰタイプのクロック信号(PCLK3)(偶数番目のステージの場合、第４のＰタイプのクロック信号(PCLK4))に応答して、第２の開始信号(FLM2)又は以前のアクティブロー・スキャン信号(PRE_PSS)を、第１のノード(N1)に転送し、第２のトランジスタ(M2)は、第２のノード(N2)の電圧に応答して、ハイゲート電圧(VGH)を第３のノード(N3)に転送し、第３のトランジスタ(M3)は、第４のＰタイプのクロック信号(PCLK4)(偶数番目のステージの場合、第３のＰタイプのクロック信号(PCLK3))に応答して、第３のノード(N3)の電圧を第１のノード(N1)に転送し、第４のトランジスタ(M4)は、第１のノード(N1)の電圧に応答して、第３のＰタイプのクロック信号(PCLK3)(偶数番目のステージの場合、第４のＰタイプのクロック信号(PCLK4))を第２のノード(N2)に転送し、第５のトランジスタ(M5)は、第３のＰタイプのクロック信号(PCLK3)(偶数番目のステージの場合、第４のＰタイプのクロック信号(PCLK4))に応答して、ローゲート電圧(VGL)を第２のノード(N2)に転送し、第６のトランジスタ(M６)は、第２のノード(N2)の電圧に応答して、出力ノード(NO)に、アクティブロー・スキャン信号(PSS)としてハイゲート電圧(VGH)を出力し、第７のトランジスタ(M7)は、第１のノード(N1)の電圧に応答して、出力ノード(NO)に、アクティブロー・スキャン信号(PSS)として第４のＰタイプのクロック信号(PCLK4)(偶数番目のステージの場合、第３のＰタイプのクロック信号(PCLK3))を出力する。また、第１のキャパシタ(PC1)は、ハイゲート電圧(VGH)と第２のノード(N2)の間に連結され、第２のキャパシタ(PC2)は、第１のノード(N1)と出力ノード(NO)の間に連結される。一実施例として、各Ｐタイプのステージ(PSTAGE)の第１乃至第７のトランジスタ(M1〜M7)は、図１７に示しているように、いずれもＰＭＯＳトランジスタである。但し、図１７のＰタイプのステージ(PSTAGE)の回路構成は、例示的なものであって、本発明の実施例によるスキャンドライバ４３０の複数のＰタイプのステージ４６１、４６２、４６３、４６４、…のそれぞれの構成は、これに限定されない。
図１６及び図１８に示しているように、第１のＰタイプのステージ４６１は、第４のＰタイプのクロック信号(PCLK4)に同期して、第１の画素行に、第１のアクティブロー・スキャン信号(PSS1)を出力し、第１のステージ４３１は、第２のＮタイプのクロック信号(NCLK2)に同期して、前記第１の画素行に、第１のアクティブハイ・スキャン信号(NSS1)を出力する。また、第２のＰタイプのステージ４６２は、第３のＰタイプのクロック信号(PCLK3)に同期して、第２の画素行に、第２のアクティブロー・スキャン信号(PSS2)を出力し、第２のステージ４３２は、第１のＮタイプのクロック信号(NCLK1)に同期して、前記第２の画素行に、第２のアクティブハイ・スキャン信号(NSS2)を出力する。また、第３のＰタイプのステージ４６３は、第４のＰタイプのクロック信号(PCLK4)に同期して、第３の画素行に、第３のアクティブロー・スキャン信号(PSS3)を出力し、第３のステージ４３３は、第２のＮタイプのクロック信号(NCLK2)に同期して、前記第３の画素行に、第３のアクティブハイ・スキャン信号(NSS3)を出力する。また、第４のＰタイプのステージ４６４は、第３のＰタイプのクロック信号(PCLK3)に同期して、第４の画素行に、第４のアクティブロー・スキャン信号(PSS4)を出力し、第４のステージ４３４は、第１のＮタイプのクロック信号(NCLK1)に同期して、前記第４の画素行に、第４のアクティブハイ・スキャン信号(NSS4)を出力する。このような方式で、複数のＰタイプのステージ４６１、４６２、４６３、４６４、…は、複数の画素(PX)に、複数のアクティブロー・スキャン信号(PSS1, PSS2, PSS3, PSS4, …)を画素行単位で順次出力し、複数のステージ４３１、４３２、４３３、４３４、…は、複数の画素(PX)に、複数のアクティブハイ・スキャン信号(NSS1, NSS2, NSS3, NSS4, …)を画素行単位で順次出力する。一実施例として、図１８に示しているように、第１のＮタイプのクロック信号(NCLK1)のアクティブ区間と、第３のＰタイプのクロック信号(PCLK3)のアクティブ区間とが実質的に同一(又は、実質的に完全に重畳)であり、第２のＮタイプのクロック信号(NCLK2)のアクティブ区間と第４のＰタイプのクロック信号(PCLK4)のアクティブ区間とが実質的に同一(又は、実質的に完全に重畳)である。この場合、各アクティブロー・スキャン信号(例えば、PSS1)のアクティブ区間に対応するアクティブハイ・スキャン信号(例えば、NSS1)のアクティブ区間が、実質的に同一(又は、実質的に完全に重畳)である。
図１９は、本発明の実施例による表示装置を含む電子機器を示すブロック図である。
図１９に示しているように、電子機器１１００は、プロセッサ１１１０と、メモリ装置１１２０と、格納装置１１３０と、入出力装置１１４０と、パワーサプライ１１５０と、表示装置１１６０とを含む。電子機器１１００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するか、又は他のシステムと通信可能な複数のポート(port)を更に含む。
プロセッサ１１１０は、特定の計算又はタスクを行う。実施例によって、プロセッサ１１１０は、マイクロプロセッサ、中央処理装置などでありうる。プロセッサ１１１０は、アドレスバス、コントロールバス、及びデータバスなどを介して、他の構成要素に連結される。実施例によって、プロセッサ１１１０は、周辺構成要素相互接続(Peripheral Component Interconnect; PCI)バスといった拡張バスにも連結可能である。
メモリ装置１１２０は、電子機器１１００の動作に必要なデータを格納する。例えば、メモリ装置１１２０は、ＥＰＲＯＭ(Erasable Programmable Read-Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)、フラッシュメモリ、ＰＲＡＭ(Phase Change Random Access Memory)、ＲｅＲＡＭ(Resistance Random Access Memory)、ＮＦＧＭ(Nano Floating Gate Memory)、ＰｏＲＡＭ(Polymer Random Access Memory)、ＭＲＡＭ(Magnetic Random Access Memory)、ＦｅＲＡＭ(Ferroelectric Random Access Memory)などのような不揮発性メモリ装置、及び/又はＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)、モバイルＤＲＡＭなどといった揮発性メモリ装置を含みうる。
格納装置１１３０は、ソリッドステートドライブ(Solid State Drive; ＳＳＤ)、ハードディスクドライブ(Hard Disk Drive; ＨＤＤ)、ＣＤ-ROMなどを含みうる。入出力装置１１４０は、キーボード、キーパッド、タッチパッド、タッチスクリーン、マウスなどのような入力手段と、スピーカー、プリンターなどといった出力手段とを含みうる。パワーサプライ１１５０は、電子機器１１００の動作に必要なパワー（電源）を供給する。表示装置１１６０は、前記バス又は他の通信リンクを介して、他の構成要素に連結されうる。
表示装置１１６０中にて、スキャンドライバの各ステージは、アクティブロー・スキャン信号を出力する第１の出力バッファと、アクティブハイ・スキャン信号を出力する第２の出力バッファとを含む。これによって、前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号をそれぞれ出力する別のステージを含むスキャンドライバと比較して、本発明の実施例による表示装置１１６０のスキャンドライバのサイズ及び電力消耗を減少させることができる。
実施例によって、電子機器１０００は、携帯電話、スマートフォン、タブレットコンピュータ(Tablet Computer)、デジタルＴＶ、３Ｄ ＴＶ、ＶＲ(Virtual Reality)機器、パソコン、家庭用電子機器、ノート型パソコン(Laptop Computer)、個人情報端末機(personal digital assistant; ＰＤＡ)、携帯型マルチメディアプレイヤー(portable multimedia player; ＰＭＰ)、デジタルカメラ、音楽再生機(Music Player)、ポータブルゲームコンソール、ナビゲーションなどといった表示装置１１６０を含む任意の電子機器でありうる。
特に好ましい一実施形態によると、下記のとおりである。
本件の背景・課題は下記(i)〜(xi)のとおりである。
(i) 有機発光表示装置(OLED)などの表示パネルでは、各画素に、複数の薄膜トランジスタ（TFT）を配置しており、これらの効率的な配置や消費電力の低減などを実現するために、各画素に、ポリシリコンを活性層とするTFT（特にはPMOS型）と、酸化物半導体を活性層とするTFT（特にはNMOS型）とを配置している。
(ii) 画素行に対応する、スキャンドライバの各段からは、PMOS TFTのためのゲートパルス（スキャン信号）と、NMOS TFTのためのゲートパルスとを出力する必要がある。
(iii) ところが、従前のスキャンドライバ（例えば特許6389043；LO-201302-207-3-JP0）では、スキャンドライバの各ステージが、一方の極性の、一種類のゲートパルスのみ出力可能である。したがって、画素行ごとに、すなわち、スキャンドライバの各段に、２つのステージを設ける必要があり、それだけ、回路を配置するサイズ、及び、消費電力が大きくなってしまう。
(iv) 典型的な従前のスキャンドライバの例（例えば特許6389043の図６）によると、出力ノードに２つのTFT(T18及びT16; 本願のT8及びT9に対応)の端子が接続して、出力バッファ（本願の第1の出力バッファ120に相当）を形成している。
これら２つのTFTのうち、第2クロック信号（CLK2）の入力端子に接続する一方のTFT(T18；本願のT8に相当)は、ゲートが第1ノード(電圧VQ’の第2ノードN12；本願のNQに相当)に接続している。また、ハイゲート電圧(VGH)の入力端子に接続する他方のTFT(T16；本願のT9に相当)は、ゲートが第2ノード(電圧VQB’の第3ノードN13；本願のNQBに相当)に接続している。
(v) 上記の典型例（特許6389043の図６）によると、第1ノード(第2ノードN12；本願のNQに相当)には、入力部（T11; 本願のT1,140に相当）を通じて、第１クロック信号（CLK1）に応答するようにして、フレーム開始信号(FLM；本願の入力信号SINに相当)が印加される。
(vi) 第１クロック信号（CLK1）と第2クロック信号（CLK2）とは逆位相である。すなわち、タイムチャートでは、第１クロック信号（CLK1）のパルス同士の中間に、第2クロック信号（CLK2）のパルスが位置する。
(vii) 「第４のトランジスタ」（T15; 本願「安定化部180」中のT5に相当）は、一の端子がローゲート電圧(VGL)の入力端子に接続し、他の端子が第2ノード(電圧VQB’の第3ノードN13；本願のNQBに相当)に接続し、ゲートが第１クロック信号（CLK1）の入力端子に接続する。
(viii) 「第２のトランジスタ」（T17; 本願「安定化部180」中のT2に対応）は、一の端子がハイゲート電圧(VGH)の入力端子に接続し、他の端子が「第８のトランジスタ」（T13）を介して、第1ノード(第2ノードN12；本願のNQに相当)に接続し、ゲートが、第2ノード(電圧VQB’の第3ノードN13；本願のNQBに相当)に接続している。
(ix) 「第５のトランジスタ」（T14; 本願「保持部170」中のT4に対応）は、一の端子がローゲート電圧(VGL)の入力端子に接続し、他の端子が第１クロック信号（CLK1）の入力端子に接続し、ゲートが第1ノード(第2ノードN12；本願のNQに相当)に接続する。
(x) 出力ノードと、第1ノード(第2ノードN12；本願のNQに相当)との間に、bootstrapping capacitor (C12; 本願「ブートストラップ部160」のC1に相当)が配置されている。
(xi) ハイゲート電圧(VGH)の入力端子と、第2ノード(電圧VQB’の第3ノードN13；本願のNQBに相当)との間にも、bootstrapping capacitor (C11)が配置されている。
上記(i)〜(iii)の課題を解決すべく、最も好ましい実施形態の一つにおいては、下記Ａ１〜Ａ８となっている。
Ａ１ 既存の出力バッファ（「第1の出力バッファ120」）に加えて、これとは極性の異なるゲートパルスを出力するための「第2の出力バッファ130」を追加する。「第2の出力バッファ130」は、「第2の出力ノード」に２つの２つのTFT(T10及びT11)の端子が接続して形成されており、一方のTFT(T10)の他の端子には、ローゲート電圧(VGL)の入力端子が接続しており、他方のTFT(T11)の他の端子には、第３のクロック信号(CLK3)の入力端子が接続する。
Ａ２ 「第2の出力バッファ130」は、一方のTFT(T10)のゲートが第1ノード(NQ)に接続し、他方のTFT(T11)のゲートが第2ノード(NQB)に接続している。
Ａ３ 第３のクロック信号(CLK3)は、第２のクロック信号(CLK2)とほぼ同位相であるが、極性が逆である。また、第２のクロック信号(CLK2)よりも、立上がり及び立下りが、少しだけ早い。
Ａ４ 第1ノード(NQ)と、入力信号SINの「入力部140」をなすTFT(T1)との間に、「応力緩和部150」をなすTFT(T7)が配置され、そのゲートがローゲート電圧(VGL)の入力端子に接続する。これにより、「応力緩和部150」のTFT(T7)と、「入力部140」のTFT(T1)との間に、「第３のノード(NQ’)」が形成される。
Ａ５ 「第３のノード(NQ’)」と、「安定化部180」中の一TFT（T2；特許6389043の図６のT17に対応）の一端子とが直結している。
Ａ６ 第2のbootstrapping capacitor (C2)は、「安定化部180」中の一TFT（T2）と、第2ノード(NQB)との間に配置される。そして、「安定化部180」中の一TFT（T2）と、第2のbootstrapping capacitor (C2)との間に第4ノード(NQB’)が形成される。
Ａ７ 第4ノード(NQB’)は、「安定化部180」中の他の一（または一対）のTFT（T3）を介して、第２のクロック信号(CLK2)の入力端子に接続する。このTFT（T3）のゲートは、第2ノード(NQB)に接続している。
Ａ８ 第4ノード(NQB’)は、さらに、「保持部170」中の一のTFT（T6）を介して、ハイゲート電圧(VGH)の入力端子に接続する。このTFT（T6）のゲートは、「第３のノード(NQ’)」に接続する。
本発明は、任意の表示装置及びこれを含む電子機器に適用可能である。例えば、本発明は、デジタル携帯電話、スマートフォン、タブレットコンピュータ、ＴＶ、３Ｄ ＴＶ、ＨＭＤ、ＶＲ機器、ＰＣ、家庭用電子機器、ノート型パソコン、ＰＤＡ、ＰＭＰ、デジタルカメラ、音楽再生機、携帯用ゲームコンソール、ナビゲーションなどに適用可能である。
以上では、本発明の実施例を参照して説明したが、該当技術分野における熟練した当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解するだろう。
１００、２００: ステージ
１１０、２１０: ロジック回路
１２０: 第１の出力バッファ
１３０: 第２の出力バッファ
１４０: 入力部
１５０: 応力緩和部
１６０: ブートストラップ部
１７０: 保持部
１８０、２８０: 安定化部

Claims (10)

  1. 複数のステージを含むスキャンドライバであって、
    前記複数のステージにおける各ステージは、アクティブレベルとして第１のローレベルを有する、第１及び第２のクロック信号を受信するとともに、前記アクティブレベルとしてハイレベルを有する第３のクロック信号を受信し、
    前記各ステージは、
    入力信号及び前記第１のクロック信号に基づいて、第１のノードの電圧を前記第１のローレベルに変更し、前記第２のクロック信号に基づいて、前記第１のノードの電圧を、前記第１のローレベルよりも低い第２のローレベルに変更するロジック回路と、
    前記第１のノードの電圧に応答して、前記第２のクロック信号を、アクティブロー・スキャン信号として出力する第１の出力バッファと、
    前記第１のノードの電圧に応答して、前記第３のクロック信号を、アクティブハイ・スキャン信号として出力する第２の出力バッファとを含むことを特徴とするスキャンドライバ。
  2. 前記第３のクロック信号の立上り時点から立下り時点までのアクティブ区間は、前記第２のクロック信号の立下り時点から立上り時点までのアクティブ区間と部分的に重なることを特徴とする請求項１に記載のスキャンドライバ。
  3. 前記第３のクロック信号の立上り時点は、前記第１のクロック信号の立下り時点よりも遅れ、
    前記第３のクロック信号の立下り時点は、前記第２のクロック信号の立下り時点よりも遅れ、前記第２のクロック信号の立上り時点よりも先立っていることを特徴とする請求項１に記載のスキャンドライバ。
  4. 前記ロジック回路は、
    前記第１のクロック信号に応答して、前記入力信号を、第３のノードに伝達する入力部と、
    前記第１のノードと前記第３のノードとの間に配置され、前記第１のノードの電圧が前記第１のローレベルに変更されるように、前記第３のノードにおける前記入力信号を、前記第１のノードに伝達する応力緩和部と、
    前記第２のクロック信号に応答して、前記第１のノードをブートストラップし、前記第１のノードの電圧を、前記第２のローレベルに変更するブートストラップ部と、
    前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号が出力される期間中、第２のノード及び第４のノードを前記ハイレベルに保持する保持部と、
    前記アクティブロー・スキャン信号及び前記アクティブハイ・スキャン信号が出力された後、前記第４のノードの電圧に応答して、前記第３のノードにハイゲート電圧を周期的に印加するとともに、前記第２のノードの電圧を周期的に前記第２のローレベルに変更する安定化部とを含むことを特徴とする請求項１に記載のスキャンドライバ。
  5. 前記入力部は、前記第１のクロック信号を受信するゲートと、前記入力信号を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第１のトランジスタを含むことを特徴とする請求項４に記載のスキャンドライバ。
  6. 前記ブートストラップ部は、前記アクティブロー・スキャン信号が出力される第１の出力ノードに連結された第１の電極と、前記第１のノードに連結された第２の電極とを含む、第１のキャパシタを含むことを特徴とする請求項４に記載のスキャンドライバ。
  7. 前記安定化部は、
    前記第４のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第２のトランジスタと、
    前記第４のノードに連結された第１の電極と、前記第２のノードに連結された第２の電極とを含む第２のキャパシタと、
    前記第２のノードに連結されたゲートと、前記第４のノードに連結された第１の端子と、前記第２のクロック信号を受信する第２の端子とを含む第３のトランジスタと、
    前記第１のクロック信号を受信するゲートと、前記第２のノードに連結された第１の端子と、ローゲート電圧を受信する第２の端子とを含む第５のトランジスタとを含むことを特徴とする請求項４に記載のスキャンドライバ。
  8. 前記各ステージは、前記アクティブレベルとしてハイレベルを有するとともに、前記第３のクロック信号と異なる位相を有する、第４のクロック信号を更に受信し、
    前記安定化部は、
    前記第４のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第３のノードに連結された第２の端子とを含む第２のトランジスタと、
    前記第４のノードに連結された第１の電極と、前記第２のノードに連結された第２の電極とを含む第２のキャパシタと、
    前記第２のノードに連結されたゲートと、前記第４のノードに連結された第１の端子と、前記第４のクロック信号を受信する第２の端子とを含む第３のトランジスタと、
    前記第１のクロック信号を受信するゲートと、前記第２のノードに連結された第１の端子と、ローゲート電圧を受信する第２の端子とを含む第５のトランジスタとを含むことを特徴とする請求項４に記載のスキャンドライバ。
  9. 前記保持部は、
    前記第３のノードに連結されたゲートと、前記第２のノードに連結された第１の端子と、前記第１のクロック信号を受信する第２の端子とを含む第４のトランジスタと、
    前記第３のノードに連結されたゲートと、前記ハイゲート電圧を受信する第１の端子と、前記第４のノードに連結された第２の端子とを含む第６のトランジスタとを含み、
    前記応力緩和部は、ローゲート電圧を受信するゲートと、前記第３のノードに連結された第１の端子と、前記第１のノードに連結された第２の端子とを含む第７のトランジスタを含むことを特徴とする請求項４に記載のスキャンドライバ。
  10. 前記第１の出力バッファは、
    前記第１のノードに連結されたゲートと、前記アクティブロー・スキャン信号が出力される第１の出力ノードに連結された第１の端子と、前記第２のクロック信号を受信する第２の端子とを含む第８のトランジスタと、
    第２のノードに連結されたゲートと、ハイゲート電圧を受信する第１の端子と、前記第１の出力ノードに連結された第２の端子とを含む第９のトランジスタとを含み、
    前記第２の出力バッファは、
    前記第１のノードに連結されたゲートと、前記アクティブハイ・スキャン信号が出力される第２の出力ノードに連結された第１の端子と、前記第３のクロック信号を受信する第２の端子とを含む第１０のトランジスタと、
    第２のノードに連結されたゲートと、ローゲート電圧を受信する第１の端子と、前記第２の出力ノードに連結された第２の端子とを含む第１１のトランジスタとを含むことを特徴とする請求項１に記載のスキャンドライバ。
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