CN114387915A - 输出缓冲器电路 - Google Patents

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庾灿凤
张允硕
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Abstract

提供了一种输出缓冲器电路，包括：运算放大器，其被配置为基于输入电压信号和补偿电流产生放大器输出电压信号；压摆率补偿电路，其被配置为基于输入电压信号与反馈电压信号之间的差产生补偿电流，以增大放大器输出电压信号的压摆率；输出路径电路，其连接在运算放大器与输出焊盘之间，输出路径电路被配置为传输放大器输出电压信号，以通过输出焊盘产生焊盘输出电压信号；以及反馈路径电路，其连接在压摆率补偿电路与输出路径电路上的反馈输入节点之间，反馈路径电路被配置为产生反馈电压信号。

Description

输出缓冲器电路
相关申请的交叉引用
本申请要求于2020年10月6日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0128520的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
一些示例实施例一般涉及半导体集成电路，并且更具体地说，涉及一种输出缓冲器电路和/或包括输出缓冲器电路的显示装置的源驱动器。
背景技术
显示装置的功耗随着显示装置的分辨率、大小和/或操作速度的增加而增加。最近，120Hz的帧率被应用于诸如智能电话的移动装置，并且显示驱动器集成电路(DDI)的功耗显著增加。DDI可分为模拟部分和数字部分。例如，在Wide Quad高清(WQHD)产品中,模拟部分的功耗约占DDI总功耗的66％。模拟部分的功耗可分为源驱动器的功耗和诸如电压调节器、电荷泵、低温多晶硅(LTPS)驱动器等的其它组件的功耗。例如，DDI的源驱动器包括大量的源放大器或输出缓冲器，在WQHD产品中有2880个输出缓冲器，源驱动器的功耗占模拟部分的功耗的46％。
发明内容
一些示例实施例可提供一种能够降低功耗的输出缓冲器电路。
可替代地或附加地，一些示例实施例可提供一种包括能够降低功耗的输出缓冲器电路的显示装置的源驱动器。
根据一些示例实施例，一种输出缓冲器电路包括：运算放大器，其被配置为基于输入电压信号和补偿电流产生放大器输出电压信号；压摆率补偿电路，其被配置为基于输入电压信号与反馈电压信号之间的差产生补偿电流，以增大放大器输出电压信号的压摆率；输出路径电路，其连接在运算放大器与输出焊盘之间，输出路径电路被配置为传输放大器输出电压信号，以通过输出焊盘产生焊盘输出电压信号；以及反馈路径电路，反馈路径电路连接在压摆率补偿电路与输出路径电路上的反馈输入节点之间，反馈路径电路被配置为产生反馈电压信号。
根据一些示例实施例，一种显示装置的源驱动器包括：多个输出缓冲器电路，其被配置为驱动显示面板的源极线，多个输出缓冲器电路中的每一个被配置为基于输入电压信号和补偿电流产生放大器输出电压信号，以产生压摆率小于放大器输出电压信号的压摆率的反馈电压信号，并且产生补偿电流，以增大放大器输出电压信号的压摆率，基于输入电压信号与反馈电压信号之间的差增大放大器输出电压信号的压摆率。
根据一些示例实施例，一种显示装置的源驱动器包括：移位寄存器，其被配置为基于时钟信号和输入-输出控制信号产生多个锁存时钟信号；数据锁存器，其被配置为响应于多个锁存时钟信号存储数据，并且响应于负载信号输出对应于数据的多个数字输入信号；数模转换器，其被配置为产生对应于多个数字输入信号的多个输入电压信号，利用灰度电压产生多个输入电压信号；以及多个输出缓冲器电路，其被配置为缓冲多个输入电压信号，以驱动显示面板的源极线。缓冲器电路中的每一个包括：运算放大器，其被配置为基于输入电压信号和补偿电流中的每一个产生放大器输出电压信号；压摆率补偿电路，其被配置为基于输入电压信号中的每一个与反馈电压信号之间的差产生补偿电流，以增大放大器输出电压信号的压摆率；输出路径电路，其连接在运算放大器与输出焊盘之间，输出路径电路被配置为传输放大器输出电压信号，以通过输出焊盘产生焊盘输出电压信号；以及反馈路径电路，其连接在压摆率补偿电路与输出路径电路上的反馈输入节点之间，反馈路径电路被配置为产生反馈电压信号。
根据一些示例实施例的输出缓冲器电路和显示装置的源驱动器可利用压摆率低于放大器输出电压信号的压摆率的反馈电压信号增加补偿电流的供应时间。通过增加补偿电流的供应时间，可降低功耗和/或可提高输出缓冲器电路和源驱动器的性能。
附图说明
将从下面结合附图的详细描述中更清楚地理解本公开的一些示例实施例。
图1是示出根据一些示例实施例的输出缓冲器电路的框图。
图2是示出根据一些示例实施例的输出缓冲器电路的电压信号的波形图。
图3是示出根据一些示例实施例的提高输出缓冲器电路的压摆率的方法的流程图。
图4是示出图1的输出缓冲器电路中包括的运算放大器的一些示例实施例的框图。
图5是示出图4的运算放大器中包括的输入级和偏压电路的一些示例实施例的电路图。
图6是示出图4的运算放大器中包括的负载级和输出级的一些示例实施例的电路图。
图7是示出图1的输出缓冲器电路中包括的压摆率补偿电路的一些示例实施例的框图。
图8是示出图7的压摆率补偿电路的一些示例实施例的电路图。
图9是用于描述根据一些示例实施例的输出缓冲器电路的补偿时间的波形图。
图10、图11和图12是示出根据一些示例实施例的输出缓冲器电路的示图。
图13是示出根据一些示例实施例的输出缓冲器电路的示图，图14是示出图13的输出缓冲器电路的操作的时序图。
图15是示出根据一些示例实施例的显示系统的框图。
图16是示出根据一些示例实施例的显示装置的框图。
图17是示出根据一些示例实施例的显示装置的源驱动器的框图。
图18是示出普通输出缓冲器电路和根据一些示例实施例的输出缓冲器电路的示图。
图19是示出图18的输出缓冲器电路的操作的时序图。
图20是示出图18的输出缓冲器电路的过渡时间和功耗的示图。
图21是示出根据一些示例实施例的移动装置的框图。
图22是示出根据一些示例实施例的计算系统的框图。
具体实施方式
下文将参照其中示出一些示例实施例的附图更全面地描述各种非限制性示例实施例。在附图中，相同的标号始终指代相同元件。重复的描述可省略。
图1是示出根据一些示例实施例的输出缓冲器电路的框图。
参照图1，输出缓冲器电路10包括运算放大器AMP 100、压摆率补偿电路SRCC 200、输出路径电路OPC 300和反馈路径电路FPC 400。
运算放大器100可基于输入电压信号VIN和补偿电流产生放大器输出电压信号VAO。补偿电流可包括上拉补偿电流ICU和下拉补偿电流ICD。运算放大器100可通过正端子(+)接收输入电压信号VIN，通过负端子(-)接收放大器输出电压信号VAO，并且通过输出端子(例如，通过放大器输出节点NAO)输出放大器输出电压信号VAO。下面将参照图4、图5和图6描述运算放大器100的一些示例实施例。
压摆率补偿电路200可基于输入电压信号VIN与反馈电压信号VFB之间的差产生补偿电流ICU和ICD，以增大放大器输出电压信号VAO的压摆率，例如，每单位时间输出电压的较大或最大改变率。补偿电流ICU和ICD可包括上拉补偿电流ICU，以增大放大器输出电压信号VAO的上升沿的压摆率，和/或可包括下拉补偿电流ICD，以增大放大器输出电压信号VAO的下降沿的压摆率。下面将参照图7和图8描述压摆率补偿电路200的一些示例实施例。
输出路径电路300可连接在运算放大器100与输出焊盘PDO之间。输出路径电路300可传输放大器输出电压信号VAO，以通过输出焊盘PDO(例如，在输出焊盘PDO上)产生焊盘输出电压信号VPO。
反馈路径电路400可连接在压摆率补偿电路200与输出路径电路300上的反馈输入节点NFI之间。反馈路径电路400可产生反馈电压信号VFB。
下面，将参照图10至图14描述输出路径电路300和反馈路径电路400的一些示例实施例。如将要描述的，输出路径电路300和反馈路径电路400中的每一个可具有对应的阻抗，并且电压信号的压摆率可在经过输出路径电路300和反馈路径电路400的至少一部分时减小。这里，“电压信号的压摆率减小”可表示或者对应于或者指示“电压信号的延迟时间增加”和/或“电压信号的过渡时间或者建立时间(settling time)增加”。
图2是示出根据一些示例实施例的输出缓冲器电路的电压信号的波形图。
图2示出了放大器输出节点NAO上的放大器输出电压信号VAO、反馈输入节点NFI上的电压信号VFBI和反馈输出节点NFO上的反馈电压信号VFB的波形。例如，图2示出了输入电压信号VIN在第一时间点Tr处从第一电压V1转变为高于第一电压V1的第二电压V2，并且在第二时间点Tf处从第二电压V2转变为低于第二电压V2的第三电压V3。为了便于描述和示出，假设输入电压信号VIN是理想方波；然而，示例实施例不限于此。
参照图1和图2，反馈输入节点NFI上的电压信号VFBI的上升时间tr2可由于输出路径电路300的阻抗而增加以比放大器输出电压信号VAO的上升时间tr1更长，并且反馈电压信号VFB的上升时间tr3可由于反馈路径电路400的阻抗而增加以比反馈输入节点NFI上的电压信号VFBI的上升时间tr2更长。例如，反馈输入节点NFI上的电压信号VFBI的上升沿的压摆率(V2-V1)/tr2可减小以小于放大器输出电压信号VAO的上升沿的压摆率(V2-V1)/tr1，并且反馈电压信号VFB的上升沿的压摆率(V2-V1)/tr3可减小以小于反馈输入节点NFI上的电压信号VFBI的上升沿的压摆率(V2-V1)/tr2。
可替代地或附加地，反馈输入节点NFI上的电压信号VFBI的下降时间tr2可由于输出路径电路300的阻抗而增加以比放大器输出电压信号VAO的下降时间tr1更长，并且反馈电压信号VFB的下降时间tr3可由于反馈路径电路400的阻抗而增加以比反馈输入节点NFI上的电压信号VFBI的下降时间tr2更长。例如，反馈输入节点NFI上的电压信号VFBI的下降沿的压摆率(V2-V1)/tr2可减小以小于放大器输出电压信号VAO的下降沿的压摆率(V2-V1)/tr1，并且反馈电压信号VFB的下降沿的压摆率(V2-V1)/tr3可减小以小于反馈输入节点NFI上的电压信号VFBI的下降沿的压摆率(V2-V1)/tr2。
这样，根据一些示例实施例的输出缓冲器电路10可利用具有小于放大器输出电压信号VAO的压摆率的压摆率的反馈电压信号VFB来增大补偿电流ICU和ICD的供应时间。在包括输出缓冲器电路10的装置和系统中，通过补偿电流ICU和ICD的供应时间的增加，可降低功耗和/或可提高性能。
图3是示出提高根据一些示例实施例的输出缓冲器电路的压摆率的方法的流程图。
参照图1和图3，可利用运算放大器100，基于输入电压信号VIN和补偿电流ICU和ICD可产生放大器输出电压信号VAO(S100)。
可利用输出路径电路300和反馈路径电路400，可产生压摆率小于放大器输出电压信号的压摆率的反馈电压信号VFB(S200)。
可利用压摆率补偿电路200基于输入电压信号VIN与反馈电压信号VFB之间的差产生增大放大器输出电压信号VAO的压摆率的补偿电流ICU和ICD(S300)。
下文中，将参照图4至图8描述输出缓冲器电路中包括的运算放大器100和压摆率补偿电路的一些示例实施例。根据一些示例实施例，可利用压摆率小于放大器输出电压信号VAO的压摆率的反馈电压信号VFB增加补偿电流ICU和ICD的供应时间。运算放大器和压摆率补偿电路的配置不限于图4至图8所示的那些，并且运算放大器和压摆率补偿电路的配置可不同地实施。
图4是示出图1的输出缓冲器电路中包括的运算放大器的一些示例实施例的框图。
参照图4，运算放大器100可包括输入级110、负载级130、输出级150、上偏压电路170和下偏压电路180。在一些示例实施例中，图4所示的运算放大器100可具有包括双输入级的轨对轨结构。
运算放大器100对输入电压信号VIN进行放大，以产生放大器输出电压信号VAO。图1中的压摆率补偿电路200基于输入电压信号VIN与放大器输出电压信号VAO之间的电压差产生补偿电流，将补偿电流提供至运算放大器100的负载级130，并且例如通过增加放大器输出电压信号VAO的压摆率减少放大器输出电压信号VAO的过渡时间。
输入级110接收输入电压信号VIN和放大器输出电压信号VAO，并且确定输入电压信号VIN与放大器输出电压信号VAO之间的电压差。负载级130利用上拉补偿电流ICU和下拉补偿电流ICD执行压摆率补偿操作，产生与输入电压信号VIN和放大器输出电压信号VAO之间的电压差对应的负载电流ILU、ILUB、ILD和ILDB，并且将负载电流ILU、ILUB、ILD和ILDB提供至输入级110。上偏压电路170和下偏压电路180将偏压电流提供至输入级110。输出级150基于从负载级130提供的信号通过放大器输出节点NAO产生放大器输出电压信号VAO。
图5是示出图4的运算放大器中包括的输入级和偏压电路的一些示例实施例的电路图。
参照图4和图5，输入级110可包括第一输入级和第二输入级。第一输入级可包括P沟道金属氧化物半导体(下文中，称作“PMOS”)晶体管MP1和MP2，并且可向负载级130提供下拉负载电流ILD和ILDB。第二输入级可包括N沟道金属氧化物半导体(下文中，称作“NMOS”)晶体管MN1和MN2，并且可从负载级130接收上拉负载电流ILU和ILUB。输入电压信号VIN被施加至晶体管MP1和MN1的栅极，并且放大器输出电压信号VAO被施加至晶体管MP2和MN2的栅极。
上偏压电路170可基于第一偏压电压VB1产生第一偏压电流，并且可将第一偏压电流提供至第一输入级。下偏压电路180可基于第二偏压电压VB2产生第二偏压电流，并且可将第二偏压电流提供至第二输入级。上偏压电路170可通过PMOS晶体管MP3实施，并且下偏压电路180可通过NMOS晶体管MN3实施。
图6是示出图4的运算放大器中包括的负载级和输出级的一些示例实施例的电路图。
参照图6，负载级130可包括上电流镜电路、下电流镜电路、第一连接电路、第二连接电路、第一电容器C1和第二电容器C2。
上电流镜电路可包括按照电流镜形式彼此连接并且连接至诸如VDD的电源的PMOS晶体管MP4和MP5，并且相似地，下电流镜电路可包括按照电流镜形式彼此连接并且连接至诸如地的电源的NMOS晶体管MN4和MN5。第一连接电路可包括PMOS晶体管MP7和NMOS晶体管MN7。PMOS晶体管MP7和NMOS晶体管MN7分别响应于第三偏压电压VB3和第四偏压电压VB4操作。第二连接电路可包括PMOS晶体管MP6和NMOS晶体管MN6。PMOS晶体管MP6和NMOS晶体管MN6分别响应于第三偏压电压VB3和第四偏压电压VB4操作。
上电流镜电路电连接至第二输入级，并且将电流提供至负载级130。下电流镜电路电连接至第一输入级，并且将电流提供至负载级130。第一连接电路将上电流镜电路的第一输出端子NCU与下电流镜电路的第一输出端子NCD电连接。第二连接电路将上电流镜电路的第二输出端子NCSP与下电流镜电路的第二输出端子NCSN电连接。第一电容器C1连接在上电流镜电路的第一输出端子NCU与输出级150的放大器输出节点NAO之间。第二电容器C2连接在下电流镜电路的第一输出端子NCD与输出级150的放大器输出节点NAO之间。
输出级150可包括PMOS晶体管MP8。PMOS晶体管MP8的栅极连接至上电流镜电路的第一输出端子NCU，并且PMOS晶体管MP8连接在电源电压VDD与放大器输出节点NAO之间。输出级150还可包括NMOS晶体管MN8。NMOS晶体管MN8的栅极连接至下电流镜电路的第一输出端子NCD，并且NMOS晶体管MN8连接在放大器输出节点NAO与地之间。
下拉补偿电流ICD可被提供至上电流镜电路的第一输出端子NCU，并且上拉补偿电流ICU可被提供至下电流镜电路的第一输出端子NCD。
上拉负载电流ILU可从上电流镜电路的第一输出端子NCU流至输入级110的包括NMOS晶体管MN1和MN2的第二输入级。上拉负载电流ILUB可从上电流镜电路的第二输出端子NCSP流至输入级110中包括的第二输入级。
下拉负载电流ILD可从输入级110的包括PMOS晶体管MP1和MP2的第一输入级流至下电流镜电路的第一输出端子NCD。下拉负载电流ILDB可从输入级110中包括的第一输入级流至下电流镜电路的第二输出端子NCSN。
图7是示出图1的输出缓冲器电路中包括的压摆率补偿电路的一些示例实施例的框图。
参照图7，压摆率补偿电路200可包括比较器220、上拉补偿电流产生器240和下拉补偿电流产生器260。
比较器220可将输入电压信号VIN与放大器输出电压信号VAO进行比较，以产生与输入电压信号VIN和放大器输出电压信号VAO之间的差对应的第一电流I_VDIFF。上拉补偿电流产生器240可对第一电流I_VDIFF执行电流镜操作，以产生上拉补偿电流ICU。下拉补偿电流产生器260对第一电流I_VDIFF执行电流镜操作，以产生下拉补偿电流ICD。
图8是示出图7的压摆率补偿电路的一些示例实施例的电路图。
参照图8，压摆率补偿电路200包括比较器220、上拉补偿电流产生器240和下拉补偿电流产生器260。
比较器220可包括NMOS晶体管MN16和PMOS晶体管MP16。NMOS晶体管MN16的栅极被施加有输入电压信号VIN，其源极被施加有反馈电压信号VFB，其漏极连接至第一节点N11。PMOS晶体管MP16的栅极被施加有输入电压信号VIN，其源极被施加有反馈电压信号VFB，其漏极连接至第二节点N12。
上拉补偿电流产生器240可包括PMOS晶体管MP12、MP13、MP14和NMOS晶体管MN14_1和MN15。
PMOS晶体管MP12的源极连接至电源电压VDD，并且其栅极连接至运算放大器100的负载级130中包括的上电流镜电路的输出端子NCSP。PMOS晶体管MP13的源极连接至PMOS晶体管MP12的漏极，其栅极和漏极共同连接至第一节点N11。PMOS晶体管MP14的源极连接至电源电压VDD，其栅极连接至PMOS晶体管MP13的栅极。NMOS晶体管MN14_1的漏极和栅极共同连接至PMOS晶体管MP14的漏极，并且其源极连接至地。NMOS晶体管MN15的栅极连接至NMOS晶体管MN14_1的栅极，其源极连接至地，并且从其漏极输出上拉补偿电流ICU。
下拉补偿电流产生器260可包括NMOS晶体管MN12、MN13、MN14和PMOS晶体管MP14_1和MP15。
NMOS晶体管MN12的源极连接至地，并且其栅极连接至运算放大器100的负载级130中包括的下电流镜电路的输出端子NCSN。NMOS晶体管MN13的源极连接至第一NMOS晶体管MN12的漏极，并且其漏极和栅极共同连接至第二节点N12。NMOS晶体管MN14的源极连接至地，其栅极连接至NMOS晶体管MN13的栅极。PMOS晶体管MP14_1的漏极和栅极共同连接至NMOS晶体管MN14的漏极，并且其源极连接至电源电压VDD。PMOS晶体管MP15的栅极连接至PMOS晶体管MP14_1的栅极，其源极连接至电源电压VDD，并且从其漏极输出下拉补偿电流ICD。
比较器220中包括的NMOS晶体管MN16和PMOS晶体管MP16可具有对应的阈值电压。在一些示例实施例中，NMOS晶体管MN16的主体可电连接至NMOS晶体管MN16的源极，并且PMOS晶体管MP16的主体可电连接至PMOS晶体管MP16的源极。此外，NMOS晶体管MN16的主体可电连接至PMOS晶体管MP16的主体。当NMOS晶体管的主体(例如，主块)和/或PMOS晶体管的主体(例如，主块)电连接至NMOS晶体管或者PMOS晶体管的源极时，NMOS晶体管和/或PMOS晶体管的阈值电压可具有恒定值，即使NMOS晶体管和/或PMOS晶体管的反向偏压电压发生变化。
下文中，参照图4至图8的示例配置描述根据一些示例实施例的输出缓冲器电路中包括的运算放大器100和压摆率补偿电路的操作。
输入电压信号VIN被施加至比较器220的NMOS晶体管MN16和PMOS晶体管MP16，并且反馈电压信号VFB被施加至与NMOS晶体管MN16和PMOS晶体管MP16的源极对应的反馈输出节点NFO。
当输入电压信号VIN从低电压电平转变为高电压电平时，NMOS晶体管MN16导通，NMOS晶体管MN15导通，并且第二电容器C2的电压通过上拉补偿电流ICU下拉。这里，PMOS晶体管MP8的栅极电压快速减小，以在输出缓冲器电路中导致瞬时电流，并且因此放大器输出电压信号VAO可被快速设定。继续这种操作，直至NMOS晶体管MN16的栅极-源极电压VIN-VFB变为等于NMOS晶体管MN16的阈值电压VTHN为止。在栅极-源极电压VIN-VFB变为等于阈值电压VTHN时的时间点处，NMOS晶体管MN16截止，并且上拉补偿操作(例如，上拉补偿电流ICU的产生)结束。
相反，当输入电压信号VIN从高电压电平转变为低电压电平时，PMOS晶体管MP16导通，PMOS晶体管MP15导通，并且第一电容器C1的电压通过下拉补偿电流ICD上拉。这里，NMOS晶体管MN8的栅极电压快速增大，以在输出缓冲器电路中导致瞬时电流，并且因此放大器输出电压信号VAO可被快速设定。继续这种操作，直至PMOS晶体管MP16的栅极-源极电压VFB-VIN变为等于PMOS晶体管MP16的阈值电压VTHP为止。在栅极-源极电压VFB-VIN变为等于阈值电压VTHP时的时间点处，PMOS晶体管MP16截止，并且下拉补偿操作(例如，下拉补偿电流ICD的产生)结束。
因素，例如，影响压摆率补偿电路200的性能的主要因素是补偿电流ICU和ICD的供应时间。分别通过栅极-源极电压VIN-VFB或VFB-VIN变为等于阈值电压VTHN和VTHP的时间点确定供应时间。输入电压信号VIN的电压电平和阈值电压VTHN和VTHP不是可调整的因数。相反，如下面参照图9将描述的，可调整补偿电流的供应时间。
图9是用于描述根据一些示例实施例的输出缓冲器电路的补偿时间的波形图。
图9示出了反馈输出节点NFO上的反馈电压信号的波形，输入电压信号VIN在第一时间点Tr处从第一电压V1转变为大于第一电压V1的第二电压V2，并且在第二时间点Tf处从第二电压V2转变为小于第二电压V2并且可与第一电压V1相同或不同的第三电压V3。为了便于描述和示出，假设输入电压信号VIN是理想方波。图1所示的第一反馈电压信号VFB1、第二反馈电压信号VFB2和第三反馈电压信号VFB3具有不同的压摆率。第二反馈电压信号VFB2的压摆率可小于第一反馈电压信号VFB1的压摆率，并且第三反馈电压信号VFB3的压摆率可小于第二反馈电压信号VFB2。
如参照图4至图8描述的，上拉补偿时间(和/或供应时间)与从第一时间点Tr至NMOS晶体管MN16的栅极-源极电压VIN-VFB＝V2-VFB变为等于NMOS晶体管MN16的阈值电压VTHN时的时间点的时间间隔对应，并且下拉补偿时间与从第二时间点Tf至PMOS晶体管MP16的栅极-源极电压VFB-VIN＝VFB-V3变为等于PMOS晶体管MP16的阈值电压VTHP时的时间点的时间间隔对应。
如图9所示，与第二反馈电压信号VFB2对应的上拉补偿时间tcr2比与第三反馈电压信号VFB3对应的上拉补偿时间tcr3更长，与第一反馈电压信号VFB1对应的上拉补偿时间tcr1比与第二反馈电压信号VFB2对应的上拉补偿时间tcr2更长。此外，与第二反馈电压信号VFB2对应的下拉补偿时间tcf2比与第三反馈电压信号VFB3对应的下拉补偿时间tcf3更长，并且与第一反馈电压信号VFB1对应的下拉补偿时间tcf1比与第二反馈电压信号VFB2对应的下拉补偿时间tcf2更长。结果，上拉补偿时间和/或下拉补偿时间可随着施加至比较器220的反馈电压信号的压摆率减小而增大。
在常规方案中，基于放大器输出电压信号VAO执行压摆率补偿操作。相反，根据一些示例实施例，基于压摆率小于放大器输出电压信号VAO的压摆率的反馈电压信号VFB执行压摆率补偿操作，以增加补偿时间。通过增加补偿电流的补偿时间或者供应时间，输出电压信号的压摆率可进一步增大，并且包括输出缓冲器电路的装置和系统的性能可提高和/或功耗可降低。
图10、图11和图12是示出根据一些示例实施例的输出缓冲器电路的示图。
图10示出反馈输入节点NFI对应于输出焊盘PDO，并且反馈路径电路基于输出焊盘PDO上的焊盘输出电压信号VPO产生反馈电压信号VFB1的一些示例实施例。图11和图12示出反馈输入节点NFI对应于输出路径电路内的输出中间节点，并且反馈路径电路基于输出中间节点上的电压信号产生反馈电压信号VFB的一些示例实施例。
参照图10，输出缓冲器电路11可包括输出路径电路301和反馈路径电路401。图10中省略了上述运算放大器100和压摆率补偿电路200。输出缓冲器电路11可包括或可不包括运算放大器100和/或压摆率补偿电路200。
输出路径电路301可包括输出开关SWO、输出导电路径OCP和输出静电放电(ESD)电阻器Resdo。
输出开关SWO连接在产生放大器输出电压信号VAO的放大器输出节点NAO与第一输出中间节点NO1之间，并且输出开关SWO响应于输出使能信号SOEN导通。可利用输出开关SWO和输出使能信号SOEN控制放大器输出节点NAO与输出焊盘PDO之间的电连接。
输出导电路径OCP连接在第一输出中间节点NO1与第二输出中间节点NO2之间。输出导电路径OCP可包括形成在半导体衬底上的导电层中的导电图案和连接导电图案的竖直接触件等。输出导电路径OCP可具有通过输出导电路径OCP的寄生电阻和寄生电容导致的阻抗。
输出ESD电阻器Resdo连接在第二输出中间节点NO1与输出焊盘PDO之间。输出ESD电阻器Resdo可通过输出焊盘PDO保护内部电路免于诸如摩擦放电的静电放电(ESD)。
输出开关SWO、输出导电路径OCP和输出EDS电阻器Redso可具有各自的阻抗。例如，输出开关可具有导通电阻值，输出导电路径OCP可具有寄生电阻值，输出ESD电阻器Resdo可具有特定的(或者，可替换地，预定的)电阻值。
反馈路径电路401可包括反馈ESD电阻器Resdf、反馈导电路径FCP和反馈开关SWF。
反馈ESD电阻器Resdf连接在输出焊盘PDO与第一反馈中间节点NF1之间。反馈ESD电阻器Resdf可通过输出焊盘PDO保护内部电路免于静电放电。
反馈导电路径FCP连接在第一反馈中间节点NF1与第二反馈中间节点NF2之间。反馈导电路径FCP可包括形成在半导体衬底上的导电层中的导电图案和连接导电图案的竖直接触件等。反馈导电路径FCP可具有由反馈导电路径FCP的寄生电阻和/或寄生电容导致的阻抗。
反馈开关SWF连接在第二反馈中间节点NF2与产生反馈电压信号VFB1的反馈输出节点NFO之间。反馈开关SWF响应于输出使能信号SOEN导通。可利用反馈开关SWF和输出使能信号SOEN控制反馈输出节点NFO与输出焊盘PDO之间的电连接。
在例如如图10所示的一些示例实施例中，输出焊盘PDO对应于反馈点，例如，反馈输入节点NFI。这样，反馈路径电路401可基于电压信号VFBI(例如，输出焊盘PDO上的焊盘输出电压信号VPO)产生反馈电压信号VFB，使得反馈电压信号VFB1的压摆率小于放大器输出电压信号VAO的压摆率。
参照图11，输出缓冲器电路12可包括输出路径电路302和反馈路径电路402。图11中省略了上述运算放大器100和压摆率补偿电路200。输出缓冲器电路12可包括或可不包括运算放大器100和/或压摆率补偿电路200。
输出路径电路302可包括输出开关SWO、输出导电路径OCP和输出静电放电(ESD)电阻器Resdo。图11中的输出路径电路302与图10中的输出路径电路301相同，并且省略了重复描述。
反馈路径电路402可包括反馈导电路径FCP和反馈开关SWF。
反馈导电路径FCP连接在第二输出中间节点NO2与反馈中间节点NF之间。反馈导电路径FCP可包括形成在半导体衬底上的导电层中的导电图案和/或连接导电图案的竖直接触件和/或过孔等。反馈导电路径FCP可具有由反馈导电路径FCP的寄生电阻和/或寄生电容导致的阻抗。
反馈开关SWF连接在反馈中间节点NF与产生反馈电压信号VFB2的反馈输出节点NFO之间，反馈开关SWF响应于输出使能信号SOEN导通。
可利用反馈开关SWF和输出使能信号SOEN控制反馈输出节点NFO与输出焊盘PDO之间的电连接。
在一些示例实施例中，例如，如图11所示，第二输出中间节点NO2对应于反馈点，例如，反馈输入节点NFI。这样，反馈路径电路402可基于第二输出中间节点NO2上的电压信号VFBI产生反馈电压信号VFB2，使得反馈电压信号的压摆率VFB2小于放大器输出电压信号VAO的压摆率。
参照图12，输出缓冲器电路13可包括输出路径电路303和反馈路径电路403。图12中省略了上述运算放大器100和压摆率补偿电路200。输出缓冲器13可包括或可不包括运算放大器100和/或压摆率补偿电路200。
输出路径电路303可包括输出开关SWO、输出导电路径OCP和输出静电放电(ESD)电阻器Resdo。图12中的输出路径电路303与图10中的输出路径电路301相同，并且省略了重复描述。
反馈路径电路402可包括反馈开关SWF。
反馈开关SWF连接在第一输出中间节点NO1与产生反馈电压信号VFB3的反馈输出节点NFO之间，反馈开关SWF响应于输出使能信号SOEN导通。可利用反馈开关SWF和输出使能信号SOEN控制反馈输出节点NFO与输出焊盘PDO之间的电连接。
在一些示例实施例中，例如，如图12所示，第一输出中间节点NO1对应于反馈点，例如，反馈输入节点NFI。这样，反馈路径电路403可基于第一输出中间节点NO1上的电压信号VFBI产生反馈电压信号VFB3，从而反馈电压信号VFB3的压摆率小于放大器输出电压信号VAO的压摆率。
如参照图10、图11和图12的描述，可根据反馈点(例如，反馈输入节点NFI)的选择产生如图9所示的反馈信号VFB1、VFB2和VFB3之一。如上所述，由于反馈电压信号VFB的压摆率减小，补偿时间可增加，输出信号VAO和VPO的压摆率可增加，并且功耗可减小。相反，反馈路径电路的大小可随着反馈电压信号VFB的压摆率减小而增大。可考虑要求或预期的性能和/或设计裕度等选择产生具有合适的压摆率的反馈电压信号VFB的反馈路径电路的合适配置。
图13是示出根据一些示例实施例的输出缓冲器电路的示图，图14是示出图13的输出缓冲器电路的操作的时序图。
参照图13，输出缓冲器电路14可包括输出路径电路304和反馈路径电路404。图13中省略了上述运算放大器100和压摆率补偿电路200。输出缓冲器电路14可包括或可不包括运算放大器100和/或压摆率补偿电路200。
输出路径电路304可包括输出开关SWO，反馈路径电路404可包括反馈开关SWF和反馈控制开关SWC。图13中省略了可不同地实施的输出路径电路304和反馈路径电路404的特定配置。
输出开关SWO连接在产生放大器输出电压信号VAO的放大器输出节点NAO与输出焊盘PDO之间，输出开关SWO响应于输出使能信号SOEN导通。
反馈开关SWF连接在产生反馈电压信号VFB的反馈输出节点NFO与输出焊盘PDO之间，反馈开关SWF响应于输出使能信号SOEN导通。
反馈控制开关SWC连接在放大器输出节点NAO与反馈输出节点NFO之间，反馈控制开关SWC响应于输出使能信号SOEN的反相信号SOENB导通。
参照图14，根据输入电压信号VIN的电压电平Vi1、Vi2和Vi3的变化，焊盘输出电压信号VPO的电压电平Vo1、Vo2和Vo3可每单位周期1H顺序地变化。当输出缓冲器电路是显示装置的源驱动器中包括的源放大器电路时，单位周期1H可与用于将源电压或者焊盘输出电压信号VPO施加于选择的行的每个像素的行扫描周期对应。
输出使能信号SOEN可在与单位周期1H的第二部分对应的预锁存时段tPL期间被去激活，并且可在与单位周期1H的第一部分对应的输出时段期间被激活。相反，反相信号SOENB可在预锁存时段tPL期间被激活，并且可在输出时段期间被去激活。图14示出了输出使能信号SOEN和反相信号SOENB在逻辑高电平被激活的示例，但是激活逻辑电平不限于此。
参照图13和图14，在输出使能信号SOEN被激活的输出时段期间，输出开关SWO导通，使得输出路径电路304将放大器输出节点NAO电连接至输出焊盘PDO，反馈控制开关SWC断开并且反馈开关SWF导通，使得反馈路径电路404将输出焊盘PDO电连接至反馈输出节点NFO。
相反，在输出使能信号SOEN被去激活的预锁存时段tPL期间，输出开关SWO断开，使得输出路径电路304将放大器输出节点NAO从输出焊盘PDO电断开，反馈开关SWF断开并且反馈控制开关SWC导通，使得反馈路径电路404将放大器输出节点NAO电连接至反馈输出节点NFO。
结果，反馈路径电路404可在输出使能信号SOEN被激活时基于反馈输入节点NFI上的电压信号VFBI产生反馈电压信号VFB，并且反馈路径电路404可在输出使能信号SOEN被去激活时基于放大器输出节点NAO上的放大器输出电压信号VAO产生反馈电压信号VFB。
在预锁存时段tPL期间，输出缓冲器电路可输出与输入电压信号VIN的先前数据(例如，电压电平)对应的焊盘输出电压信号VPO，并且可同时将输入电压信号VIN的下一数据提前加载至输出缓冲器电路的运算放大器的输入端子。输出开关SWO和反馈开关SWF可在预锁存时段tPL期间断开，从而输入电压信号VIN的下一数据可不影响输出焊盘PDO的电压电平。相反，反馈控制开关SWC可在预锁存时段tPL期间导通，以通过将放大器输出电压信号VAO提供至压摆率补偿电路减少放大器输出电压信号VAO的设立时间。
图15是示出根据一些示例实施例的显示系统的框图。
图15中的显示系统500可为具有图像显示功能的各种电子装置，诸如移动电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)、可穿戴装置、便携式多媒体播放器(PMP)、手持装置、手持计算机等中的至少一个。
参照图15，显示系统500可包括主机装置520和显示装置530。显示装置530可包括显示驱动集成电路DDI 540和显示面板550。
主机装置520可控制显示系统500的整体操作。主机装置500可为或可包括应用处理器(AP)、基带处理器(BBP)、微处理器(MPU)等。主机装置500可将图像数据IMG、时钟信号CLK和控制信号CTRL提供至显示装置530。例如，图像数据IMG可包括RGB像素值，并且具有w×h的分辨率，其中w是在水平方向上的像素的数量，并且h是在竖直方向上的像素的数量。
控制信号CTRL可包括命令信号、水平同步信号、竖直同步信号、数据使能信号等中的至少一个。例如，可将图像数据IMG和控制信号CTRL以分组的形式提供至显示装置530中的DDI 540。命令信号可包括控制信息、图像信息和/或显示设置信息。例如，图像信息可包括输入图像数据IMG的分辨率。例如，显示设置信息可包括面板信息、亮度设置值等。例如，主机装置520可提供根据用户输入或者根据预定设置值的信息作为显示设置信息。
DDI 540可基于图像数据IMG和控制信号CTRL驱动显示面板550。DDI 540可将数字图像信号IMG转换为模拟信号，并且基于模拟信号驱动显示面板550。
DDI 540可包括多个输出缓冲器电路OBF，诸如以上参照图1至图14描述的上述那些中的至少一个。根据一些示例实施例，每个缓冲器电路OBF可利用压摆率小于放大器输出电压信号VAO的压摆率的反馈电压信号VFB增加补偿电流的供应时间。
图16是示出根据一些示例实施例的显示装置的框图。图16示出了诸如OLED显示装置的电致发光显示装置作为示例，并且示例实施例不限于特定类型的显示装置。
参照图16，电致发光显示装置530可包括显示面板550，显示面板550包括多个像素行511和驱动显示面板550的DDI 540。DDI 540可包括数据驱动器或者源驱动器600、扫描驱动器544、时序控制器545、电源546和伽马电路547。
显示面板550可通过多条源极线连接至DDI 540的源驱动器600，并且可通过多条扫描线连接至DDI 540的扫描驱动器544。显示面板550可包括像素行511。例如，显示面板550可包括按照具有多行多列的矩阵排列的多个像素PX。连接至同一扫描线的一行像素PX可被称作一个像素行511。在一些示例实施例中，显示面板550可为或者可包括不使用背光单元发光的自发光显示面板。例如，显示面板550可为或者可包括有机发光二极管(OLED)显示面板。
显示面板550中包括的每个像素PX可根据显示装置530的驱动机制具有各种配置。例如，电致发光显示装置530可通过模拟和/或数字驱动方法被驱动。模拟驱动方法利用与输入数据对应的可变电压电平产生灰度，而数字驱动方法利用其中LED发光的可变持续时间产生灰度。模拟驱动方法可能难以实施，因为如果显示器较大和/或具有高分辨率，则模拟驱动方法利用制造/生产复杂的DDI。然而，数字驱动方法可通过更简单的电路结构容易地实现高分辨率。随着显示面板的大小变大，并且分辨率增大，数字驱动方法可具有优于模拟驱动方法的更有利的特性。根据一些示例实施例的显示装置可应用于模拟驱动方法和数字驱动方法二者。
源驱动器600可基于显示数据DDT通过源极线将数据信号施加于显示面板550。扫描驱动器544可通过扫描线将扫描信号施加于显示面板550。
如下面参照图17将描述的，源驱动器600可包括多个输出缓冲器电路OBF，诸如上面参照图1至图14描述的至少一个。根据一些示例实施例，每个缓冲器电路OBF可利用压摆率小于放大器输出电压信号VAO的压摆率的反馈电压信号VFB增加补偿电流的供应时间。
时序控制器545可控制显示装置530的操作。时序控制器545可将控制信号提供至源驱动器600和扫描驱动器544，以控制显示装置543的操作。在一些示例实施例中，源驱动器600、扫描驱动器544和时序控制器545可实施为一个集成电路(IC)。在一些示例实施例中，源驱动器600、扫描驱动器544和时序控制器545可实施为两个或更多个集成电路。驱动模块至少包括时序控制器545，源驱动器600可被称作时序控制器嵌入的数据驱动器(TED)。
时序控制器545可从图15中的主机装置520接收图像数据IMG和输入控制信号。例如，图像数据IMG可包括红色(R)图像数据、绿色(G)图像数据和蓝色(B)图像数据。根据一些示例实施例，图像数据IMG可包括白色图像数据、品红色图像数据、黄色图像数据、青色图像数据等。输入控制信号可包括主时钟信号、数据使能信号、水平同步信号、竖直同步信号等。
电源546可为显示面板550供应高电源电压ELVDD和低电源电压ELVSS。可替代地或附加地，电源546可将调节器电压供应至伽马电路547。伽马电路547可基于调节器电压VREG产生伽马参考电压GRV。例如，调节器电压VREG可为或可对应于高电源电压ELVDD或者基于高电源电压ELVDD产生的另一电压。
图17是示出根据一些示例实施例的显示装置的源驱动器的框图。
参照图17，源驱动器600可包括移位寄存器610、数据锁存器630、数模转换器(DAC)650和输出缓冲器块670。
移位寄存器610可接收时钟信号CLK和输入/输出控制信号DIO，并且可基于时钟信号CLK产生多个锁存时钟信号LCLK0至LCLKn-1。锁存时钟信号LCLK0至LCLKn-1中的每一个可确定数据锁存器630的锁存时间点，作为特定时段的时钟信号。
数据锁存器630可响应于通过移位寄存器610提供的锁存时钟信号LCLK0至LCLKn-1存储数据DDT。数据锁存器630可响应于负载信号TP将存储的数据输出至DAC 650。数据锁存器630可响应于负载信号TP提供输出信号D0至Dn-1。DAC 650可利用灰度电压GMA产生输入电压信号VIN0至VINn-1，它们是与数据锁存器630的输出信号D0至Dn-1对应的模拟信号。
输出缓冲器块670可缓存输入电压信号VIN0至VINn-1，并且可产生源极驱动信号，例如，焊盘输出电压信号VPO0至VPOn-1。输出缓冲器块670可包括分别驱动源极线的多个输出缓冲器电路OBF。如上所述，每个输出缓冲器电路OBF可包括运算放大器、压摆率补偿电路、输出路径电路和反馈路径电路。
根据一些示例实施例的显示装置的输出缓冲器电路OBF和源驱动器600可利用压摆率低于放大器输出电压信号的压摆率的反馈电压信号增加补偿电流的供应时间。通过补偿电流的供应时间的增加，功耗可降低，并且输出缓冲器电路OBF和源驱动器600的性能可提高。
图18是示出普通输出缓冲器电路和根据一些示例实施例的输出缓冲器电路的示图。
图18示出了普通输出缓冲器OBFc和输出缓冲器OBFp，普通输出缓冲器OBFc包括被配置为通过基于放大器输出电压信号VAO’执行压摆率补偿操作来产生补偿电流Ic的压摆率补偿电路SRCC’，根据一些示例实施例的输出缓冲器OBFp包括被配置为通过基于压摆率小于放大器输出电压信号VAO的压摆率的反馈电压信号VFB执行压摆率补偿操作来产生补偿电流Ic的压摆率补偿电路SRCC。运算放大器AMP、压摆率补偿电路SRCC和SRCC’、输出路径电路OPC和反馈路径电路FPC与上述的相同，省略了重复描述。
如图18所示，包括电阻器RP和电容器CP的面板负载PLD可连接至输出焊盘PDO。面板负载PLD可通过分别对焊盘输出电压信号VPO和VPO’滤波产生负载输出电压信号VLO和VLO’。
图19是示出图18的输出缓冲器电路的操作的时序图，图20是示出图18的输出缓冲器电路的过渡时间和功耗的示图。
图19示出了与约3μm(微秒)的行扫描周期1H对应的水平同步信号HSYNC、以及放大器输出电压信号VAO和VAO’、焊盘输出电压信号VPO和VPO’和负载输出电压信号VLO和VLO’的波形，它们是在较高电压电平和较低电压电平之间相对于每行扫描周期1H转换的输入电压信号VIN测量的。
如图19所示，与普通输出缓冲器电路OBFc的电压信号VAO’、VPO’和VLO’相比，根据一些示例实施例的输出缓冲器电路OBFp的电压信号VAO、VPO和VLO可具有增大的压摆率和减少的过渡时间。
图20示出针对普通输出缓冲器电路OBFc和根据一些示例实施例的输出缓冲器电路OBFp测量的电压信号的过渡时间(即，上升时间和下降时间)、源驱动器的功耗PWC1和显示驱动集成电路的整体功耗PWC2。如图20所示，与普通输出缓冲器电路OBFc相比，在根据一些示例实施例的输出缓冲器电路OBFp中，过渡时间可减少约5％，并且功耗可减少约5.5％。
图21是示出根据一些示例实施例的移动装置的框图。
参照图21，移动装置700包括片上系统(“SoC”)710和多个功能模块740、750、760和770。移动装置700还可包括存储器装置720、贮存装置730和电力管理装置780。
SoC 710控制移动装置700的整体操作。在一些示例实施例中，例如，SoC 710控制存储器装置720、贮存装置730和多个功能模块740、750、760和770。SoC 710可为移动装置700中包括的应用处理器(“AP”)。
SoC 710可包括CPU 712和电力管理系统(PM系统)714。存储器装置720和贮存装置730可存储用于移动装置700的操作的数据。在一些示例实施例中，存储器装置720可包括易失性存储器装置，诸如动态随机存取存储器(“DRAM”)、静态随机存取存储器(“SRAM”)和移动DRAM等中的至少一个。在一些示例实施例中，贮存装置730可包括非易失性存储器装置，诸如可擦除可编程只读存储器(“EPROM”)、电EPROM(“EEPROM”)、闪速存储器、相变随机存取存储器(“PRAM”)、电阻随机存取存储器(“RRAM”)、纳米浮动栅极存储器(“NFGM”)、聚合物随机存取存储器(“PoRAM”)、磁随机存取存储器(“MRAM”)、铁电随机存取存储器(“FRAM”)等中的至少一个。在一些示例实施例中，贮存装置730还可包括固态驱动(“SSD”)、硬盘驱动(“HDD”)、CD-ROM等中的至少一个。
功能模块740、750、760和770执行移动装置700的各种功能。在一些示例实施例中，例如，移动装置700可包括执行通信功能的通信模块740(例如，码分多址(“CDMA”)模块、长期演进(“LTE”)模块、射频(RF)模块、超宽带(“UWB”)模块、无线局域网(WLAN)模块、全球微波接入互操作性(“WIMAX”)模块等中的至少一个)、执行相机功能的相机模块750、执行显示功能的显示模块760、执行触摸感测功能的触摸面板模块770等。在一些示例实施例中，例如，移动装置700还可包括全球定位系统(“GPS”)模块、麦克风(“MIC”)模块、扬声器模块、陀螺仪模块等中的至少一个。然而，移动装置700中的功能模块740、750、760和770不限于此。
电力管理装置780可将操作电压提供至SoC 710、存储器装置720、贮存装置730和功能模块740、750、760和770。
根据一些示例实施例，显示模块760包括输出缓冲器块762，输出缓冲器块762可包括多个输出缓冲器电路OBF，以驱动显示面板的源极线。每个输出缓冲器电路OBF可包括上述运算放大器、压摆率补偿电路、输出路径电路和反馈路径电路。
图22是示出根据一些示例实施例的计算系统的框图。
参照图22，计算系统1100可采用或支持MIPI接口，并且可包括应用处理器1110、图像传感器1140和显示器1150。应用处理器1110的CSI主机1112可利用相机串行接口(CSI)执行与图像传感器1140的CSI装置1141的串行通信。在一些示例实施例中，CSI主机1112可包括解串器DES，并且CSI装置1141可包括串行器SER。应用处理器1110的DSI主机1111可利用显示串行接口(DSI)与显示器1150的DSI装置1151执行串行通信。在一些示例实施例中，DSI主机1111可包括串行器SER，DSI装置1151可包括解串器DES。
计算系统1100还可包括射频(RF)芯片1160，其可包括物理层PHY 1161和DigRF从装置1162。应用处理器1110的物理层PHY 1113可利用MIPI DigRF与RF芯片1160的物理层PHY 1161执行数据传输。应用处理器1110的PHY 1113可与用于控制与RF芯片1160的PHY1161的数据传输的DigRF主装置1114交互和/或通信。
计算系统1100还可包括全球定位系统(GPS)1120、贮存装置1170、麦克风1180、DRAM 1185和/或扬声器1190。计算系统1100可利用超宽带(UWB)通信接口1210、无线局域网(WLAN)通信接口1220，全球微波接入互操作性(WIMAX)通信接口1230等与外部装置通信。然而，示例实施例不限于图22所示的计算系统1000和1100的配置或接口。
根据一些示例实施例，显示装置1150的源驱动器包括用于驱动显示面板的源极线的多个输出缓冲器电路OBF。每个输出缓冲器电路OBF可包括上述运算放大器、压摆率补偿电路、输出路径电路和反馈路径电路。
如上所述，根据一些示例实施例的显示装置的输出缓冲器电路和源驱动器可利用压摆率低于放大器输出电压信号的压摆率的反馈电压信号增加补偿电流的供应时间。通过补偿电流的供应时间的增加，功耗可降低，并且输出缓冲器电路和源驱动器的性能可提高。
本发明构思可应用于任何电子装置和系统。例如，本发明构思可应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、笔记本计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置、车辆导航系统、可视电话、监控系统、自动对焦系统、跟踪系统、运动监控系统等中的至少一个系统。
如本文所用，“电路”等术语可表示和/或指至少一个电气部件，诸如至少一个有源装置和/或至少一个无源装置。以上公开的任何或所有元件可包括处理电路或在处理电路中实现，所述处理电路包括诸如晶体管和/或二极管的有源器件和/或包括电阻器、电容器、电感器或忆阻器中的至少一个的无源器件，和/或可包括硬件(包括逻辑电路)或在硬件中实现；可包括硬件/软件组合(诸如执行软件的处理器)或在硬件/软件组合中实现；或可包括它们的组合或在它们的组合中实现。例如，处理电路更具体地可包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、系片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
上述是一些示例性实施例的说明，不应解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域的普通技术人员将容易理解，在实质上不脱离本发明构思的情况下，在示例实施例中可进行许多修改。

Claims (20)

1.一种输出缓冲器电路，包括：
运算放大器，其被配置为基于输入电压信号和补偿电流产生放大器输出电压信号；
压摆率补偿电路，其被配置为基于所述输入电压信号与反馈电压信号之间的差产生补偿电流，以增大所述放大器输出电压信号的压摆率；
输出路径电路，其连接在所述运算放大器与输出焊盘之间，所述输出路径电路被配置为传输所述放大器输出电压信号，以通过所述输出焊盘产生焊盘输出电压信号；以及
反馈路径电路，其连接在所述压摆率补偿电路与所述输出路径电路上的反馈输入节点之间，所述反馈路径电路被配置为产生所述反馈电压信号。
2.根据权利要求1所述的输出缓冲器电路，其中，所述反馈电压信号的压摆率小于所述放大器输出电压信号的压摆率。
3.根据权利要求1所述的输出缓冲器电路，其中，所述反馈输入节点对应于所述输出焊盘，并且所述反馈路径电路被配置为基于所述焊盘输出电压信号在所述输出焊盘上产生所述反馈电压信号。
4.根据权利要求1所述的输出缓冲器电路，其中，所述反馈输入节点对应于所述输出路径电路内部的输出中间节点，并且所述反馈路径电路被配置为基于电压信号在所述输出中间节点上产生所述反馈电压信号。
5.根据权利要求1所述的输出缓冲器电路，其中，所述输出路径电路包括：
输出开关，其连接在被配置为产生所述放大器输出电压信号的放大器输出节点与第一输出中间节点之间，所述输出开关被配置为响应于输出使能信号而导通；
输出导电路径，其连接在所述第一输出中间节点与第二输出中间节点之间；以及
输出静电放电电阻器，其连接在所述第二输出中间节点与所述输出焊盘之间。
6.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路被配置为基于所述输出焊盘上的所述焊盘输出电压信号产生所述反馈电压信号，使得所述反馈电压信号的压摆率小于所述放大器输出电压信号的压摆率。
7.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路包括：
反馈静电放电电阻器，其连接在所述输出焊盘与第一反馈中间节点之间；
反馈导电路径，其连接在所述第一反馈中间节点与第二反馈中间节点之间；以及
反馈开关，其连接在所述第二反馈中间节点与被配置为产生所述反馈电压信号的反馈输出节点之间，所述反馈开关被配置为响应于所述输出使能信号而导通。
8.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路被配置为基于所述第二输出中间节点上的电压信号产生所述反馈电压信号，使得所述反馈电压信号的压摆率小于所述放大器输出电压信号的压摆率。
9.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路包括：
反馈导电路径，其连接在所述第二输出中间节点与反馈中间节点之间；以及
反馈开关，其连接在所述反馈中间节点与被配置为产生所述反馈电压信号的反馈输出节点之间，所述反馈开关被配置为响应于所述输出使能信号而导通。
10.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路被配置为基于所述第一输出中间节点上的电压信号产生所述反馈电压信号，使得所述反馈电压信号的压摆率小于所述放大器输出电压信号的压摆率。
11.根据权利要求5所述的输出缓冲器电路，其中，所述反馈路径电路包括：
反馈开关，其连接在所述第一输出中间节点与被配置为产生所述反馈电压信号的反馈输出节点之间，所述反馈开关被配置为响应于所述输出使能信号而导通。
12.根据权利要求1所述的输出缓冲器电路，其中，所述输出路径电路包括：
输出开关，其连接在所述输出焊盘与被配置为产生所述放大器输出电压信号的放大器输出节点之间，所述输出开关被配置为响应于输出使能信号而导通，并且
其中，所述反馈路径电路包括：
反馈开关，其连接在所述输出焊盘与被配置为产生所述反馈电压信号的反馈输出节点之间，所述反馈开关被配置为响应于所述输出使能信号而导通，以及
反馈控制开关，其连接在所述放大器输出节点与所述反馈输出节点之间，所述反馈控制开关被配置为响应于所述输出使能信号的反相信号而导通。
13.根据权利要求12所述的输出缓冲器电路，其中，所述反馈路径电路被配置为在所述输出使能信号被激活时基于所述反馈输入节点上的电压信号产生所述反馈电压信号，并且所述反馈路径电路被配置为在所述输出使能信号被去激活时基于所述放大器输出节点上的所述放大器输出电压信号产生所述反馈电压信号。
14.根据权利要求12所述的输出缓冲器电路，其中，在所述输出使能信号被激活时，所述输出开关被配置为导通，使得所述输出路径电路将所述放大器输出节点电连接至所述输出焊盘，并且
在所述输出使能信号被激活时，所述反馈控制开关被配置为断开，并且所述反馈开关被配置为导通，使得所述反馈路径电路将所述输出焊盘电连接至所述反馈输出节点。
15.根据权利要求12所述的输出缓冲器电路，其中，在所述输出使能信号被去激活时，所述输出开关被配置为断开，使得所述输出路径电路将所述放大器输出节点与所述输出焊盘电断开，并且
在所述输出使能信号被去激活时，所述反馈开关被配置为断开，并且所述反馈控制开关被配置为导通，使得所述反馈路径电路将所述放大器输出节点电连接至所述反馈输出节点。
16.根据权利要求1所述的输出缓冲器电路，其中，所述压摆率补偿电路包括：
比较器电路，其被配置为将所述输入电压信号与所述反馈电压信号进行比较，以产生与所述输入电压信号与所述反馈电压信号之间的差对应的第一电流；
上拉补偿电流产生电路，其被配置为对所述第一电流执行电流镜操作，以产生减少所述放大器输出电压信号的上升沿的过渡时间的上拉补偿电流；以及
下拉补偿电流产生电路，其被配置为对所述第一电流执行电流镜操作，以产生减少所述放大器输出电压信号的下降沿的过渡时间的下拉补偿电流。
17.根据权利要求16所述的输出缓冲器电路，其中，所述比较器电路包括：
NMOS晶体管，所述输入电压信号被施加至所述NMOS晶体管的栅极，所述反馈电压信号被施加至所述NMOS晶体管的源极，并且所述NMOS晶体管的漏极连接至所述上拉补偿电流产生电路；以及
PMOS晶体管，所述输入电压信号被施加至所述PMOS晶体管的栅极，所述反馈电压信号被施加至所述PMOS晶体管的源极，并且所述PMOS晶体管的漏极连接至所述下拉补偿电流产生电路。
18.根据权利要求17所述的输出缓冲器电路，其中，在所述输入电压信号与所述反馈电压信号之间的差大于所述NMOS晶体管的阈值电压时，所述NMOS晶体管导通并且所述PMOS晶体管截止，使得所述压摆率补偿电路将所述上拉补偿电流提供至所述运算放大器，并且
其中，在所述输入电压信号与所述反馈电压信号之间的差小于所述PMOS晶体管的阈值电压时，所述PMOS晶体管导通并且所述NMOS晶体管截止，使得所述压摆率补偿电路将所述下拉补偿电流提供至所述运算放大器。
19.一种显示装置的源驱动器，包括：
多个输出缓冲器电路，其被配置为驱动显示面板的源极线，所述多个输出缓冲器电路中的每一个被配置为基于输入电压信号和补偿电流产生放大器输出电压信号，以产生压摆率小于所述放大器输出电压信号的压摆率的反馈电压信号，并且产生补偿电流，以增大所述放大器输出电压信号的压摆率，基于所述输入电压信号与所述反馈电压信号之间的差增大所述放大器输出电压信号的压摆率。
20.一种显示装置的源驱动器，包括：
移位寄存器，其被配置为基于时钟信号和输入-输出控制信号产生多个锁存时钟信号；
数据锁存器，其被配置为响应于所述多个锁存时钟信号存储数据，并且响应于负载信号输出对应于所述数据的多个数字输入信号；
数模转换器，其被配置为产生对应于所述多个数字输入信号的多个输入电压信号，利用灰度电压产生所述多个输入电压信号；以及
多个输出缓冲器电路，其被配置为缓冲所述多个输入电压信号，以驱动显示面板的源极线，所述缓冲器电路中的每一个包括：
运算放大器，其被配置为基于所述输入电压信号和补偿电流中的每一个产生放大器输出电压信号，
压摆率补偿电路，其被配置为基于所述输入电压信号中的每一个与反馈电压信号之间的差产生所述补偿电流，以增大所述放大器输出电压信号的压摆率，
输出路径电路，其连接在所述运算放大器与输出焊盘之间，所述输出路径电路被配置为传输放大器输出电压信号，以通过所述输出焊盘产生焊盘输出电压信号，以及
反馈路径电路，其连接在所述压摆率补偿电路与所述输出路径电路上的反馈输入节点之间，所述反馈路径电路被配置为产生所述反馈电压信号。
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