KR20190033688A - 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법 - Google Patents

연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법 Download PDF

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KR20190033688A
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Abstract

본 발명에 따른 연산 증폭 회로는 제1 입력 단자, 제2 입력 단자, 및 제2 입력 단자와 연결된 출력 단자를 포함하고, 제1 입력 단자를 통해 제공되는 신호를 증폭하여 출력 단자를 통해 출력하도록 구성된 연산 증폭기, 및 복수의 스위칭 신호들을 생성하도록 구성되는 제어 회로를 포함하고, 연산 증폭기는 복수의 스위칭 신호들에 응답하여, 출력 단자를 소정의 전압으로 리셋하고, 리셋된 출력 단자를 충전하고, 출력 단자의 충전된 전압 및 제1 입력 단자를 통해 제공되는 기준 전압을 비교하여 비교 전압을 출력한다.

Description

연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법{OPERATIONAL AMPLIFYING CIRCUIT, DATA DRIVING CIRCUIT, AND OPERATION METHODS OF THE SAME}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법에 관한 것이다.
디스플레이 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 픽셀들을 포함한다. 복수의 픽셀들 각각은 복수의 게이트 라인들 및 복수의 데이터 라인들과 각각 연결된다. 디스플레이 장치는 복수의 게이트 라인들을 각각 제어하는 게이트 구동 회로 및 복수의 데이터 라인들을 각각 제어하는 데이터 구동 회로를 포함한다.
데이터 구동 회로는 복수의 데이터 라인들로 데이터 신호를 제공하기 위한 복수의 연산 증폭기들을 포함한다. 사용자의 사용 방식에 따라, 복수의 연산 증폭기들 중 일부 연산 증폭기들만 데이터 라인과 연결되고, 나머지 연산 증폭기들은 데이터 라인과 연결되지 않을 수 있다. 데이터 라인과 연결되지 않은 연산 증폭기들은 구동 중에 발진하게 되며, 이로 인하여, 다른 연산 증폭기들의 동작에 영향을 줄 수 있다. 따라서, 데이터 라인과 연결되지 않은 연산 증폭기들을 제어하기 위한 다양한 방식들이 요구되고 있다.
본 발명의 목적은 감소된 전력 소모, 향상된 신뢰성, 및 향상된 성능을 갖는 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 그것들의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 연산 증폭 회로는 제1 입력 단자, 제2 입력 단자, 및 상기 제2 입력 단자와 연결된 출력 단자를 포함하고, 상기 제1 입력 단자를 통해 제공되는 신호를 증폭하여 상기 출력 단자를 통해 출력하도록 구성된 연산 증폭기, 및 복수의 스위칭 신호들을 생성하도록 구성되는 제어 회로를 포함하고, 상기 연산 증폭기는 상기 복수의 스위칭 신호들에 응답하여, 상기 출력 단자를 소정의 전압으로 리셋하고, 상기 리셋된 출력 단자를 충전하고, 상기 출력 단자의 충전된 전압 및 상기 제1 입력 단자를 통해 제공되는 기준 전압을 비교하여 비교 전압을 출력하도록 더 구성된다.
본 발명의 실시 예에 따른 데이터 구동 회로는 제어 회로, 상기 제어 회로의 제어에 따라, 각각이 출력 단자의 전압을 소정의 전압으로 리셋하고, 상기 리셋된 출력 단자의 전압을 충전하고, 상기 출력 단자의 전압을 기준 전압과 비교하여 비교 전압을 출력하도록 구성된 복수의 연산 증폭기들, 및 상기 복수의 연산 증폭기들 각각의 비교 전압에 대한 정보를 저장하도록 구성된 저장 회로를 포함하고, 상기 제어 회로는 상기 저장 회로에 저장된 상기 정보를 기반으로 상기 복수의 연산 증폭기들 중 일부 연산 증폭기들을 활성화하고, 나머지 연산 증폭기들을 비활성화하도록 구성된다.
본 발명의 실시 예에 따른 연산 증폭기 및 제어 회로를 포함하는 연산 증폭 회로의 동작 방법은 상기 연산 증폭기의 출력 단자의 전압을 소정의 전압으로 리셋하는 단계, 상기 출력 단자로 전류 소스를 제공하여 상기 출력 단자를 충전하는 단계, 상기 출력 단자의 제1 충전 전압을 상기 연산 증폭기의 입력 단자를 통해 제공되는 제1 기준 전압과 비교하여 제1 비교 전압을 출력하는 단계, 및 상기 제1 비교 전압을 기반으로 상기 연산 증폭기를 선택적으로 활성화 또는 비활성화 시키는 단계를 포함한다.
본 발명의 실시 예에 따른, 각각이 출력 단자를 포함하는 복수의 연산 증폭기들을 포함하는 데이터 구동 회로의 동작 방법은 상기 출력 단자들의 전압들을 소정의 전압으로 리셋하는 단계, 상기 출력 단자들을 충전하는 단계, 상기 출력 단자들 각각의 충전 전압을 기준 전압과 비교하여 복수의 비교 전압들을 출력하는 단계, 상기 비교 전압들에 대한 정보를 저장하는 단계, 및 상기 저장된 정보를 기반으로 상기 복수의 연산 증폭기들 중 적어도 일부를 비활성화하는 단계를 포함한다.
본 발명의 실시 예에 따른 연산 증폭기는 제1 및 제2 입력 단자들을 포함하는 입력 스테이지, 상기 제2 입력 단자와 연결된 출력 단자를 포함하는 출력 스테이지, 상기 입력 스테이지 및 상기 출력 스테이지 사이를 스위칭하는 스위치 스테이지, 상기 출력 단자를 소정의 전압으로 리셋하는 리셋 스테이지, 및 상기 출력 단자를 충전하는 전류 소스 스테이지를 포함한다.
본 발명에 따르면, 연산 증폭 회로는 자체적으로 출력 단자의 부하 여부를 검출하고, 검출 결과를 기반으로 활성화 또는 비활성화될 수 있다. 따라서, 본 발명에 따른 연산 증폭 회로를 포함하는 표시 장치는 부하 검출을 위한 별도의 구성이 요구되지 않기 때문에, 감소된 비용, 감소된 전력 소모, 향상된 신뢰성, 향상된 성능을 갖는 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 다른 연산 증폭 회로를 보여주는 도면이다.
도 2 내지 도 4는 도 1의 연산 증폭기를 상세하게 보여주는 블록도들이다.
도 5 내지 도 8b는 도 1의 연산 증폭기의 구체적인 구성을 보여주는 회로도들 및 등가 회로도들이다.
도 9는 도 5의 연산 증폭기에 포함된 제1 내지 제9 스위치들을 제어하기 위한 복수의 스위칭 신호들을 보여주는 타이밍도이다.
도 10은 연산 증폭기의 비교 동작에서, 출력 단자의 부하 상태 또는 무부하 상태에 따른 출력 단자의 전압 및 비교 전압의 변화를 보여주는 그래프이다.
도 11a는 도 1의 연산 증폭기를 보여주는 회로도이다.
도 11b는 도 11a의 연산 증폭기가 비교 동작을 수행할 경우의 등가 회로도이다.
도 11c는 도 11a의 연산 증폭기의 리셋 동작 및 비교 동작에 따른 출력 전압 및 비교 전압의 변화를 보여주는 그래프들이다.
도 12는 도 1의 연산 증폭기의 실시 예를 보여주는 회로도이다.
도 13은 도 1의 연산 증폭 회로의 동작을 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 연산 증폭 회로를 보여주는 도면이다.
도 15 및 도 16는 도 14의 연산 증폭기의 동작을 설명하기 위한 순서도 및 그래프들이다.
도 17 및 도 18은 도 14의 연산 증폭기의 동작을 설명하기 위한 순서도 및 그래프이다.
도 19는 본 발명에 따른 연산 증폭기 회로가 적용된 표시 장치를 보여주는 블록도이다.
도 20은 도 19의 데이터 구동 회로를 상세하게 보여주는 블록도이다.
도 21은 도 19의 데이터 구동 회로의 동작을 보여주는 순서도이다.
도 22는 도 21의 S1100 단계의 동작을 설명하기 위한 도면이다.
도 23은 도 21의 S1200 단계 및 S1300 단계의 동작들을 설명하기 위한 도면이다.
도 24는 도 21의 S1400 단계의 동작을 설명하기 위한 도면이다.
도 25는 본 발명에 따른 연산 증폭 회로가 적용된 표시 장치를 보여주는 블록도이다.
도 26은 본 발명에 따른 연산 증폭 회로가 적용된 표시 장치를 보여주는 블록도이다.
도 27은 본 발명에 따른 연산 증폭 회로가 적용된 터치 표시 장치를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 다른 연산 증폭 회로를 보여주는 도면이다. 도 1을 참조하면, 연산 증폭 회로(100)는 제어 로직 회로(110) 및 연산 증폭기(120)를 포함할 수 있다. 제어 로직 회로(110)는 비교 신호(COMP_EN) 및 리셋 신호(RST/)와 같은 외부 장치로부터의 제어 신호들에 응답하여, 복수의 스위치 신호들(SS)을 연산 증폭기(120)로 제공할 수 있다.
연산 증폭기(120)는 제1 및 제2 입력 단자들(IN1, IN2) 및 출력 단자(OUT)를 포함할 수 있다. 출력 단자(OUT)는 제2 입력 단자(IN2)와 연결되어 피드백 루프를 형성할 수 있다. 연산 증폭기(120)의 출력 단자(OUT)는 부하(LOAD)와 연결되거나 또는 연결되지 않을 수 있다.
예시적으로, 도 1에 도시된 부하(LOAD)는 표시 패널에 포함된 픽셀들 또는 데이터 라인일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 1에서, 연산 증폭기(120)의 출력 단자(OUT)는 부하(LOAD)와 연결된 것으로 도시되나, 연산 증폭기(120)의 출력 단자(OUT)는 부하가 연결되지 않은 상태(즉, 무부하 상태(no load state, or open load state)일 수 있다.
이하에서, 설명의 편의를 위하여, 출력 단자(OUT)에 부하가 연결되지 않은 것은 무부하 상태(no load state)라 칭하고, 출력 단자(OUT)에 부하가 연결된 것은 부하 상태(load state)라 칭한다.
본 발명에 따른 연산 증폭기(120)는 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여, 출력 단자(OUT)가 부하 상태 또는 무부하 상태인지를 판별하고, 그 결과로써 비교 전압(VCOMP)을 출력할 수 있다.
예를 들어, 연산 증폭기(120)는 복수의 스위칭 신호들(SS)에 응답하여, 출력 단자(OUT)의 전압을 소정의 전압(예를 들어, 접지 전압(GND))으로 리셋할 수 있다. 이후에, 연산 증폭기(120)는 복수의 스위칭 신호들(SS)에 응답하여, 출력 단자(OUT)에 소정의 전류를 인가할 수 있다. 이후에, 연산 증폭기(120)는 출력 단자(OUT)의 전압을 제1 입력 단자(IN1)로 제공되는 기준 전압(VREF)과 비교하고, 비교 결과로서 비교 전압(VCOMP)을 출력할 수 있다.
예시적으로, 출력 단자(OUT)가 부하 상태인 경우, 출력 단자(OUT)의 전압은 부하(LOAD)의 영향으로 인하여 서서히 충전될 것이다. 반면에, 출력 단자(OUT)가 무부하 상태인 경우, 출력 단자(OUT)의 전압은 부하 상태인 경우보다 빠르게 충전될 것이다. 즉, 연산 증폭기(120)는 출력 단자(OUT)의 전압을 소정의 기준 전압(VREF)과 비교함으로써, 출력 단자(OUT)가 부하 상태인지 또는 무부하 상태인지를 가리키는 비교 전압(VCOMP)을 출력할 수 있다.
상술된 바와 같이, 본 발명에 따른 연산 증폭 회로(100)는 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 출력 단자(OUT)를 리셋하는 동작; 출력 단자(OUT)를 충전(또는 방전)하는 동작; 및 출력 단자(OUT)의 전압을 기준 전압(VREF)과 비교하는 동작을 수행함으로써, 출력 단자(OUT)가 부하 상태인지 또는 무부하 상태인지를 판별할 수 있다. 즉, 별도의 추가적인 회로 없이, 출력 단자(OUT)의 부하 상태 또는 무부하 상태가 검출될 수 있다.
도 2 내지 도 4는 도 1의 연산 증폭기를 상세하게 보여주는 블록도들이다. 도 1 내지 도 4를 참조하면, 연산 증폭기(120)는 입력 스테이지(121), 스위치 스테이지(122), 출력 스테이지(123), 리셋 스테이지(124), 전류 소스 스테이지(125)를 포함할 수 있다.
입력 스테이지(121)는 제1 및 제2 입력 단자들(IN1, IN2)을 통해 외부로부터 입력 신호 또는 입력 전압을 수신하도록 구성된다. 예시적으로, 제2 입력 단자(IN2)는 출력 단자(OUT)와 연결되어 피드백 루프를 형성할 수 있다. 입력 스테이지(121)는 제1 및 제2 입력 단자들(IN1, IN2)로부터 제공된 입력 신호들을 기반으로 대응되는 제어 신호들을 스위치 스테이지(122)를 통해 출력 스테이지(122)로 제공할 수 있다. 출력 스테이지(122)는 스위치 스테이지(122)를 통해 입력 스테이지(121)로부터 제공된 제어 신호들에 응답하여 출력 전압을 출력하도록 구성될 수 있다.
스위치 스테이지(122)는 복수의 스위칭 신호들(SS)에 응답하여 입력 스테이지(121) 및 출력 스테이지(123) 사이를 스위칭하도록 구성될 수 있다. 예를 들어, 스위치 스테이지(122), 출력 스테이지(124), 리셋 스테이지(124), 및 전류 소스 스테이지(125) 각각은 복수의 스위칭 신호들(SS)에 응답하여 동작하는 하나 또는 그 이상의 스위치들을 포함할 수 있다.
도 2에 도시된 바와 같이, 스위치 스테이지(122)는 제1 스위칭 신호들(SS1')에 응답하여 입력 스테이지(121) 및 출력 스테이지(123)가 서로 연결되지 않도록 동작할 수 있다. 이 때, 전류 소스 스테이지(125)는 제3 스위치 신호(SS3')에 응답하여 출력 스테이지(123)와 연결을 끊을 수 있고, 리셋 스테이지(124)는 제2 스위칭 신호들(SS2')에 응답하여 출력 스테이지(123)와 연결되어 출력 단자(OUT)를 소정의 전압(예를 들어, 접지 전압(GND))으로 리셋할 수 있다. 이하에서, 간결한 설명을 위하여, 도 2에 도시된 동작은 "리셋 동작(reset operation)"이라 칭한다.
이후에, 복수의 스위칭 신호들(SS)에 응답하여, 전류 소스 스테이지(125)는 출력 단자(OUT)의 전압을 충전(또는 방전)하고, 입력 스테이지(121)는 출력 단자(OUT)의 전압 및 기준 전압(VREF)을 비교하여 비교 전압(VCOMP)을 출력하도록 구성될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 스위칭 스테이지(122)는 제1 스위칭 신호들(SS1")에 응답하여, 입력 스테이지(121) 및 출력 스테이지(123)가 서로 연결되지 않도록 동작할 수 있다. 리셋 스테이지(124)는 제2 스위칭 신호들(SS2")에 응답하여 출력 스테이지(123)와 연결을 끊을 수 있다. 전류 소스 스테이지(125)는 제3 스위칭 신호들(SS3")에 응답하여 출력 단자(OUT)를 충전하도록 출력 스테이지(123)와 연결될 수 있다. 전류 소스 스테이지(125)에 의해 충전된 출력 단자(OUT)의 전압은 제2 입력 단자(IN2)로 제공될 수 있다. 입력 스테이지(121)는 출력 단자(OUT)의 전압 및 제1 입력 단자(IN1)를 통해 제공되는 기준 전압(VREF)을 비교하고, 비교 결과로서 비교 전압(VCOMP)을 출력할 수 있다. 이하에서, 간결한 설명을 위하여, 도 3에 도시된 동작은 "비교 동작(comparison operation)"이라 칭한다.
이후에, 스위치 스테이지(122)는 복수의 스위칭 신호들(SS)에 응답하여 입력 스테이지(121) 및 출력 스테이지(123) 사이를 연결하도록 동작할 수 있다. 이 때, 입력 스테이지(121) 및 출력 스테이지(123)는 제1 입력 단자(IN1)를 통해 제공되는 신호(예를 들어, 데이터 신호(DS))를 증폭하여 출력 단자(OUT)를 통해 출력하도록 구성될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 스위치 스테이지(122)는 제1 스위칭 신호들(SS1"')에 응답하여, 입력 스테이지(121) 및 출력 스테이지(123) 사이를 연결하도록 동작할 수 있다. 리셋 스테이지(124)는 제2 스위칭 신호(SS2"')에 응답하여 출력 스테이지(123)와 연결을 끊을 수 있고, 전류 소스 스테이지(125)는 제3 스위칭 신호(SS3"')에 응답하여 출력 스테이지(123)와 연결을 끊을 수 있다. 이 경우, 출력 스테이지(123)는 입력 스테이지(121)로부터의 신호를 기반으로 출력 단자(OUT)를 통해 출력 전압을 출력하도록 구성될 수 있다. 예시적으로, 출력 단자(OUT)를 통해 제공되는 출력 전압은 피드백 루프를 통해 제2 입력 단자(IN2)로 제공될 수 있다. 이하에서, 간결한 설명을 위하여, 도 4에 도시된 동작은 "정상 동작(normal operation)"이라 칭한다.
예시적으로, 출력 스테이지(123)는 각 동작에서, 제4 스위칭 신호들(SS4', SS4", SS4"')에 응답하여 대응하는 동작을 수행할 수 있다. 출력 스테이지(123)에 포함된 스위치들의 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
예시적으로, 앞서 설명된 바와 같이, 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 따라 비교 전압(VCOMP)의 레벨이 다를 수 있다. 제어 로직 회로(110)는 비교 전압(VCOMP)을 기반으로 연산 증폭기(120)를 제어하도록 구성될 수 있다. 예를 들어, 제어 로직 회로(110)는 비교 전압(VCOMP)을 기반으로 연산 증폭기(120)의 출력 단자(OUT)가 부하 상태인지 또는 무부하 상태인지 판별할 수 있다. 제어 로직 회로(110)는 판별 결과를 기반으로 연산 증폭기(120)를 선택적으로 활성화 또는 비활성화시킬 수 있다.
예시적으로, 활성화된 연산 증폭기(120)는 도 4에 도시된 바와 같이 정상 동작(normal operation)을 수행하도록 활성 바이어스 신호들을 제공받을 수 있다. 비활성화된 연산 증폭기(120)는 주변 회로에 전기적 영향을 주지 않거나 또는 전력 소모가 최소화되도록, 비활성 바이어스 신호를 제공받을 수 있다. 예시적으로, 활성 바이어스 신호들은 연산 증폭기(120)가 정상 동작을 수행하도록 하는 신호들을 가리키고, 비활성 바이어스 신호들은 연산 증폭기(120)가 동작하지 않거나 또는 연산 증폭기(120) 내부의 전기 소자 또는 전자 소자들이 동작하지 않도록 하는 신호들을 가리킬 수 있다.
상술된 바와 같이, 본 발명에 따른 연산 증폭 회로(100)는 별도의 회로 추가 없이, 출력 단자(OUT)의 부하 상태 또는 무부하 상태를 검출하고, 검출 결과를 기반으로, 연산 증폭기(120)가 활성화 또는 비활성화될 수 있다. 따라서 향상된 신뢰성 및 감소된 전력 소모를 갖는 연산 증폭 회로가 제공된다.
도 5 내지 도 8b는 도 1의 연산 증폭기(120)의 구체적인 구성을 보여주는 회로도들 및 등가 회로도들이다. 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 연산 증폭기의 예시적인 회로도 및 등가 회로도가 도 5 내지 도 8b에 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 본 발명에 따른 연산 증폭기의 구조는 본 발명의 기술적 사상으로부터의 벗어남 없이 다양하게 변형될 수 있다.
예시적으로, 도 5를 참조하여, 본 발명에 따른 연산 증폭기(120)의 예시적인 구조가 설명되고, 도 6a 및 도 6b를 참조하여, 연산 증폭기(120)의 리셋 동작이 설명되고, 도 7a 및 도 7b를 참조하여, 연산 증폭기(120)의 비교 동작이 설명되고, 도 8a 및 도 8b를 참조하여, 연산 증폭기(120)의 정상 동작이 설명된다.
또한, 도면의 간결성을 위하여, 연산 증폭기(120)에 포함된 복수의 스위치들(SW1~SW9) 각각에 대응하는 스위칭 신호들(SS)은 도면에 별도로 도시되지 않는다. 그러나, 복수의 스위치들(SW1~SW9) 각각은 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS) 중 대응되는 스위칭 신호에 응답하여 턴-온 또는 턴-오프되도록 구성될 수 있다.
또한, 도면의 간결성을 위하여, 트랜지스터, 전류 소스 등과 같은 각 구성 요소에 대한 참조 번호는 도 5에 도시되고, 도 6a, 도 7a, 및 도 8b에서, 각 구성 요소에 대한 불필요한 참조 번호는 생략된다.
또한, 도면의 간결성을 위하여, 제2 입력 단자(IN2) 및 출력 단자(OUT)는 분리된 것으로 도면에 도시되나, 제2 입력 단자(IN2) 및 출력 단자(OUT)는 서로 연결되어 피드백 루프를 형성하는 것으로 이해될 것이다.
먼저, 도 1 및 도 5를 참조하면, 연산 증폭기(120)는 입력 스테이지(121), 스위치 스테이지(122), 출력 스테이지(123), 리셋 스테이지(124), 및 전류 소스 스테이지(125)를 포함할 수 있다.
입력 스테이지(121)는 제1 내지 제6 PMOS 트랜지스터들(P1~P6), 제1 내지 제6 NMOS 트랜지스터들(N1~N6), 제1 및 제2 전류 소스들(IS1, IS2), 및 제1 및 제2 전송 게이트들(TG1, TG2)을 포함할 수 있다.
제1 및 제2 PMOS 트랜지스터들(P1, P2) 각각은 제1 및 제2 입력 단자들(IN1, IN2)의 전압들 각각에 의해 게이팅되어 제1 전류 소스(IS1)에 기반된 신호들을 생성할 수 있다. 제1 PMOS 트랜지스터(P1)로부터의 신호는 제5 및 제6 NMOS 트랜지스터들(N5, N6) 사이의 노드로 제공되고, 제2 PMOS 트랜지스터(P2)로부터의 신호는 입력 스테이지(121)의 제3 및 제4 NMOS 트랜지스터들(N3, N4) 사이의 노드로 제공된다.
제1 및 제2 NMOS 트랜지스터들(N1, N2) 각각은 제1 및 제2 입력 단자들(IN1, IN2)의 전압들 각각에 의해 게이팅되어 제2 전류 소스(IS2)에 기반된 신호들을 생성할 수 있다. 제1 NMOS 트랜지스터(N1)로부터의 신호는 입력 스테이지(121)의 제5 및 제6 PMOS 트랜지스터들(P5, P6) 사이의 노드로 제공되고, 제2 NMOS 트랜지스터(N2)로부터의 신호는 입력 스테이지(121)의 제3 및 제5 PMOS 트랜지스터들(P3, P4) 사이의 노드로 제공된다.
제3 및 제4 PMOS 트랜지스터들(P3, P4)은 전원 전압(VDD) 및 제1 전송 게이트(TG1)의 제1 단 사이에 직렬 연결되고, 제5 및 제6 PMOS 트랜지스터들(P5, P6)은 전원 전압(VDD) 및 제2 전송 게이트(TG2)의 제1 단 사이에 직렬 연결된다. 제3 및 제5 PMOS 트랜지스터들(P3, P5)의 게이트들은 제1 전송 게이트(TG1)의 제1 단에 연결된다. 제4 및 제6 PMOS 트랜지스터들(P4, P6)의 게이트들은 서로 연결된다.
제3 및 제4 NMOS 트랜지스터들(N3, N4)은 제1 전송 게이트(TG1)의 제2 단 및 접지 전압(GND) 사이에 직렬 연결되고, 제5 및 제6 NMOS 트랜지스터들(N5, N6)은 제2 전송 게이트(TG2)의 제2 단 및 접지 전압(GND) 사이에 직렬 연결된다. 제4 및 제6 NMOS 트랜지스터들(N4, N6)의 게이트들은 제1 전송 게이트(TG1)의 제2 단에 연결된다. 제3 및 제5 NMOS 트랜지스터들(N3, N5)의 게이트들은 서로 연결된다.
스위치 스테이지(122)는 제1 내지 제5 스위치들(SW1~SW5)을 포함할 수 있다. 제1 내지 제4 스위치들(SW1~SW4)은 입력 스테이지(121) 및 출력 스테이지(123) 사이를 스위칭하도록 구성될 수 있다. 제5 스위치(SW5)는 제2 전송 게이트(TG2)의 양단을 스위칭하도록 구성될 수 있다.
좀 더 상세하게는, 제1 스위치(SW1)는 제5 및 제6 PMOS 트랜지스터들(P5, P6) 사이의 노드와 출력 스테이지(122) 사이를 스위칭하도록 구성된다. 제2 스위치(SW2)는 제2 전송 게이트(TG2)의 제1 단과 출력 스테이지(122) 사이를 스위칭하도록 구성된다. 제3 스위치(SW3)는 제2 전송 게이트(TG2)의 제2 단과 출력 스테이지(122) 사이를 스위칭하도록 구성된다. 제4 스위치(SW4)는 제5 및 제6 NMOS 트랜지스터들(N5, N6) 사이의 노드와 출력 스테이지(122) 사이를 스위칭하도록 구성된다. 즉, 제1 내지 제4 스위치들(SW1~SW4)을 통해 입력 스테이지(121) 및 출력 스테이지(122) 사이가 스위칭될 수 있다.
출력 스테이지(122)는 제6 및 제8 스위치들(SW6, SW8), 제1 및 제2 캐패시터들(C1, C2), 제7 PMOS 트랜지스터(P7), 제7 NMOS 트랜지스터(N7), 제1 및 제2 다이오드들(D1, D2)를 포함할 수 있다.
제1 캐패시터(C1)는 제1 스위치(SW1) 및 출력 단자(OUT) 사이에 연결되고, 제2 캐패시터(C2)는 제4 스위치(SW4) 및 출력 단자(OUT) 사이에 연결된다.
제7 PMOS 트랜지스터(P7)는 전원 전압(VDD) 및 출력 단자(OUT) 사이에 연결되고, 제2 스위치(SW2)로부터의 신호에 응답하여 동작한다. 예시적으로, 제7 PMOS 트랜지스터(P7)는 풀-업 트랜지스터일 수 있다. 제7 NMOS 트랜지스터(N7)는 출력 단자(OUT) 및 접지 전압(GND) 사이에 연결되고, 제3 스위치(SW3)로부터의 신호에 응답하여 동작한다. 예시적으로, 제7 NMOS 트랜지스터(N7)는 풀-다운 트랜지스터일 수 있다.
제1 다이오드(D1)는 전원 전압(VDD) 및 출력 단자(OUT) 사이에 연결되고, 제2 다이오드(D2)는 출력 단자(OUT) 및 접지 전압(GND) 사이에 연결된다.
제6 스위치(SW6)는 전원 전압(VDD) 및 제7 PMOS 트랜지스터(P7)의 게이트 사이를 스위칭하도록 구성된다. 제8 스위치(SW8)는 제7 NMOS 트랜지스터(N7)의 게이트 및 접지 전압(GND) 사이를 스위칭하도록 구성된다.
리셋 스테이지(124)는 제7 스위치(SW7)를 포함할 수 있다. 제7 스위치(SW7)는 전원 전압(VDD) 및 제7 NMOS 트랜지스터(N7)의 게이트 사이를 스위칭하도록 구성된다. 제7 스위치(SW7)가 턴-온됨으로써, 출력 단자(OUT)의 전압이 소정의 전압(예를 들어, 접지 전압(GND))으로 리셋될 수 있다.
전류 소스 스테이지(125)는 제3 전류 소스(IS3) 및 제 9 스위치(SW9)를 포함할 수 있다. 제3 전류 소스(IS3)는 전원 전압(VDD) 및 출력 단자(OUT) 사이에 연결되고, 제9 스위치(SW9)는 제3 전류 소스(IS3) 및 출력 단자(OUT) 사이를 스위칭하도록 구성된다. 제9 스위치(SW9)가 턴-온됨으로써, 출력 단자(OUT)의 전압이 충전될 수 있다.
상술된 본 발명의 실시 예에 따른 연산 증폭기(120)의 구조 또는 구성은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 연산 증폭기(120)의 구조, 구성들의 연결 관계 등은 다양하게 변형될 수 있다. 또한, 도면에 도시된 PMOS 트랜지스터, NMOS 트랜지스터, 스위치들, 또는 전류 소스들은 다양한 소자들로 변형될 수 있다.
다음으로, 도 6a, 및 도 6b를 참조하여, 연산 증폭기(120)의 리셋 동작이 설명된다. 도 1, 도 6a, 도 6b를 참조하면, 제1 내지 제9 스위치들(SW1~SW9)이 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 턴-온 또는 턴-오프됨으로써, 리셋 동작이 수행될 수 있다.
예를 들어, 도 6a에 도시된 바와 같이, 복수의 스위칭 신호들(SS)에 응답하여, 스위치 스테이지(122)의 제1 내지 제4 스위치들(SW1~SW4)이 턴-오프되고, 제5 스위치(SW5)가 턴-온된다. 복수의 스위칭 신호들(SS)에 응답하여 전류 소스 스테이지(125)의 제9 스위치(SW9)가 턴-오프된다. 복수의 스위칭 신호들(SS)에 응답하여, 출력 스테이지(122)의 제8 스위치(SW8)가 턴-오프되고, 출력 스테이지(122)의 제6 스위치(SW6) 및 리셋 스테이지(124)의 제7 스위치(SW7)가 턴-온된다. 예시적으로, 상술된 복수의 스위치들의 동작에 의해, 입력 스테이지(121) 및 출력 스테이지(123)가 서로 분리되고, 출력 스테이지(123) 및 전류 소스 스테이지(125)가 서로 분리되고, 출력 스테이지(123) 및 리셋 스테이지(124)가 서로 연결될 수 있다.
출력 스테이지(123) 및 리셋 스테이지(124)가 서로 연결됨으로써, 제7 NMOS 트랜지스터(N7)를 통한 전류 경로가 생성될 수 있다. 이에 따라, 출력 단자(OUT)의 전압 레벨은 소정의 전압(예를 들어, 접지 전압(GND)으로 리셋될 수 있다. 즉, 출력 스테이지(123) 및 리셋 스테이지(124)가 서로 연결되고, 이에 따라, 출력 단자(OUT)가 접지 전압(GND)으로 리셋될 수 있다. 예시적으로, 도 6b에 도시된 회로도는 도 6a에 도시된 회로도에 대한 등가 회로도이다.
즉, 연산 증폭기(120)의 리셋 동작시, 스위치 스테이지(122)의 제1 내지 제4 스위치들(SW1~SW4)에 의해 입력 스테이지(121) 및 출력 스테이지(123)가 서로 분리되고, 제7 및 제6 스위치들(SW6, SW7)이 턴-온됨으로써, 출력 단자(OUT)로부터 접지 전압(GND)으로의 전류 경로에 의해 출력 단자(OUT)의 전압은 소정의 전압(예를 들어, 접지 전압(GND))으로 리셋될 것이다.
다음으로, 도 7a 및 도 7b를 참조하여 비교 동작이 설명된다. 도 1, 도 7a 및 도 7b를 참조하면, 복수의 스위치들(SW1~SW9)이 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 턴-온 또는 턴-오프됨으로써, 비교 동작이 수행될 수 있다.
예를 들어, 도 7a에 도시된 바와 같이, 복수의 스위칭 신호들(SS)에 응답하여, 스위치 스테이지(122)의 제1 내지 제4 스위치들(SW1~SW4)이 턴-오프되고, 제5 스위치(SW5)가 턴-온된다. 복수의 스위칭 신호들(SS)에 응답하여, 출력 스테이지(123)의 제6 및 제8 스위치들(SW6, SW8)이 턴-오프되고, 리셋 스테이지(124)의 제7 스위치(SW7)가 턴-오프되고, 전류 소스 스테이지(125)의 제9 스위치(SW9)가 턴-온된다. 다시 말해서, 상술된 복수의 스위치들의 동작에 의해, 입력 스테이지(121) 및 출력 스테이지(123)가 서로 분리되고, 출력 스테이지(123) 및 리셋 스테이지(124)가 서로 분리되고, 출력 스테이지(123) 및 전류 소스 스테이지(125)가 서로 연결될 수 있다.
출력 스테이지(123) 및 전류 소스 스테이지(125)가 연결됨으로써, 출력 단자(OUT)가 제3 전류 소스(IS3)에 의해 충전될 수 있다. 출력 단자(OUT)는 제2 입력 단자(IN2)와 피드백 루프를 형성하므로, 입력 스테이지(121)는 출력 단자(OUT)의 충전 전압 및 기준 전압(VREF)을 비교하여, 비교 전압(VCOMP)을 출력하도록 동작할 수 있다. 예시적으로, 도 7b의 회로도는 도 7a에 도시된 회로도에 대한 등가 회로도이다.
예시적으로, 앞서 설명된 바와 같이, 출력 단자(OUT)가 부하 상태인 경우(즉, 출력 단자(OUT)에 부하(LOAD)가 연결된 경우), 충전 전압은 기준 전압보다 낮거나 또는 천천히 충전될 수 있다. 반면에, 출력 단자(OUT)가 무부하 상태인 경우(즉, 출력 단자(OUT)에 부하(LOAD)가 연결되지 않은 경우), 충전 전압은 기준 전압보다 높거나 또는 빠르게 충전될 수 있다. 즉, 비교 전압(VCOMP)은 출력 단자(OUT)가 부하 상태인지 또는 무부하 상태인지에 대한 정보를 포함할 수 있다.
예시적으로, 비교 전압(VCOMP)에 대한 정보는 별도의 저장 회로(미도시)에 저장될 수 있다. 제어 로직 회로(110)는 별도의 저장 회로에 저장된 값을 기반으로 연산 증폭기(120)를 선택적으로 활성화 또는 비활성화시킬 수 있다.
다음으로, 도 8a 및 도 8b를 참조하여, 정상 동작이 설명된다. 도 1, 도 8a, 및 도 8b를 참조하면, 복수의 스위치들(SW1~SW9)이 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 턴-온 또는 턴-오프됨으로써, 정상 동작이 수행될 수 있다.
예를 들어, 도 8a에 도시된 바와 같이, 복수의 스위칭 신호들(SS)에 응답하여, 스위치 스테이지(122)의 제5 스위치(SW5)가 턴-오프되고, 제1 내지 제4 스위치들(SW1~SW4)이 턴-온된다. 제6 내지 제9 스위치들(SW6~SW9)은 턴-오프된다. 다시 말해서, 상술된 복수의 스위치들의 동작에 의해, 입력 스테이지(121) 및 출력 스테이지(123)가 서로 연결되고, 출력 스테이지(123) 및 리셋 스테이지(124)가 서로 분리되고, 출력 스테이지(123) 및 전류 소스 스테이지(125)가 서로 분리될 수 있다.
입력 스테이지(121) 및 출력 스테이지(123)가 서로 연결됨으로써, 연산 증폭기(120)는 제1 입력 단자(IN1)를 통해 제공되는 신호를 증폭하여 출력 단자(OUT)를 통해 출력할 수 있다. 즉, 연산 증폭기(120)는 정상 동작을 수행할 수 있다. 예시적으로, 도 8b의 회로도는 도 8b에 도시된 회로도에 대한 등가 회로도이다. 예시적으로, 연산 증폭기(120)는 데이터 신호(DS)(좀 더 상세하게는, 표시 장치의 데이터 라인을 통해 제공되는 신호)를 수신하고, 수신된 데이터 신호(DS)를 증폭하여 출력 단자(OUT)로 제공하도록 동작할 수 있다.
예시적으로, 도 8a를 참조하여 설명된 연산 증폭기(120)의 정상 동작은 활성화된 연산 증폭기(120)의 정상 동작일 수 있다. 예시적으로, 앞서 설명된 바와 같이, 출력 단자(OUT)가 무부하 상태인 경우, 연산 증폭기(120)가 비활성화될 수 있다. 이 경우, 도 5에 도시된 바와 같이, 연산 증폭기(120) 내의 스위치들이 모두 턴-오프되거나 또는 연산 증폭기(120) 내에 포함된 소자들이 동작하지 않도록 비활성 바이어스 신호가 제공될 수 있다. 결과적으로, 비활성화된 연산 증폭기(120)의 출력 단자(OUT)는 하이-임피던스(Hi-Z; High-Impedance) 상태일 수 있다.
도 9는 도 5의 연산 증폭기에 포함된 제1 내지 제9 스위치들을 제어하기 위한 복수의 스위칭 신호들을 보여주는 타이밍도이다. 도면의 간결성을 위하여, 각 신호들이 개략적으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 이하에서, 설명의 편의를 위하여, 특정 신호 또는 특정 전압이 하이 레벨(HIGH) 또는 로우 레벨(LOW)인 것으로 설명된다. 이는 단순히 특정 신호 또는 특정 전압의 상태를 지칭하는 논리적인 값일 수 있다. 또한, 특정 신호 또는 특정 전압에 대한 레벨은 본 발명의 구현 방식에 따라 다양하게 변형될 수 있음이 이해될 것이다.
도 1, 도 5, 및 도 9를 참조하면, 제어 로직 회로(110)는 비교 신호(COMP_EN) 및 리셋 신호(RST/)에 응답하여 제1 내지 제9 스위칭 신호들(SS1~SS9)을 생성할 수 있다. 예시적으로, 도 5의 제1 내지 제9 스위치들(SW1~SW9) 각각은 제1 내지 제9 스위칭 신호들(SS1~SS9) 각각에 응답하여 동작할 수 있다.
비교 신호(COMP_EN)가 하이(HIGH) 레벨이고, 리셋 신호(RST/)가 로우(LOW) 레벨인 경우, 제어 로직 회로(110)는 연산 증폭기(120)가 리셋 동작을 수행하도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 예를 들어, 제어 로직 회로(110)는 제1 내지 제4, 제8, 및 제9 스위치들(SW1~SW4, SW8, SW9)이 턴-오프되도록, 제5 내지 제7 스위치들(SW5~SW7)이 턴-온(ON)되도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 연산 증폭기(120)는 제1 내지 제9 스위칭 신호들(SS1~SS9)에 응답하여 리셋 동작을 수행할 수 있다.
다음으로, 비교 신호(COMP_EN) 및 리셋 신호(RST/)가 모두 하이(HIGH) 레벨인 경우, 제어 로직 회로(110)는 연산 증폭기(120)가 비교 동작을 수행하도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 예를 들어, 제어 로직 회로(110)는 제1 내지 제4 및 제6 내지 제8 스위치들(SW1~SW4, SW6~SW8)이 턴-오프(OFF)되도록, 제5 및 제9 스위치들(SW5, SW9)이 턴-온(ON)되도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 연산 증폭기(120)는 제1 내지 제9 스위칭 신호들(SS1~SS9)에 응답하여 비교 동작을 수행할 수 있다.
다음으로, 비교 신호(COMP_EN)가 로우(LOW)이고, 리셋 신호(RST/)가 하이(HIGH)인 경우, 제어 로직 회로(110)는 연산 증폭기(120)가 정상 동작을 수행하도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 예를 들어, 제어 로직 회로(110)는 제1 내지 제4 스위치들(SW1~SW4)이 턴-온(ON)되도록, 제5 내지 제9 스위치들(SW5~SW9)이 턴-오프(OFF)되도록 제1 내지 제9 스위칭 신호들(SS1~SS9)을 출력할 수 있다. 연산 증폭기(120)는 제1 내지 제9 스위칭 신호들(SS1~SS9)에 응답하여 정상 동작을 수행할 수 있다.
도 10은 연산 증폭기의 비교 동작에서, 출력 단자의 부하 상태 또는 무부하 상태에 따른 출력 단자의 전압 및 비교 전압의 변화를 보여주는 그래프이다. 예시적으로, 도 10의 그래프들의 X축들은 시간을 가리키고, Y축들은 각각 출력 단자(OUT)의 전압 및 비교 전압(VCOMP)을 가리킨다.
도 1 및 도 10을 참조하면, 제0 시점(t0)으로부터 제1 시점(t1)까지의 시간 구간 동안, 연산 증폭기(120)는 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 리셋 동작(RESET)을 수행할 수 있다. 리셋 동작에 의해 출력 단자(OUT)의 전압은 제1 전압(V1)(또는 접지 전압(GND))이 될 수 있고, 비교 전압(VCOMP)은 제2 전압(V2)이 될 수 있다. 예시적으로, 제2 전압(V2)은 로우 레벨일 수 있다.
이후에, 연산 증폭기(120)는 제어 로직 회로(110)로부터의 복수의 스위칭 신호들(SS)에 응답하여 비교 동작(COMPARISON)을 수행할 수 있다. 앞서 설명된 바와 같이, 비교 동작 동안, 출력 단자(OUT)는 전류 소스에 의해 충전될 것이다. 이 때, 출력 단자(OUT)가 무부하 상태인 경우(즉, 부하(LOAD)가 연결되지 않은 경우), 도 10의 그래프들에서 점선으로 도시된 바와 같이, 출력 단자(OUT)의 전압은 빠르게 증가할 것이다. 무부하 상태의 출력 단자(OUT)의 전압은 제2 시점(t2)에서, 기준 전압(VREF)보다 높아질 수 있다. 이 때, 제2 시점(t2)에서 연산 증폭기(120)로부터 출력되는 비교 전압(VCOMP)은 증가하기 시작하여 제4 시점(t4)에서 비교 전압(OUT)은 제3 전압(V3)일 것이다. 예시적으로, 제3 전압(V3)은 하이 레벨일 수 있다.
반면에, 출력 단자(OUT)가 부하 상태인 경우(즉, 부하(LOAD)가 연결된 경우), 도 10의 그래프들에서 실선으로 도시된 바와 같이, 출력 단자(OUT)의 전압은 천천히 증가할 것이다. 제2 시점(t2) 또는 제4 시점(t4)에서, 부하가 연결된 출력 단자(OUT)의 전압은 기준 전압(VREF)보다 낮을 수 있으며, 이 경우, 비교 전압(VCOMP)은 제2 전압(V2)을 유지할 것이다.
즉, 연산 증폭기(120)로부터 출력되는 비교 전압(VCOMP)이 제4 시점(t4)에 저장되거나 또는 획득됨으로써, 연산 증폭기(120)의 출력 단자(OUT)가 부하 상태인지 또는 무부하 상태인지 여부가 검출될 수 있다.
도 11a는 도 1의 연산 증폭기를 보여주는 회로도이다. 도 11b는 도 11a의 연산 증폭기(120')가 비교 동작을 수행할 경우의 등가 회로도이다. 도 11c는 도 11a의 연산 증폭기(120)의 리셋 동작 및 비교 동작에 따른 출력 전압(OUT) 및 비교 전압(VCOMP)의 변화를 보여주는 그래프들이다. 설명의 편의를 위하여, 도 5를 참조하여 설명된 구성 요소들에 대한 상세한 설명은 생략되며, 도 5에 도시된 연산 증폭기(120)와의 차이점이 중점적으로 설명된다.
도 11a 내지 도 11c를 참조하면, 연산 증폭기(120')는 입력 스테이지(121), 스위치 스테이지(122), 출력 스테이지(123), 리셋 스테이지(124') 및 전류 소스 스테이지(125')를 포함할 수 있다. 입력 스테이지(121), 스위치 스테이지(122), 및 출력 스테이지(123)는 도 5와 동일하므로 상세한 설명은 생략된다.
도 5의 리셋 스테이지(124)와 달리, 도 11a의 리셋 스테이지(124')는 제7 PMOS 트랜지스터(P7)의 게이트 및 접지 전압(GND) 사이를 스위칭하도록 구성된 제7 스위치(SW7')를 포함한다. 즉, 도 11a의 리셋 스테이지(124')는 제7 PMOS 트랜지스터(P7)를 게이팅하기 위한 제7 스위치(SW7')를 포함할 수 있다.
도 5의 전류 소스 스테이지(125)와 달리, 도 11a의 전류 소스 스테이지(125')는 출력 단자(OUT) 및 접지 전압(GND) 사이에 연결된 제3 전류 소스(IS3') 및 제3 전류 소스(IS3') 및 출력 단자(OUT) 사이를 스위칭하도록 구성된 제9 스위치(SW9')를 포함한다. 즉, 도 11a의 전류 소스 스테이지(125')는 출력 단자(OUT)를 접지 전압(GND)으로 방전시키도록 동작할 수 있다.
예를 들어, 도 5의 연산 증폭기(120)는 리셋 동작에서 출력 단자(OUT)를 접지 전압(GND)으로 리셋하고, 비교 동작에서 출력 단자(OUT)에 전류 소스를 제공함으로써 출력 단자(OUT)를 충전시킬 수 있다. 반면에, 도 11a의 연산 증폭기(120')는 리셋 동작에서 출력 단자(OUT)를 전원 전압(VDD)으로 충전하고, 비교 동작에서 출력 단자(OUT)의 전압을 접지 전압(GND)으로 방전시키도록 구성될 수 있다.
다시 말해서, 도 11b에 도시된 바와 같이, 비교 동작시, 연산 증폭기(120')는 전류 소스 스테이지(125')의 제9 스위치(SW9') 및 제3 전류 소스(IS3')를 통해 출력 단자(OUT)의 전압을 접지 전압(GND)으로 방전시키도록 구성될 수 있다. 도 11b의 회로도는 도 11a에 대한 등가회로도이다.
도 11c에 도시된 바와 같이, 리셋 동작 동안, 출력 단자(OUT)의 전압은 제1 전압(V1)(예를 들어, 전원 전압(VDD))으로 충전되고, 비교 동작 동안 출력 단자(OUT)의 전압은 접지 전압(GND)으로 방전될 수 있다. 이 때, 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 따라, 제4 시점(t4)에서, 비교 전압(VCOMP)이 제2 전압(V2) 또는 제3 전압(V3)이 될 수 있다. 예시적으로, 제2 전압(V2)은 로우 레벨이고, 제3 전압(V3)은 하이 레벨이다. 따라서, 제4 시점(t4)에 비교 전압(VCOMP)이 저장 또는 획득됨으로써, 연산 증폭기(120')의 출력 단자(OUT)에 연결된 부하 유무를 검출할 수 있다.
도 12는 도 1의 연산 증폭기의 실시 예를 보여주는 회로도이다. 도 12를 참조하면, 연산 증폭기(120")는 입력 스테이지(121), 스위치 스테이지(122), 출력 스테이지(123), 리셋 스테이지(124"), 및 전류 소스 스테이지(125")를 포함할 수 있다. 입력 스테이지(121), 스위치 스테이지(122), 및 출력 스테이지(123)의 구성은 도 5를 참조하여 설명되었으므로 이에 대한 상세한 설명은 생략된다.
도 12의 리셋 스테이지(124")는 도 5의 리셋 스테이지(124)의 구성에 추가적으로, 출력 단자(OUT) 및 제7 PMOS 트랜지스터(P7)의 게이트 사이를 스위칭하는 제11 스위치(SW11)를 더 포함할 수 있다. 도 12의 전류 소스 스테이지(125")는 도 5의 전류 소스 스테이지(125)의 구성에 추가적으로, 출력 단자(OUT) 및 접지 전압(GND) 사이에 연결된 제4 전류 소스(IS4), 및 제4 전류 소스(IS4)와 출력 단자(OUT) 사이를 스위칭하는 제10 스위치를 더 포함할 수 있다.
예시적으로, 도 12의 연산 증폭기(120")는 제6 및 제7 스위치들(SW6, SW7)을 턴-온시킴으로써, 제1 리셋 동작을 수행할 수 있고, 제8 및 제11 스위치들(SW8, SW11)을 턴-온시킴으로써, 제2 리셋 동작을 수행할 수 있다. 제1 리셋 동작시, 출력 단자(OUT)는 접지 전압(GND)으로 리셋될 수 있고, 제2 리셋 동작시, 출력 단자(OUT)는 전원 전압(VDD)으로 리셋될 수 있다.
도 12의 연산 증폭기(120")에서, 제1 리셋 동작 이후에, 제9 스위치(SW9)가 턴-온됨으로써, 제3 전류 소스(IS3)를 통해 출력 단자(OUT)가 충전될 수 있고, 제2 리셋 동작 이후에, 제10 스위치(SW10)가 턴-온됨으로써, 제4 전류 소스(IS4)를 통해 출력 단자(OUT)가 방전될 수 있다.
즉, 도 12의 연산 증폭기(120")는 제7, 제8, 및 제9 스위치들(SW7, SW8, SW9) 및 제3 전류 소스(IS3)를 사용하여 도 5를 참조하여 설명된 리셋 동작 및 비교 동작을 수행할 수 있고, 제8, 제10, 및 제11 스위치들(SW8, SW10, SW11), 및 제4 전류 소스(IS4)를 사용하여 도 11a를 참조하여 설명된 리셋 동작 및 비교 동작을 수행할 수 있다. 예시적으로, 도 12의 연산 증폭기(120")는 상술된 리셋 동작들 및 비교 동작들을 반복 수행함으로써, 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 대한 검출의 정확성을 향상시킬 수 있다.
도 13은 도 1의 연산 증폭 회로의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 도 1의 연산 증폭 회로(100)의 동작 방법이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 도 11a의 연산 증폭기(120') 또는 도 12의 연산 증폭기(120")를 포함하는 연산 증폭 회로들 또한 유사한 동작 방법을 기반으로 동작할 수 있다.
도 1 및 도 13을 참조하면, S110 단계에서, 연산 증폭 회로(100)는 출력 단자(OUT)를 리셋할 수 있다. 예를 들어, 도 2, 도 6, 도 11a, 또는 도 12를 참조하여 설명된 바와 같이, 제어 로직 회로(110)는 연산 증폭기(120)가 리셋 동작을 수행하기 위한 복수의 스위칭 신호들(SS)을 생성할 수 있고, 연산 증폭기(120)는 복수의 스위칭 신호들(SS)에 응답하여 출력 단자(OUT)의 전압을 소정의 전압(예를 들어, 접지 전압(GND) 또는 전원 전압(VDD))으로 리셋할 수 있다.
S120 단계에서, 연산 증폭 회로(100)는 출력 단자(OUT)로 전류 소스를 제공할 수 있다. 예를 들어, 도 3, 도 7, 도 11a, 또는 도 12를 참조하여 설명된 바와 같이, 제어 로직 회로(110)는 전류 소스를 통해 출력 단자(OUT)를 충전 또는 방전하기 위한 복수의 스위칭 신호들(SS)을 생성할 수 있고, 연산 증폭기(120)는 복수의 스위칭 신호들(SS)에 응답하여, 전류 소스를 통해 출력 단자(OUT)를 충전 또는 방전시킬 수 있다.
S130 단계에서, 연산 증폭 회로(100)는 출력 단자(OUT)의 전압 및 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 도 3, 도 7, 또는 도 11a를 참조하여 설명된 바와 같이, 연산 증폭기(120)의 제1 입력 단자(IN1)로 기준 전압(VREF)이 제공되고, 출력 단자(OUT) 및 제2 입력 단자(IN2)는 피드백 루프를 형성할 수 있다. 연산 증폭기(120)는 기준 전압(VREF) 및 출력 단자(OUT)의 전압을 비교할 수 있다.
S140 단계에서, 연산 증폭 회로(100)는 비교 결과를 기반으로 비교 전압(VCOMP)을 출력할 수 있다. 예를 들어, 도 3, 도 7, 또는 도 11c를 참조하여 설명된 바와 같이, 연산 증폭기(120)는 출력 단자(VOUT)의 전압이 기준 전압(VREF)보다 높은 경우, 하이 레벨의 비교 전압(VCOMP)을 출력할 수 있고, 출력 단자(VOUT)의 전압이 기준 전압(VREF)보다 낮은 경우, 로우 레벨의 비교 전압(VCOMP)을 출력할 수 있다.
예시적으로, 도 3 또는 도 7을 참조하여 설명된 바와 같이, 출력 단자(OUT)가 접지 전압(GND)으로 리셋되고, 전류 소스에 의해 충전되는 경우, 하이 레벨의 비교 전압(VCOMP)은 출력 단자(OUT)의 무부하 상태를 가리키고, 로우 레벨의 비교 전압(VCOMP)은 출력 단자(OUT)의 부하 상태를 가리킬 수 있다. 또는 도 11c를 참조하여 설명된 바와 같이, 출력 단자(OUT)가 전원 전압(VDD)으로 리셋되고, 전류 소스에 의해 방전되는 경우, 하이 레벨의 비교 전압(VCOMP)은 출력 단자(OUT)의 부하 상태를 가리키고, 로우 레벨의 비교 전압(VCOMP)은 출력 단자(OUT)의 무부하 상태를 가리킬 수 있다.
예시적으로, 제어 로직 회로(110)는 비교 전압(VCOMP)을 기반으로 출력 단자(OUT)의 부하 상태 또는 무부하 상태를 검출할 수 있다.
S150 단계에서, 연산 증폭 회로(100)는 정상 동작을 수행할 수 있다. 예를 들어, 제어 로직 회로(110)는 도 4 및 도 9를 참조하여 설명된 바와 같이, 연산 증폭기(120)가 정상 동작을 수행하도록 복수의 스위칭 신호들을 생성할 수 있다. 연산 증폭기(120)는 도 4를 참조하여 설명된 바와 같이, 복수의 스위칭 신호들(SS)에 응답하여 정상 동작을 수행할 수 있다. 이 때, 제어 로직 회로(110)는 연산 증폭기(120)의 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 따라 연산 증폭기(120)를 선택적으로 활성화 또는 비활성화시킬 수 있다.
도 14는 본 발명의 실시 예에 따른 연산 증폭 회로를 보여주는 도면이다. 도 14를 참조하면, 연산 증폭 회로(200)는 제어 로직 회로(210), 연산 증폭기(220), 및 기준 전압 발생기(230)를 포함할 수 있다. 제어 로직 회로(210) 및 연산 증폭기(220)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
기준 전압 발생기(230)는 연산 증폭기(220)의 출력 단자(OUT)의 부하 상태 또는 무부하 상태를 검출하기 위한 다양한 기준 전압들(VREF)을 생성할 수 있다. 연산 증폭기(220)는 기준 전압 발생기(230)로부터의 다양한 기준 전압들(VREF)을 사용하여 도 1 내지 도 13을 참조하여 설명된 비교 동작을 수행할 수 있다.
예를 들어, 연산 증폭기(220)는 제1 기준 전압(VREF1) 및 출력 단자(OUT)의 전압을 비교하고, 비교 결과로써, 제1 비교 전압(VCOMP1)을 출력할 수 있다. 연산 증폭기(220)는 제1 기준 전압(VREF1)과 다른 제2 기준 전압(VREF2) 및 출력 단자(OUT1)의 전압을 비교하고 비교 결과로써, 제2 비교 전압(VCOMP2)을 출력할 수 있다. 예시적으로, 연산 증폭기(220)는 출력 단자(OUT)의 전압과 복수의 기준 전압들(VREF1~VREFn) 각각을 비교하여, 복수의 비교 전압들(VCOMP1~VCOMPn)을 출력할 수 있다. 제어 로직 회로(110)는 복수의 비교 전압들(VCOMP1~VCOMPn)을 기반으로 연산 증폭기(120)의 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 대한 검출의 정확성을 향상시킬 수 있다.
예시적으로, 제어 로직 회로(110)는 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 대한 검출뿐만 아니라, 복수의 비교 전압들(VCOMP1~VCOMPn)을 기반으로 연산 증폭기(120)의 출력 단자(OUT)에 연결된 부하의 부하량을 연산할 수 있다. 부하량 연산의 동작은 도 17 및 도 18을 참조하여 설명된다.
도 15 및 도 16는 도 14의 연산 증폭기의 동작을 설명하기 위한 순서도 및 그래프들이다. 도 16의 그래프들의 X축은 시간을 가리키고, Y축들은 출력 단자(OUT)의 전압을 가리킨다.
도 14 내지 도 16을 참조하면, 연산 증폭기(220)는 S210 단계 및 S220 단계의 동작들을 수행할 수 있다. S210 단계 및 S220 단계의 동작들은 도 13의 S110 단계 및 S120 단계의 동작들과 유사하므로 상세한 설명은 생략된다.
S230 단계에서, 연산 증폭기(220)는 출력 단자(OUT)의 전압을 제1 기준 전압(VREF1)과 비교하여 제1 비교 전압(VCOMP1)을 출력할 수 있다. S240 단계에서, 연산 증폭기(220)는 출력 단자(OUT)의 전압을 제2 기준 전압(VREF2)과 비교하여 제2 비교 전압(VCOMP2)을 출력할 수 있다. 예시적으로, 제1 및 제2 기준 전압들(VREF1, VREF2)은 기준 전압 발생기(230)로부터 생성된 전압일 수 있고, 서로 다른 레벨을 갖는 전압일 수 있다.
예를 들어, 도 10을 참조하여 설명된 바와 같이, 비교 동작시 무부하 상태(NO LOAD)의 출력 단자(OUT)가 급격하게 충전되어 기준 전압(VREF)보다 높아지기 때문에, 하이 레벨의 비교 전압(VCOMP)이 출력될 수 있다. 부하 상태(ON LOAD)의 출력 단자(OUT)가 느리게 충전되어 기준 전압(VREF)보다 낮기 때문에, 로우 레벨의 비교 전압(VCOMP)이 출력될 수 있다. 이러한 경우, 하나의 기준 전압(VREF)을 사용하여 연산 증폭기(120)의 출력 단자(OUT)의 부하 상태 또는 무부하 상태를 정확하게 검출할 수 있을 것이다.
반면에, 도 16에 도시된 바와 같이, 출력 단자(OUT)가 무부하 상태(NO LOAD)이더라도, 다양한 요인으로 인하여 출력 단자(OUT)의 전압이 제1 기준 전압(VREF1)보다 높게 충전되지 않을 수 있다. 이러한 경우에서, 제1 기준 전압(VREF1)만 사용하여 비교 동작이 수행된다면, 출력 단자(OUT)의 부하 상태 또는 무부하 상태와 무관하게 로우 레벨의 비교 전압이 출력될 것이다. 이로 인하여 출력 단자(OUT)의 부하 상태 또는 무부하 상태가 정확하게 검출될 수 없을 것이다.
도 16의 실시 예에 따르면, 제1 및 제2 기준 전압들(VREF1, VREF2)을 사용하여 복수 회의 비교 동작들이 수행됨으로써, 부하 상태 또는 무부하 상태에 대한 검출의 정확성을 향상시킬 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 제1 기준 전압(VREF1)에 기반된 제1 비교 전압(VCOMP1)은 부하 상태와 무관하게 로우 레벨일 것이다. 반면에, 제2 기준 전압(VREF2)에 기반된 제2 비교 전압(VCOMP2)은 무부하 상태의 경우 하이 레벨이고, 부하 상태인 경우 로우 레벨일 것이다. 즉, 연산 증폭기(220)는 복수의 기준 전압들을 사용하여 비교 동작을 수행함으로써, 출력 단자(OUT)와 연결된 부하 검출의 정확성이 향상될 수 있다.
S250 단계에서, 연산 증폭기(220)는 제어 로직 회로(210)의 제어에 따라 정상 동작을 수행할 수 있다. S250 단계의 동작은 도 13의 S150 단계의 동작과 유사하므로 상세한 설명은 생략된다.
도 17 및 도 18은 도 14의 연산 증폭기의 동작을 설명하기 위한 순서도 및 그래프이다. 도 14, 도 17, 및 도 18을 참조하면, S310 단계에서, 변수 i는 1로 설정된다. 예시적으로, 도 17에서 사용되는 변수 i는 단순히 본 발명에 따른 반복 동작을 설명하기 위한 것이며, 본 발명의 범위를 제한하는 것은 아니다.
연산 증폭기(220)는 S320 단계 및 S330 단계의 동작들을 수행할 수 있다. S320 단계 및 S330 단계의 동작들은 도 13의 S110 단계 및 S120 단계와 유사하므로, 상세한 설명은 생략된다.
S340 단계에서, 연산 증폭기(340)는 출력 단자(OUT)의 전압을 제i 기준 전압(즉, 제1 기준 전압)과 비교한다. S350 단계에서, 연산 증폭기(350)는 비교 결과를 기반으로 제i 비교 전압(즉, 제1 비교 전압)을 출력한다. S360 단계에서, 변수 i가 최대 값인지 판별된다. 변수 i가 최대 값이 아닌 경우, i는 1만큼 증가하고, S320 단계 내지 S350 단계의 동작들이 수행된다. 변수 i가 최대 값인 경우, 연산 증폭기(220)의 리셋 동작 및 비교 동작이 종료된다.
예시적으로, 상술된 바와 같은 반복 동작을 통해, 복수의 기준 전압들(VREF1~VREFn) 각각에 대한 비교 동작이 수행되고, 각 비교 동작의 결과로서 복수의 비교 전압들(VCOMP1~VCOMPn)이 출력될 수 있다.
예시적으로, 제어 로직 회로(210)는 복수의 비교 전압들(VCOMP1~VCOMPn)을 기반으로 출력 단자(OUT)의 부하 상태 또는 무부하 상태에 대한 검출뿐만 아니라, 출력 단자(OUT)에 연결된 부하의 부하량을 검출할 수 있다.
도 18에 도시된 바와 같이, 출력 단자(OUT)에 연결된 부하량에 따라 비교 동작 동안 출력 단자(OUT)에 충전되는 전압이 다를 수 있다. 예를 들어, 제1 부하(LOAD1)는 제2 부하(LOAD2)보다 작고, 제2 부하(LOAD2)는 제3 부하(LOAD3)보다 작고, 제3 부하(LOAD3)는 제4 부하(LOAD4)보다 작은 것으로 가정하자. 출력 단자(OUT)가 제1 부하(LOAD1)와 연결된 경우에서의 출력 단자(OUT)의 충전 전압은 출력 단자(OUT)에 제2 부하(LOAD2)가 연결된 경우에서의 출력 단자의 충전 전압보다 낮을 것이다. 마찬가지로, 도 18에 도시된 바와 같이, 출력 단자(OUT)에 연결된 부하량에 따라 출력 단자(OUT)에 충전되는 전압은 서로 다를 것이다. 이 때, 제1 내지 제4 기준 전압들(VREF1~VREF4) 각각을 사용하여 비교 동작을 수행함으로써, 제1 내지 제4 비교 전압(VCOMP1~VCOMP4)이 출력될 수 있다. 표 1은 각 부하량에 따른 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)의 예시적인 결과 값을 보여준다.
LOAD1 LOAD2 LOAD3 LOAD4
VCOMP1 HIGH HIGH HIGH HIGH
VCOMP2 LOW HIGH HIGH HIGH
VCOMP3 LOW LOW HIGH HIGH
VCOMP4 LOW LOW LOW HIGH
표 1에 게시된 바와 같이, 제1 부하(LOAD1)가 출력 단자(OUT)에 연결된 경우, 제1 비교 전압(VCOMP1)은 하이 레벨(HIGH)이고, 제2 내지 제4 비교 전압들(VCOMP4)은 로우 레벨(LOW)일 것이다. 이는 제1 부하(LOAD1)가 연결된 출력 단자(OUT)의 충전 전압이 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이에 포함됨을 의미한다. 즉, 제어 로직 회로(210)는 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)을 기반으로 제1 부하(LOAD1)의 부하량을 연산할 수 있다. 마찬가지로, 제2 내지 제4 부하들(LOAD2~LOAD4) 각각에 대한 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)은 표 1에 도시된 바와 같이 출력될 수 있으며, 제어 로직 회로(210)는 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)을 기반으로 출력 단자(OUT)에 연결된 부하량을 연산할 수 있다.
예시적으로, 제어 로직 회로(210)는 연산된 부하량을 기반으로 연산 증폭기(220)의 바이어스 전류, 전압, 또는 신호를 제어하도록 구성될 수 있다. 예를 들어, 제어 로직 회로(210)는 연산된 부하량에 따라 소모 전력이 최소화되도록 연산 증폭기(220)의 바이어스 전류, 전압, 또는 신호를 제어하도록 구성될 수 있다.
도 19는 본 발명에 따른 연산 증폭기 회로가 적용된 표시 장치를 보여주는 블록도이다. 도 19를 참조하면, 표시 장치(1000)는 표시 패널(1100), 컨트롤러(1200), 데이터 구동 회로(1300), 및 게이트 구동 회로(1400)를 포함할 수 있다.
표시 패널(1100)은 복수의 게이트 라인들(GL1~GLk) 및 복수의 데이터 라인들(DL1~DLm)과 각각 연결된 복수의 픽셀들(미도시)을 포함할 수 있다. 복수의 픽셀들 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수의 픽셀들은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
예시적으로, 표시 패널(1100)은 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등과 같은 다양한 표시 패널을 포함할 수 있다. 그러나 본 발명에 따른 터치 표시 패널(1100)이 이에 한정되는 것은 아니며, 본 발명에 따른 표시 패널(1100)은 상술된 표시 패널들 또는 다른 표시 패널들로 구현될 수 있다. 예시적으로, 액정 표시 패널을 포함하는 표시 장치(1000)는 편광자(미도시), 백라이트 유닛(미도시) 등을 더 포함할 수 있다.
컨트롤러(1200)는 복수의 픽셀들을 통해 영상 정보가 표시될 수 있도록 데이터 구동 회로(1300) 및 게이트 구동 회로(1400)를 제어할 수 있다. 컨트롤러(1200)는 데이터 구동 회로(1300) 및 게이트 구동 회로(1400)를 제어하기 위한 다양한 제어 신호들을 생성할 수 있다. 예시적으로, 컨트롤러(1200)는 타이밍 컨트롤러(TCON; timing controller)일 수 있다.
데이터 구동 회로(1300)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(1100)(또는 표시 패널(1100)에 포함된 복수의 픽셀들)과 연결될 수 있다. 데이터 구동 회로(1300)는 컨트롤러(1200)의 제어에 따라 복수의 데이터 라인들(DL1~DLm)로 데이터 신호를 제공할 수 있다. 예시적으로, 데이터 구동 회로(1300)는 도 1 내지 도 18을 참조하여 설명된 연산 증폭기 및 제어 회로를 포함할 수 있다. 데이터 구동 회로(1300)는 연산 증폭기를 사용하여 복수의 데이터 라인들(DL1~DLm)로 데이터 신호를 제공할 수 있다.
예시적으로, 데이터 구동 회로(1300)에 포함된 연산 증폭기 및 제어 회로는 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 예를 들어, 데이터 구동 회로(1300)는 n개의 연산 증폭기들을 포함할 수 있다. 이 때, n개의 연산 증폭기들 중 m(단, n은 m보다 작은 자연수)개의 연산 증폭기들이 복수의 데이터 라인들(DL1~DLm)과 연결될 수 있다. 즉, n개의 연산 증폭기들 중 m개의 연산 증폭기들의 출력 단자는 부하 상태이고, (n-m)개의 연산 증폭기들의 출력 단자는 무부하 상태일 것이다.
데이터 구동 회로(1300)에 포함된 제어 회로는 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 연산 증폭기들의 출력 단자들의 부하 여부를 검출하고, 검출된 결과를 기반으로 연산 증폭기들을 선택적으로 활성화 또는 비활성화시킬 수 있다.
예시적으로, 데이터 구동 회로(1300)의 상술된 동작은 컨트롤러(1200)의 제어에 따라 개시될 수 있다. 또는 데이터 구동 회로(1300)의 상술된 동작은 표시 장치(1000)의 초기화 동작, 파워-온 동작, 또는 사용자의 명시적 요청에 의해 개시될 수 있다.
게이트 구동 회로(1400)는 복수의 게이트 라인들(GL1~GLk)을 통해 표시 패널(1100)(또는 표시 패널(1100)에 포함된 복수의 픽셀들)과 연결될 수 있다. 게이트 구동 회로(1400)는 컨트롤러(1200)의 제어에 따라, 복수의 게이트 라인들(GL1~GLk)로 게이트 신호를 제공할 수 있다.
예시적으로, 표시 패널(1100), 컨트롤러(1200), 데이터 구동 회로(1300), 및 게이트 구동 회로(1400) 각각이 별도의 기능 블록으로 도 1에 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 컨트롤러(1200) 및 데이터 구동 회로(1300)는 하나의 반도체 칩, 하나의 반도체 다이, 하나의 반도체 패키지, 또는 하나의 반도체 모듈로 집적되어 하나의 디스플레이 구동 집적 회로(DDI; display driving integrated circuit)을 형성할 수 있고, 게이트 구동 회로(1400)는 표시 패널(1100) 내에 포함될 수 있다. 또는 컨트롤러(1200), 데이터 구동 회로(1300), 및 게이트 구동 회로(1400)는 하나의 반도체 칩, 하나의 반도체 다이, 하나의 반도체 패키지, 또는 하나의 반도체 모듈로 집적되어 하나의 디스플레이 구동 집적 회로(DDI; display driving integrated circuit)을 형성할 수 있다.
도 20은 도 19의 데이터 구동 회로를 상세하게 보여주는 블록도이다. 도 19 및 도 20을 참조하면, 데이터 구동 회로(1300)는 제어 회로(1310), 기준 전압 및 데이터 신호 발생기(1320), 저장 회로(1330), 및 제1 내지 제n 연산 증폭기들(OA1~OAn)을 포함할 수 있다.
제어 회로(1310)는 컨트롤러(1200)로부터 비교 신호(COMP_EN) 및 리셋 신호(RST/)를 수신할 수 있다. 예시적으로, 비교 신호(COMP_EN) 및 리셋 신호(RST/)는 컨트롤러(1200)로부터의 다른 제어 신호(예를 들어, 파워-온 신호 또는 리셋 동작 및 비교 동작을 위한 전용 제어 신호 등)에 응답하여 제어 회로(1310)에서 생성될 수 있다.
제어 회로(1310)는 제1 내지 제n 연산 증폭기들(OA1~OAn) 각각이 도 1 내지 도 18을 참조하여 설명된 리셋 동작 및 비교 동작을 수행하여 제1 내지 제n 비교 전압들(VCOMP1~VCOMPn)을 출력하도록, 수신된 신호들에 응답하여 제1 내지 제n 연산 증폭기들(OA1~OAn) 각각을 제어할 수 있다.
기준 전압 및 데이터 신호 발생기(1320)는 제1 내지 제n 연산 증폭기(OA1~OAn) 각각으로 기준 전압(VREF) 및 대응하는 데이터 신호들(DS1~DSn)을 제공할 수 있다. 예시적으로, 기준 전압(VREF)은 도 1 내지 도 18을 참조하여 설명된 바와 같이, 제1 내지 제n 연산 증폭기들(OA1~OAn) 각각의 출력 단자(OUT1~OUTn)의 부하 상태 또는 무부하 상태를 검출하는데 사용되는 기준 전압일 수 있다. 데이터 신호들(DS1~DSn)은 대응하는 연산 증폭기를 통해 표시 패널(1100)의 대응하는 픽셀로 제공될 데이터 신호일 수 있다. 예시적으로, 기준 전압 및 데이터 신호 발생기(1320)는 기준 전압(VREF)을 생성하기 위한 전압 발생기 및 데이터 신호를 생성하기 위한 데이터 디코더를 포함할 수 있다. 디코더는 컨트롤러(1200)로부터의 데이터 신호를 디코딩하여 데이터 신호와 대응하는 전압을 생성할 수 있다.
저장 회로(1330)는 제1 내지 제n 연산 증폭기들(OA1~OAn)로부터의 제1 내지 제n 비교 전압들(VCOMP1~VCOMPn)에 대한 정보를 저장하도록 구성될 수 있다. 예를 들어, 저장 회로(1330)는 퓨즈, 플립/플롭(F/F), 레지스터 등과 같은 정보 저장 장치일 수 있다. 저장 회로(1330)는 제1 내지 제n 연산 증폭기들(OA1~OAn)로부터의 제1 내지 제n 비교 전압들(VCOMP1~VCOMPn) 각각이 하이 레벨인지 또는 로우 레벨인지에 대한 정보를 저장하도록 구성될 수 있다.
예시적으로, 제어 회로(1310)는 저장 회로(1330)에 저장된 정보를 기반으로 제1 내지 제n 연산 증폭기들(OA1~OAn)의 출력 단자(OUT1~OUTn)의 부하 상태 또는 무부하 상태를 판별하고, 판별 결과를 기반으로 제1 내지 제n 연산 증폭기들(OA1~OAn) 각각을 선택적으로 활성화 또는 비활성화시킬 수 있다.
제1 내지 제n 연산 증폭기들(OA1~OAn) 각각은 제어 회로(1310)의 제어에 따라, 도 1 내지 도 18을 참조하여 설명된 리셋 동작 및 비교 동작을 수행하여, 제1 내지 제n 비교 전압들(VCOMP1~VCOMPn)을 각각 출력하도록 구성될 수 있다. 앞서 설명된 바와 같이, 제1 내지 제n 연산 증폭기들(OA1~OAn)의 출력 단자들(OUT1~OUTn)의 부하 상태 또는 무부하 상태에 따라, 제1 내지 제n 비교 전압들(VCOMP1~VCOMPn)의 레벨은 서로 다를 수 있다.
제1 내지 제n 연산 증폭기들(OA1~OAn) 각각은 제어 회로(1310)의 제어에 따라, 도 1 내지 도 18을 참조하여 설명된 정상 동작을 수행할 수 있다. 예를 들어, 제1 내지 제n 연산 증폭기들(OA1~OAn) 각각은 기준 전압 및 데이터 신호 발생기(1320)로부터 대응하는 데이터 신호들(DS1~DSn)을 수신하고, 수신된 신호들을 증폭하여 각각의 출력 단자들(OUT1~OUTn)로 제공할 수 있다. 예시적으로, 출력 단자들(OUT1~OUTn) 중 일부 출력 단자들은 복수의 데이터 라인들(DL1~DLm)과 연결될 수 있다. 예시적으로, 부하(예를 들어, 데이터 라인)가 연결되지 않은 출력 단자(즉, 무부하 상태의 출력 단자)를 포함하는 연산 증폭기는 제어 회로(1310)에 의해 비활성화될 수 있다. 비활성화된 연산 증폭기는 대응하는 데이터 신호를 수신하지 않거나 또는 수신된 데이터 신호를 증폭하지 않을 수 있다.
도 21은 도 19의 데이터 구동 회로의 동작을 보여주는 순서도이다. 도 22는 도 21의 S1100 단계의 동작을 설명하기 위한 도면이다. 도 23은 도 21의 S1200 단계 및 S1300 단계의 동작들을 설명하기 위한 도면이다. 도 24는 도 21의 S1400 단계의 동작을 설명하기 위한 도면이다.
도면의 간결성 및 설명의 편의를 위하여, 데이터 구동 회로(1300)는 제1 내지 제4 연산 증폭기들(OA1~OA4)을 포함하고, 제1 및 제2 연산 증폭기들(OA1, OA2)의 출력 단자들(OUT1, OUT2)은 부하(즉, 데이터 라인 또는 픽셀)와 연결되고, 제3 및 제4 연산 증폭기들(OA3, OA4)은 부하와 연결되지 않은 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 소스 구동 회로(1300)는 추가적인 연산 증폭기들을 더 포함할 수 있고, 표시 장치(1000)의 구현에 따라 출력 단자들의 부하 상태 또는 무부하 상태는 다양하게 변형될 수 있다.
도 19 내지 도 21을 참조하면, S1100 단계에서, 데이터 구동 회로(1300)는 연산 증폭기들(OA)의 출력 단자들(OUT)의 전압을 리셋할 수 있다. 예를 들어, 데이터 구동 회로(1300)의 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각은 제어 회로(1310)의 제어에 따라, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 리셋 동작을 수행할 수 있다.
좀 더 상세한 예로써, 도 21을 참조하면, 제어 회로(1310)는 하이 레벨(HIGH)의 비교 신호(COMP_EN) 및 로우 레벨(LOW)의 리셋 신호(RST/)에 응답하여, 복수의 스위칭 신호들(SS)을 생성하여 제1 내지 제4 연산 증폭기들(OA1~OA4)로 제공할 수 있다. 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각은 복수의 스위칭 신호들(SS)에 응답하여 각각의 출력 단자들(OUT1~OUT4)을 소정의 전압(예를 들어, 접지 전압(GND))으로 리셋할 수 있다.
예시적으로, 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각은 도 3 및 도 5를 참조하여 설명된 바와 같이, 각각의 출력 단자들(OUT1~OUT4)을 접지 전압(GND)으로 리셋할 수 있다. 또는 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각은 도 11a 내지 도 11c를 참조하여 설명된 바와 같이, 각각의 출력 단자들(OUT1~OUT4)을 전원 전압(VDD)으로 리셋할 수 있다.
다음으로, S1200 단계에서, 데이터 구동 회로(1300)는 연산 증폭기들(OA)의 출력 단자들 각각으로 전류 소스를 제공할 수 있다. S1300 단계에서, 데이터 구동 회로(1300)는 연산 증폭기들(OA) 각각으로부터의 비교 전압(VCOMP)을 저장할 수 있다.
예를 들어, 도 23에 도시된 바와 같이, 제어 회로(1310)는 하이 레벨(HIGH)의 비교 신호(COMP_EN) 및 하이 레벨(HIGH)의 리셋 신호(RST/)에 응답하여 복수의 스위칭 신호들(SS')을 생성하여 제1 내지 제4 연산 증폭기들(OA1~OA4)로 제공할 수 있다. 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각은 도 7을 참조하여 설명된 바와 같이, 복수의 스위칭 신호들(SS')에 응답하여 전류 소스를 통해 각각의 출력 단자들(OUT1~OUT4)을 충전하고, 출력 단자들(OUT1~OUT4)의 전압을 기준 전압(VREF)과 비교하여 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)을 출력할 수 있다.
이 때, 앞서 설명된 바와 같이, 제1 및 제2 연산 증폭기들(OA1, OA2)의 출력 단자들(OUT1, OUT2)은 부하 상태이므로, 제1 및 제2 비교 전압들(VCOMP1, VCOMP2)은 로우 레벨(LOW)일 수 있다. 반면에, 제3 및 제4 연산 증폭기들(OA3, OA4)의 출력 단자들(OUT3, OUT4)은 무부하 상태이므로, 제3 및 제4 비교 전압들(VCOMP3, VCOMP4)은 하이 레벨(HIGH)일 수 있다. 저장 회로(1330)는 제1 내지 제4 비교 전압들(VCOMP1~VCOMP4)에 대한 정보를 저장할 수 있다. 예시적으로, 각 전압의 레벨은 예시적인 것이며, 도 1 내지 도 18을 참조하여 설명된 실시 예들에 따라 각 비교 전압의 레벨은 다양하게 변형될 수 있다.
다음으로, S1400 단계에서, 데이터 구동 회로(1300)는 비교 전압(VCOMP)을 기반으로 대응하는 연산 증폭기를 선택적으로 활성화 또는 비활성화시킬 수 있다. 예시적으로, 도 24에 도시된 바와 같이, 제어 회로(1310)는 로우 레벨(LOW)의 비교 신호(COMP_EN) 및 하이 레벨(HIGH)의 리셋 신호(RST/)에 응답하여, 저장 회로(1330)에 저장된 정보를 기반으로 제1 내지 제4 연산 증폭기들(OA1~OA4) 각각을 선택적으로 활성화 또는 비활성화시킬 수 있다.
예를 들어, 저장 회로(1330)는 제1 및 제2 비교 전압(VCOMP1, VCOMP2)이 로우 레벨(LOW)인 정보 및 제3 및 제4 비교 전압들(VCOMP3, VCOMP4)이 하이 레벨(HIGH)인 정보를 포함할 것이다. 이는 제1 및 제2 연산 증폭기들(OA1, OA2)의 출력 단자들(OUT1, OUT2)은 부하 상태이고, 제3 및 제4 연산 증폭기들(OA3, OA4)의 출력 단자들(OUT3, OUT4)은 무부하 상태인 것을 가리키는 정보이다. 저장 회로(1330)에 저장된 정보를 기반으로, 제어 회로(1310)는 부하 상태의 출력 단자를 포함하는 제1 및 제2 연산 증폭기들(OA1, OA2)을 활성화시키고, 무부하 상태의 출력 단자를 포함하는 제3 및 제4 연산 증폭기들(OA3, OA4)을 비활성화시킬 수 있다.
활성화된 제1 및 제2 연산 증폭기들(OA1, OA2)은 기준 전압 및 데이터 신호 발생기(1320)로부터 제1 및 제2 데이터 신호들(DS1, DS2)을 각각 수신하고, 수신된 제1 및 제2 데이터 신호들(DS1, DS2)을 각각 증폭하여 출력 단자들(OUT1, OUT2) 각각으로 제공할 수 있다. 비활성화된 제3 및 제4 연산 증폭기들(OA3, OA4)은 기준 전압 및 데이터 신호 발생기(1320)로부터 별도의 데이터 신호를 수신하지 않을 수 있다. 또는 비활성화된 제3 및 제4 연산 증폭기들(OA3, OA4)은 별도의 신호 증폭 동작을 수행하지 않을 수 있다.
예시적으로, 제어 회로(1310)는 제1 내지 제4 연산 증폭기들(OA1~OA4)을 활성화 또는 비활성화시키기 위하여, 활성화 신호(ACT) 및 비활성화 신호(DEACT)를 제1 내지 제4 연산 증폭기들(OA1~OA4)로 제공할 수 있다. 예시적으로, 비활성화 신호(DEACT)는 연산 증폭기 내의 다양한 소자들이 동작하지 않도록 하는 바이어스 전압, 전류, 또는 신호일 수 있다. 또는 비활성화 신호(DEACT)는 연산 증폭기로 별도의 신호를 제공하지 않는 것을 의미할 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 데이터 구동 회로(1300)는 도 17 및 도 18을 참조하여 설명된 바와 같이, 출력 단자에 연결된 부하의 크기를 검출하고, 검출된 부하의 크기에 따라 연산 증폭기(OA)의 전력 소모가 최소화되도록 활성화 신호(ACT)를 조절할 수 있다.
상술된 바와 같이, 본 발명에 따른 데이터 구동 회로는 별도의 부하 검출 회로 없이, 연산 증폭기 자체를 사용하여 출력 단자에 연결된 부하 여부를 검출하고, 검출 결과에 따라 연산 증폭기를 선택적으로 활성화 또는 비활성화시킬 수 있다. 따라서 감소된 비용, 향상된 신뢰성, 및 향상된 성능을 갖는 데이터 구동 회로 및 그것을 포함하는 표시 장치가 제공된다.
도 25는 본 발명에 따른 연산 증폭 회로가 적용된 표시 장치를 보여주는 블록도이다. 도 25를 참조하면, 표시 장치(2000)는 표시 패널(2100), 컨트롤러(2200), 데이터 구동 회로(2300), 및 게이트 구동 회로(2400)를 포함할 수 있다. 표시 패널, 컨트롤러(2200), 및 게이트 구동 회로(2400)는 앞서 설명되었으므로, 상세한 설명은 생략된다.
도 25를 참조하면, 데이터 구동 회로(2300)는 제어 회로(2310) 및 복수의 드라이버들(2321~232n)을 포함할 수 있다. 복수의 드라이버들(2321~232n) 각각은 복수의 연산 증폭기들을 포함할 수 있다. 복수의 연산 증폭기들 각각은 도 1 내지 도 18을 참조하여 설명된 연산 증폭기 또는 연산 증폭 회로일 수 있다. 복수의 드라이버들(2321~232n) 각각으로부터의 출력 단자들 중 일부는 복수의 데이터 라인들(DL1~DLm)과 연결될 수 있다. 복수의 드라이버들(2321~232n) 중 일부 드라이버의 출력 단자들 중 일부는 데이터 라인들과 연결되지 않을 수 있다. 예를 들어, 드라이버들(2321, 2322)의 출력 단자들 중 일부가 데이터 라인들과 연결되지 않을 수 있다. 이 경우, 드라이버들(2321, 2322)은 제어 회로(2310)의 제어에 따라 도 1 내지 도 18을 참조하여 설명된 동작 방법들을 기반으로 데이터 라인과 연결되지 않은 연산 증폭기를 검출하고, 검출된 연산 증폭기를 비활성화시킬 수 있다.
상술된 바와 같이, 표시 장치(2000) 복수의 연산 증폭기들 또는 복수의 연산 증폭 회로들을 포함하는 복수의 드라이버들(2321~232n)을 포함하고, 복수의 드라이버들(2321~232n) 각각은 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
비록 도면에 도시되지 않았으나, 데이터 구동 회로(3300)는 앞서 설명된 기준 전압 발생기, 데이터 신호 디코더, 저장 회로 등과 구성들을 더 포함할 수 있다.
도 26은 본 발명에 따른 연산 증폭 회로가 적용된 표시 장치를 보여주는 블록도이다. 도 26을 참조하면, 표시 장치(3000)는 표시 패널(3100), 컨트롤러(3200), 복수의 드라이버들(3300), 및 게이트 구동 회로(3400)를 포함할 수 있다. 표시 패널(3100), 컨트롤러(3200), 및 게이트 구동 회로(3400)는 앞서 설명되었으므로, 상세한 설명은 된다.
도 26의 표시 장치(3000)는 도 25의 표시 장치(2000)와 비교하여 별도의 제어 회로를 포함하지 않는다. 예시적으로, 제어 회로의 구성은 컨트롤러(3200)에 포함될 수 있다. 이 경우, 복수의 드라이버들(3300)은 컨트롤러(3200)의 제어에 따라 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
또는 복수의 드라이버들(3200) 각각은 제어 회로의 구성을 포함하도록 구성될 수 있다. 이 경우, 복수의 드라이버들(3200)은 각각에 포함된 제어 회로의 제어에 따라 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
비록 도면에 도시되지는 않았으나, 앞서 설명된 기준 전압 발생기, 데이터 신호 디코더, 또는 저장 회로 등과 같은 구성들은 컨트롤러(3200), 복수의 드라이버들(3200) 각각에 포함되거나, 또는 별도의 장치로 구현될 수 있다.
도 27은 본 발명에 따른 연산 증폭 회로가 적용된 터치 표시 장치를 보여주는 블록도이다. 도 27을 참조하면, 터치 표시 장치(4000)는 표시 패널(4100), 디스플레이 구동 집적 회로(4200)(DDI; display driving integrated circuit), 터치 패널(4200), 및 터치 구동 집적 회로(4300)(TDI; touch driving integrated circuit)을 포함할 수 있다.
표시 패널(4100)은 도 19를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
DDI(4200)는 복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)을 통해 표시 패널(4100)과 연결된다. DDI(4200)는 복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)을 제어하여, 표시 패널(4100)을 통해 영상 정보를 표시할 수 있다. 예시적으로, DDI(4200)는 도 19 내지 도 25를 참조하여 설명된 컨트롤러, 데이터 구동 회로, 게이트 구동 회로, 또는 그것들의 조합을 포함할 수 있다.
예시적으로, DDI(4200)는 본 발명에 따른 연산 증폭기 또는 연산 증폭 회로를 포함하고, 도 1 내지 도 25를 참조하여 설명된 동작 방법들을 기반으로 동작할 수 있다.
터치 패널(4300)은 다양한 방식으로 배열된 터치 감지 라인들(TSL)을 포함할 수 있다. TDI(4400)는 터치 감지 라인들(TSL)을 통해 터치 패널(4300)과 연결될 수 있다. TDI(4400)는 터치 감지 라인들(TSL)을 통해 터치 신호를 제공하고, 터치 감지 라인들(TSL)을 통해 수신되는 터치 신호를 기반으로 사용자의 터치 또는 사용자의 터치가 발생한 영역의 좌표 정보를 획득할 수 있다.
예시적으로, TDI(4400)는 터치 감지 라인들(TSL)을 통해 터치 신호를 제공하기 위하여 복수의 연산 증폭기들을 포함할 수 있다. 복수의 연산 증폭기들은 도 1 내지 도 25를 참조하여 설명된 연산 증폭기 또는 연산 증폭 회로일 수 있고, 도 1 내지 도 25를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
예시적으로, 터치 패널(4300) 및 TDI(4400)는 터치 표시 장치(4000)의 구현 방식에 따라 다양하게 변형될 수 있다. 예를 들어, 도 26에 도시된 바와 같이, 표시 패널(4100) 및 터치 패널(4300)은 서로 별도의 반도체 기판 상에 형성되는 아웃-셀 형태로 구현될 수 있다. 또는, 비록 도면에 도시되지는 않았으나, 표시 패널(4100) 및 터치 패널(4300)은 동일한 반도체 기판상에 형성되는 인-셀 또는 온-셀 타입의 형태로 구현될 수 있다. 또는, 터치 패널(4300) 및 TDI(4400)는 셀프-캐패시턴스 방식 또는 뮤추얼 캐패시턴스 방식을 기반으로 사용자의 터치를 감지하도록 구성될 수 있다.
상술된 본 발명의 실시 예들에 따르면, 연산 증폭 회로는 자체적으로 부하 여부를 검출하고, 검출 결과를 기반으로 연산 증폭기를 활성화 또는 비활성화시킬 수 있다. 본 발명에 따른 연산 증폭 회로를 표시 장치의 데이터 구동 회로 또는 다른 응용 분야들에 적용함으로써, 연산 증폭기가 부하여부에 따라 활성화 또는 비활성화될 수 있기 때문에, 전력 소모가 감소되고, 장치의 성능 및 신뢰성이 향상될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 연산 증폭 회로
110: 제어 회로
120: 연산 증폭기
IN1, IN2: 제1 및 제2 입력 단자들
OUT: 출력 단자

Claims (20)

  1. 제1 입력 단자, 제2 입력 단자, 및 상기 제2 입력 단자와 연결된 출력 단자를 포함하고, 상기 제1 입력 단자를 통해 제공되는 신호를 증폭하여 상기 출력 단자를 통해 출력하도록 구성된 연산 증폭기; 및
    복수의 스위칭 신호들을 생성하도록 구성되는 제어 회로를 포함하고,
    상기 연산 증폭기는 상기 복수의 스위칭 신호들에 응답하여, 상기 출력 단자를 소정의 전압으로 리셋하고, 상기 리셋된 출력 단자를 충전하고, 상기 출력 단자의 충전된 전압 및 상기 제1 입력 단자를 통해 제공되는 기준 전압을 비교하여 비교 전압을 출력하도록 더 구성된 연산 증폭 회로.
  2. 제 1 항에 있어서,
    상기 연산 증폭기는
    상기 제1 입력 단자 및 상기 제2 입력 단자와 연결된 입력 스테이지;
    상기 출력 단자와 연결된 출력 스테이지;
    상기 복수의 스위칭 신호들 중 제1 스위칭 신호들에 응답하여 상기 입력 스테이지 및 상기 출력 스테이지 사이를 스위칭하도록 구성된 스위치 스테이지;
    상기 복수의 스위칭 신호들 중 제2 스위칭 신호에 응답하여 상기 출력 단자를 상기 소정의 전압으로 리셋하도록 구성된 리셋 스테이지; 및
    상기 복수의 스위칭 신호들 중 제3 스위칭 신호에 응답하여 상기 출력 단자를 충전하도록 구성된 전류 소스 스테이지를 포함하는 연산 증폭 회로.
  3. 제 2 항에 있어서,
    상기 스위치 스테이지가 상기 제1 스위칭 신호들에 응답하여 상기 입력 스테이지 및 상기 출력 스테이지를 분리하고, 상기 리셋 스테이지가 상기 제2 스위칭 신호에 응답하여 상기 출력 스테이지와 연결되고, 상기 전류 소스 스테이지가 상기 제3 스위칭 신호에 응답하여 상기 출력 스테이지와 분리됨으로써, 상기 출력 단자가 상기 소정의 전압으로 리셋되는 연산 증폭 회로.
  4. 제 2 항에 있어서,
    상기 스위치 스테이지가 상기 제1 스위칭 신호들에 응답하여 상기 입력 스테이지 및 상기 출력 스테이지를 분리하고, 상기 리셋 스테이지가 상기 제2 스위칭 신호에 응답하여 상기 출력 스테이지와 분리되고, 상기 전류 소스 스테이지가 상기 제3 스위칭 신호에 응답하여 상기 출력 스테이지와 연결됨으로써, 상기 출력 단자가 충전되는 연산 증폭 회로.
  5. 제 2 항에 있어서,
    상기 스위치 스테이지가 상기 제1 스위칭 신호들에 응답하여 상기 입력 스테이지 및 상기 출력 스테이지를 연결하고, 상기 리셋 스테이지가 상기 제2 스위칭 신호에 응답하여 상기 출력 스테이지와 분리되고, 상기 전류 소스 스테이지가 상기 제3 스위칭 신호에 응답하여 상기 출력 스테이지와 분리됨으로써, 상기 출력 단자를 통해 상기 제1 입력 단자를 통해 제공되는 상기 신호의 상기 증폭된 신호가 출력되는 연산 증폭 회로.
  6. 제 2 항에 있어서,
    상기 비교 전압은 상기 입력 스테이지로부터 출력되도록 구성된 연산 증폭 회로.
  7. 제 2 항에 있어서,
    상기 스위치 스테이지는 상기 제1 스위칭 신호들에 응답하여 상기 입력 스테이지 및 상기 출력 스테이지 사이를 스위칭하도록 구성된 제1 내지 제4 스위치들을 포함하는 연산 증폭 회로.
  8. 제 2 항에 있어서,
    상기 출력 스테이지는 상기 출력 단자와 접지 전압 사이에 연결된 제1 트랜지스터를 포함하고,
    상기 리셋 스테이지는 상기 제2 스위칭 신호에 응답하여 상기 제1 트랜지스터의 게이트 및 전원 전압 사이를 스위칭하도록 구성된 리셋 스위치를 포함하고,
    상기 전류 소스 스테이지는
    상기 출력 단자 및 전원 전압 사이에 연결된 전류 소스; 및
    상기 출력 단자 및 상기 전류 소스 사이를 스위칭하도록 구성된 충전 스위치를 포함하는 연산 증폭 회로.
  9. 제 1 항에 있어서,
    상기 출력 단자에 부하가 연결된 경우 상기 비교 전압은 제1 레벨이고, 상기 출력 단자에 상기 부하가 연결되지 않은 경우 상기 비교 전압은 상기 제1 레벨과 다른 제2 레벨인 연산 증폭 회로.
  10. 제 1 항에 있어서,
    상기 제어 회로는 상기 비교 전압을 기반으로 상기 연산 증폭기를 선택적으로 활성화 또는 비활성화시키도록 구성된 연산 증폭 회로.
  11. 제어 회로;
    상기 제어 회로의 제어에 따라, 각각이 출력 단자의 전압을 소정의 전압으로 리셋하고, 상기 리셋된 출력 단자의 전압을 충전하고, 상기 출력 단자의 전압을 기준 전압과 비교하여 비교 전압을 출력하도록 구성된 복수의 연산 증폭기들; 및
    상기 복수의 연산 증폭기들 각각의 비교 전압에 대한 정보를 저장하도록 구성된 저장 회로를 포함하고,
    상기 제어 회로는 상기 저장 회로에 저장된 상기 정보를 기반으로 상기 복수의 연산 증폭기들 중 일부 연산 증폭기들을 활성화하고, 나머지 연산 증폭기들을 비활성화하도록 구성된 데이터 구동 회로.
  12. 제 11 항에 있어서,
    상기 활성화된 연산 증폭기들의 각각의 출력 단자들은 데이터 라인을 통해 외부 픽셀들과 연결되고,
    상기 비활성화된 연산 증폭기들의 각각의 출력 단자들은 상기 데이터 라인과 연결되지 않는 데이터 구동 회로.
  13. 제 11 항에 있어서,
    상기 비활성화된 연산 증폭기들 각각의 출력 단자들은 하이-임피던스 상태인 데이터 구동 회로.
  14. 제 11 항에 있어서,
    상기 복수의 연산 증폭기들 각각으로 기준 전압 및 대응하는 데이터 신호를 제공하도록 구성된 기준 전압 및 데이터 신호 발생기를 더 포함하는 데이터 구동 회로.
  15. 제 14 항에 있어서,
    상기 활성화된 연산 증폭기들 각각은 상기 기준 전압 및 데이터 신호 발생기로부터 상기 대응하는 데이터 신호를 수신하고, 상기 대응하는 데이터 신호를 증폭하여 상기 출력 단자를 통해 출력하도록 구성된 데이터 구동 회로.
  16. 연산 증폭기 및 제어 회로를 포함하는 연산 증폭 회로의 동작 방법에 있어서,
    상기 연산 증폭기의 출력 단자의 전압을 소정의 전압으로 리셋하는 단계;
    상기 출력 단자로 전류 소스를 제공하여 상기 출력 단자를 충전하는 단계;
    상기 출력 단자의 제1 충전 전압을 상기 연산 증폭기의 입력 단자를 통해 제공되는 제1 기준 전압과 비교하여 제1 비교 전압을 출력하는 단계; 및
    상기 제1 비교 전압을 기반으로 상기 연산 증폭기를 선택적으로 활성화 또는 비활성화 시키는 단계를 포함하는 동작 방법.
  17. 제 16 항에 있어서,
    상기 출력 단자에 부하가 연결된 경우, 상기 제1 비교 전압은 제1 레벨이고, 상기 출력 단자에 부하가 연결되지 않은 경우, 상기 제1 비교 전압은 상기 제1 레벨과 다른 제2 레벨인 동작 방법.
  18. 제 17 항에 있어서,
    상기 부하는 외부 표시 장치의 데이터 라인 또는 픽셀인 동작 방법.
  19. 제 17 항에 있어서,
    상기 제1 비교 전압이 상기 제1 레벨인 경우, 상기 연산 증폭기를 활성화시키고, 상기 제1 비교 전압이 상기 제2 레벨인 경우, 상기 연산 증폭기를 비활성화시키는 동작 방법.
  20. 제 16 항에 있어서,
    상기 활성화된 연산 증폭기는 외부로부터의 신호를 증폭하여 상기 출력 단자를 통해 출력하는 동작 방법.

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