KR102527995B1 - 단락 검사 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

단락 검사 회로는 데이터 라인의 제1 부분과 제2 부분 사이를 연결하고, 제1 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 제1 전압 소스와 제1 노드 사이에 연결되고, 게이트 전극으로 단락 검사 신호(short test signal)를 수신하는 제2 트랜지스터; 데이터 라인의 제2 부분에 포함되는 제2 노드와 제3 노드 사이에 연결되고, 게이트 전극으로 단락 검사 신호를 수신하는 제3 트랜지스터; 제2 전압 소스와 제1 노드 사이에 연결되고, 제3 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및 제1 노드와 제3 전압 소스 사이에 연결되고, 제3 트랜지스터의 게이트 전극과 공통으로 제3 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함한다.

Description

단락 검사 회로 및 이를 포함하는 표시 장치{SHORT DETECTOR CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 배선의 단락 여부를 검사하는 단락 검사 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치에 포함되는 화소들은 데이터 구동부로부터 공급되는 데이터 전압의 크기에 기초하여 소정의 휘도로 발광한다. 데이터 전압은 복수의 데이터 라인들을 통해 화소들에 공급될 수 있다.
한편, 최근 표시 장치의 고해상도화가 진행됨에 따라 화소의 집적도가 크게 증가하고 있다. 따라서, 각종 도전 라인, 패턴들이 좁은 공간에 밀집됨으로써 이들의 단락 등으로 인한 불량 가능성이 증가된다.
예를 들어, 데이터 라인이 단락되는 경우, 과전류가 생성되고, 이로 인해 표시 패널 내부의 회로가 손상될 수 있다.
본 발명의 일 목적은 데이터 라인의 단락을 검출하여 화소로의 데이터 전압 공급을 차단하는 단락 검사 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 단락 검사 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 단락 검사 회로는 데이터 라인의 제1 부분과 제2 부분 사이를 연결하고, 제1 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 단락 검사 신호(short test signal)를 수신하는 제2 트랜지스터; 상기 데이터 라인의 상기 제2 부분에 포함되는 제2 노드와 제3 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제3 트랜지스터; 제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및 상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 제3 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 단락 검사 신호에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다.
일 실시예에 의하면, 상기 단락 검사 신호의 인에이블 구간에서 상기 제3 트랜지스터가 턴 온되고, 상기 제2 트랜지스터가 턴-오프 상태를 가질 수 있다.
일 실시예에 의하면, 상기 단락 검사 신호의 디스에이블 구간에서 상기 제2 트랜지스터 및 상기 제1 트랜지스터가 턴 온 상태를 갖고, 상기 제3 트랜지스터가 턴 오프 상태를 가질 수 있다.
일 실시예에 의하면, 상기 제1 전압 소스의 전압은 상기 제1 트랜지스터를 턴 온시킬 수 있는 전압에 상응할 수 있다.
일 실시예에 의하면, 상기 단락 검사 신호의 디스에이블 구간에서 상기 데이터 라인의 상기 제1 부분과 상기 제2 부분이 서로 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 상기 제3 노드의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 서로 동일한 타입일 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터가 턴 온되는 경우, 상기 제1 트랜지스터가 턴 오프되어 상기 데이터 라인이 개방(open)될 수 있다.
일 실시예에 의하면, 상기 제2 전압 소스의 전압은 상기 제1 트랜지스터를 턴 오프시키기 위한 전압 레벨에 상응할 수 있다.
일 실시예에 의하면, 상기 제5 트랜지스터가 턴 온되는 경우, 상기 제1 트랜지스터가 턴 온되어 상기 데이터 라인의 상기 제1 부분과 상기 제2 부분이 서로 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제3 전압 소스의 전압은 상기 제1 트랜지스터를 턴 온시키기 위한 전압 레벨에 상응할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 복수의 주사 라인들 및 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널; 상기 주사 라인들에 각각 주사 신호를 공급하는 주사 구동부; 상기 데이터 라인들에 각각 데이터 전압을 공급하는 데이터 구동부; 상기 데이터 라인들 중 검사 대상 데이터 라인의 제1 부분과 제2 부분 사이를 연결하도록 배치되고, 단락 검사 신호(short test signal)에 기초하여 상기 검사 대상 데이터 라인의 단락을 검출하는 단락 검사 회로; 및 상기 주사 구동부, 상기 데이터 구동부 및 상기 단락 검사 회로의 구동을 제어하는 타이밍 제어부를 포함하며; 상기 단락 검사 회로는, 상기 검사 대상 데이터 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하고, 제1 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제2 트랜지스터; 상기 검사 대상 데이터 라인의 상기 제2 부분에 포함되는 제2 노드와 제3 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제3 트랜지스터; 제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및 상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 제3 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
삭제
일 실시예에 의하면, 상기 검사 대상 데이터 라인 및 상기 검사 대상 데이터 라인에 연결되는 상기 단락 검사 회로는 상기 데이터 라인들 중 기 설정된 일부에 대응할 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 단락 검사 신호에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입이고, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 상기 제3 노드의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입이며, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 서로 동일한 타입일 수 있다.
일 실시예에 의하면, 상기 표시 패널은 상기 화소들이 배치되는 표시 영역과 상기 표시 영역 외곽의 상기 데이터 구동부 및 상기 주사 구동부가 배치되는 주변 영역을 포함할 수 있다. 상기 단락 검사 회로는 상기 표시 패널 상의 상기 표시 영역과 상기 데이터 구동부 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 단락 검사 회로는 상기 데이터 구동부 내부에 집적될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 복수의 주사 라인들 및 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널; 상기 주사 라인들에 각각 주사 신호를 공급하는 주사 구동부; 상기 데이터 라인들에 각각 데이터 전압을 공급하는 데이터 구동부; 상기 데이터 라인들 중 검사 대상 데이터 라인의 제1 부분과 제2 부분 사이를 연결하도록 배치되고, 단락 검사 신호(short test signal)에 기초하여 상기 검사 대상 데이터 라인의 단락을 검출하는 단락 검사 회로; 및 상기 주사 구동부, 상기 데이터 구동부 및 상기 단락 검사 회로의 구동을 제어하는 타이밍 제어부를 포함하며; 상기 단락 검사 회로는, 복수의 검사 대상 데이터 라인들 각각의 상기 제1 부분과 상기 제2 부분 사이를 연결하고, 제1 노드의 전압에 기초하여 공통으로 제어되는 복수의 제1 트랜지스터들; 제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 표시 구동 신호를 수신하여 상기 제1 트랜지스터들을 모두 턴 온시키는 제2 트랜지스터; 상기 검사 대상 데이터 라인들 각각의 상기 제2 부분과 공통 노드 사이에 연결되고, 게이트 전극으로 각각 상기 단락 검사 신호를 수신하는 복수의 제3 트랜지스터들; 제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 공통 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및 상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 공통 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 단락 검사를 수행하는 검출 구간 동안 상기 제2 트랜지스터는 턴 오프 상태를 유지하고, 상기 제3 트랜지스터들은 순차적으로 턴 온될 수 있다.
본 발명의 실시예들에 따른 단락 검사 회로 및 이를 포함하는 표시 장치는 간단한 트랜지스터 연결 구성 및 하나의 단락 검사 신호를 이용한 간단한 제어를 통해 데이터 라인들의 단락 등의 불량을 검출하고, 해당 데이터 라인에 대한 전기적 연결을 끊을 수 있다. 따라서, 비용 부담이 적은 비교적 간단한 구성으로 과전류 발생으로 인한 표시 패널의 손상, 표시 불량 및 표시 장치의 오작동을 예방할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 단락 검사 회로를 나타내는 회로도이다.
도 3은 도 2의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이다.
도 4a는 내지 도 4c는 도 3의 단락 검사 회로의 동작의 일 예들을 나타내는 도면들이다.
도 5는 도 2의 단락 검사 회로의 배치의 일 예를 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 단락 검사 회로를 나타내는 회로도이다.
도 7은 도 6의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이다.
도 8은 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
도 9는 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
도 10은 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
도 11는 도 9 및 도 10의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
표시 장치(1000)는 단락 검사 회로(100), 표시 패널(200), 주사 구동부(300), 데이터 구동부(400) 및 타이밍 제어부(500)를 포함할 수 있다.
표시 장치(1000)는 유기 발광 표시 장치, 액정 표시 장치 등으로 구현될 수 있다. 표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시 패널(200)은 복수의 주사 라인들(SL1 내지 SLn) 및 복수의 데이터 라인들(DL1 내지 DLm)을 포함하고, 주사 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)이 서로 교차하는 부분에 연결되는 복수의 화소(P)들을 포함할 수 있다. (단, n, m은 1보다 큰 정수) 화소(P)들은 표시 패널의 표시 영역에 매트릭스 형태로 배치될 수 있다.
주사 구동부(300), 데이터 구동부(400) 및 타이밍 제어부(500)는 표시 패널(200)의 표시 영역 외곽의 주변 영역에 배치될 수 있다.
주사 구동부(300)는 타이밍 제어부(500)로부터 제공되는 주사 제어 신호(SFLM)에 기초하여 주사 라인들(SL1 내지 SLn)에 주사 신호를 인가할 수 있다. 일 실시예에서, 주사 구동부(300)는 표시 패널(200)의 주변 영역 상에 집적되거나, 주변 영역 상에 구동 칩 형태로 실장될 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제공되는 데이터 제어 신호(DCS) 및 영상 데이터(RGB)에 기초하여 데이터 라인들(DL1 내지 DLm)에 데이터 전압을 인가할 수 있다. 데이터 구동부(400)는 표시 패널(200)의 주변 영역에 부착(실장)되는 구동 칩 등에 집적되거나, 표시 패널(200)의 주변 영역 상에 직접 배치될 수 있다.
단락 검사 회로(100)는 데이터 라인들(DL1 내지 DLm) 중 검사 대상 데이터 라인의 제1 부분과 제2 부분 사이를 연결하도록 배치될 수 있다. 단락 검사 회로(100)는 단락 검사 신호(ST_EN)에 기초하여 검사 대상 데이터 라인의 단락 여부를 검출할 수 있다. 여기서, 검사 대상 데이터 라인이 단락된 것으로 판단되면, 단락 검사 회로(100)는 해당 검사 대상 데이터 라인을 플로팅시키고, 해당 검사 대상 데이터 라인과 이에 대응하는 화소(P)들 사이의 전기적 연결을 차단시킬 수 있다. 한편, 검사 대상 데이터 라인은 데이터 라인들(DL1 내지 DLm) 중 단락 검사 회로(100)가 연결되는 것에 해당된다. 예를 들어, 전체 데이터 라인들(DL1 내지 DLm) 각각에 단락 검사 회로(100)가 연결된다면, 전체 데이터 라인들(DL1 내지 DLm)이 검사 대상 데이터 라인들에 상응할 수 있다. 다만, 이는 예시적인 것으로서, 검사 대상 데이터 라인은 데이터 라인들(DL1 내지 DLm) 중 일부만에 대응할 수도 있다. 예를 들어, 검사 대상 데이터 라인들은 소정의 간격마다 배치된 데이터 라인들에 대응할 수 있다.
일 실시예에서, 개별 검사 대상 데이터 라인들마다 각각의 단락 검사 회로가 연결될 수 있다. 이 경우, 검사 대상 데이터 라인들 각각에 대한 개별적인 데이터 전압 공급 차단이 가능하다.
다른 실시예에서, 복수의 검사 대상 데이터 라인들이 단락 검사 회로들의 일부 구성을 공유할 수 있다. 이 경우, 단락 검사 회로(100)가 표시 패널 내에서 차지하는 공간이 절약될 수 있다.
일 실시예에서, 표시 패널(200)이 영상을 표시하는 영상 표시 구간에서는 단락 검사 신호(ST_EN)가 디스에이블(비활성화)될 수 있다. 영상 표시 구간에서 검사 대상 데이터 라인들 각각의 제1 부분 및 제2 부분은 전기적으로 연결될 수 있다. 따라서, 화소(P)들에 데이터 전압이 공급될 수 있다.
데이터 라인들(DL1 내지 DLm)(또는 검사 대상 데이터 라인들)의 단락을 검출하는 검출 구간에서는 데이터 구동부(400)로부터 출력되는 데이터 전압을 이용하여 검사 대상 데이터 라인들의 단락 여부를 검출할 수 있다. 검사 대상 데이터 라인이 단락된 것으로 판단되는 경우, 해당 검사 대상 데이터 라인은 플로팅되고, 해당 검사 대상 데이터 라인과 화소(P)들 사이의 전기적 연결이 차단될 수 있다.
일 실시예에서, 단락 검사 신호(ST_EN)는 타이밍 제어부(500) 또는 외부의 제어 블록 등을 통해 공급될 수 있다.
일 실시예에서, 단락 검사 회로(100)는 표시 패널(200) 상의 표시 영역과 데이터 구동부(400) 사이의 주변 영역에 배치될 수 있다. 다른 실시예에서, 단락 검사 회로(100)는 데이터 구동부(400) 내부에 집적될 수도 있다. 예를 들어, 단락 검사 회로(100)는 데이터 구동부(400)의 출력단에 연결되어 배치될 수 있다.
단락 검사 회로(100)의 구체적인 구성 및 동작과 관련된 실시예들에 대해서는 도 2 이하를 참조하여 상술하기로 한다.
타이밍 제어부(500)는 외부의 그래픽 컨트롤러(도시되지 않음)로부터 RGB 화상 신호, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 수신하고, 이러한 신호들에 기초하여 단락 검사 신호(ST_EN), 주사 제어 신호(SFLM), 데이터 제어 신호(DCS) 및 RGB 화상 신호에 상응하는 영상 데이터(RGB)를 생성할 수 있다. 타이밍 제어부(500)는 주사 제어 신호(SFLM)를 주사 구동부(300)에 제공하고, 영상 데이터(RGB) 및 데이터 제어 신호(DCS)를 데이터 구동부(400)에 제공하고, 단락 검사 신호(ST_EN)를 단락 검사 회로(100)에 제공할 수 있다. 일 실시예에서, 타이밍 제어부(500)는 데이터 구동부(400)와 같이 하나의 구동 칩 내에 집적될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(1000)는 데이터 라인들(DL1 내지 DLm)의 단락 등의 불량을 검출하여 해당 데이터 라인에 대한 전기적 연결을 끊는 단락 검사 회로(100)를 포함함으로써 과전류 발생으로 인한 표시 패널(200)의 손상 및 표시 장치(1000)의 고장을 예방할 수 있다.
도 2는 본 발명의 실시예들에 따른 단락 검사 회로를 나타내는 회로도이다.
도 2를 참조하면, 단락 검사 회로(100)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)를 포함할 수 있다.
일 실시예에서, 제1 내지 제5 트랜지스터들(M1 내지 M5)은 각각 산화물 박막 트랜지스터, 저온 폴리 실리콘(Low Temperature Poly-silicon; LTPS) 박막 트랜지스터 및 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터 중 하나로 구현될 수 있다.
제1 트랜지스터(M1)는 데이터 라인(DL)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있다. 예를 들어, 제1 트랜지스터(M1)의 제1 전극은 데이터 라인(DL)의 제1 부분(P1)에 접속되고, 제1 트랜지스터(M2)의 제2 전극은 데이터 라인(DL)의 제2 부분(P2)에 접속될 수 있다.
제1 트랜지스터(M1)는 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극으로 제1 전원 소스(V1)의 전압, 제2 전원 소스(V2)의 전압 및 제3 전원 소스(V3)의 전압 중 하나가 공급될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 스위칭이 제어된다.
제1 트랜지스터(M1)는 데이터 구동부(400)로부터 공급되는 데이터 전압(VDATA)을 제2 노드(N2)로 전달하거나, 데이터 전압(VDATA)의 공급을 차단할 수 있다. 제1 트랜지스터(M1)가 턴 오프 되면, 데이터 라인(DL)의 제1 부분(P1)과 제2 부분(P2) 사이의 접속이 끊어진다. 따라서, 데이터 전압(VDATA)의 공급이 차단될 수 있다.
제2 트랜지스터(M2)는 제1 전압 소스(V1)와 제1 노드(N1) 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(M2)의 제1 전극이 제1 전압 소스(V1)에 접속되고, 제2트랜지스터(M2)의 제2 전극이 제1 노드(N1)에 접속될 수 있다.
제2 트랜지스터(M2)는 단락 검사 신호(ST_EN)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 단락 검사 신호(ST_EN)의 레벨에 기초하여 제1 전압 소스(V1)의 전압을 제1 노드에 전달할 수 있다. 일 실시예에서, 제1 전압 소스(V1)는 직류 전압을 출력할 수 있고, 제1 전압 소스(V1)의 전압 레벨은 제1 트랜지스터(M1)을 완전히 턴 온시킬 수 있는 전압에 상응할 수 있다. 예를 들어, 제1 트랜지스터(M1)가 피모스(P-channel Metal Oxide Semiconductor; PMOS) 트랜지스터인 경우, 제1 전압 소스(V1)는 피모스 트랜지스터를 완전히 턴 온시킬 수 있는 정도로 충분히 낮은 전압일 수 있다. 일례로, 제2 트랜지스터(M2)는 피모스 트랜지스터이고, 제1 전압 소스(V1)는 화소에 포함되는 구동 트랜지스터를 초기화하는 초기화 전원 소스에 대응할 수 있다.
제2 트랜지스터(M2)가 턴 온되면, 제1 트랜지스터(M1)가 턴 오프되어 데이터 전압(VDATA)가 제2 노드(N2)로 공급될 수 있다.
제3 트랜지스터(M3)는 데이터 라인(DL)의 제2 부분(P2)에 포함되는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(M3)의 제1 전극이 제2 노드(N2)에 접속되고, 제3 트랜지스터(M3)의 제2 전극이 제3 노드(N3)에 접속될 수 있다.
제3 트랜지스터(M3)는 단락 검사 신호(ST_EN)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 단락 검사 신호(ST_EN)의 레벨에 기초하여 제2 노드(N2)의 전압(예를 들어, 데이터 전압(VDATA))을 제3 노드(N3)에 전달할 수 있다. 일 실시예에서, 데이터 전압(VDATA)은 약 2V 내지 약 5.5V의 값을 가질 수 있다. 예를 들어, 블랙 영상에 대응하는 데이터 전압(VDATA)은 약 2V이고, 화이트 영상에 대응하는 데이터 전압(VDATA)은 약 5.5V일 수 있다. 다만, 이는 예시적인 것으로서, 데이터 전압(VDATA)의 범위가 이에 한정되는 것은 아니다. 예를 들어, 데이터 전압(VDATA)의 범위는 음의 전압 범위를 가질 수도 있다.
데이터 라인(DL)이 단락되지 않았다면, 데이터 전압(VDATA)이 큰 변화 없이 제3 노드(N3)로 전달될 수 있다. 그러나, 데이터 라인(DL)이 단락된 경우, 제2 노드(N2)의 전압 및 제3 노드(N3)의 전압은 접지 레벨로 떨어질 수 있다.
제2 트랜지스터(M2)와 제3 트랜지스터(M3)는 단락 검사 신호(ST_EN)에 의해 공통으로 제어될 수 있다. 즉, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)는 단락 검사 신호(ST_EN)에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다. 예를 들어, 제2 트랜지스터(M2)가 피모스 트랜지스터이고, 제3 트랜지스터(M3)가 엔모스(N-channel Metal Oxide Semiconductor; NMOS) 트랜지스터일 수 있다. 이에 따라, 제2 트랜지스터(M2)가 턴 온되는 경우, 제3 트랜지스터(M3)는 턴-오프 상태를 가지며, 제3 트랜지스터(M3)가 턴 온되는 경우, 제2 트랜지스터(M2)가 턴-오프 상태를 가질 수 있다.
다만, 이는 예시적인 것으로서, 제2 및 제3 트랜지스터들(M2, M3)의 타입이 이에 한정되는 것은 아니다. 예를 들어, 제2 트랜지스터(M2)가 엔모스 트랜지스터이고, 제3 트랜지스터(M3)가 피모스 트랜지스터일 수 있다. 또한, 제2 및 제3 트랜지스터들(M2, M3)이 동일한 타입의 트랜지스터일 수 있으며, 이 경우, 각각의 게이트 전극들에는 서로 반대 파형의 제어 신호들이 각각 인가될 수 있다.
제4 트랜지스터(M4)는 제2 전압 소스(V2)와 제1 노드(N1) 사이에 연결될 수 있다. 예를 들어, 제4 트랜지스터(M4)의 제1 전극은 제2 전압 소스(V2)에 접속되고, 제4 트랜지스터(M4)의 제2 전극은 제1 노드(N1)에 접속될 수 있다.
제4 트랜지스터(M4)는 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(M4)는 제3 노드(N3)의 전압에 기초하여 제2 전압 소스(V2)의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1)의 게이트 전극으로 전달할 수 있다. 일 실시예에서, 제2 전압 소스(V2)는 직류 전압을 출력할 수 있고, 제2 전압 소스(V2)의 전압 레벨은 제1 트랜지스터(M1)을 완전히 턴 오프시킬 수 있는 전압에 상응할 수 있다. 예를 들어, 제1 트랜지스터(M1)가 피모스 트랜지스터인 경우, 제2 전압 소스(V2)는 피모스 트랜지스터를 완전히 턴 오프시킬 수 있는 정도로 충분히 높은 전압일 수 있다. 일례로, 제4 트랜지스터(M4)는 피모스 트랜지스터이고, 제2 전압 소스(V2)는 화소에 제공되는 구동 전압(ELVDD 전압, 약 5V) 전원 소스에 대응할 수 있다.
제4 트랜지스터(M4)가 턴 온되면, 제1 트랜지스터(M1)가 턴 오프되어 화소로의 데이터 전압(VDATA)의 공급이 차단될 수 있다.
제5 트랜지스터(M5)는 제1 노드(N1)와 제3 전압 소스(V3) 사이에 연결될 수 있다. 예를 들어, 제5 트랜지스터(M5)의 제1 전극이 제3 전압 소스(V3)에 접속되고, 제5 트랜지스터(M5)의 제2 전극이 제1 노드(N1)에 접속될 수 있다.
제5 트랜지스터(M5)는 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 즉, 제5 트랜지스터(M5)의 게이트 전극과 제4 트랜지스터(M4)의 게이트 전극은 제3 노드(N3)에 공통으로 연결되며, 제3 노드(N3)의 전압에 의해 공통으로 제어될 수 있다.
제5 트랜지스터(M5)는 제3 노드(N3)의 전압에 기초하여 제3 전압 소스(V3)의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1)의 게이트 전극으로 전달할 수 있다. 일 실시예에서, 제3 전압 소스(V3)는 직류 전압을 출력할 수 있고, 제3 전압 소스(V3)의 전압 레벨은 제1 트랜지스터(M1)을 완전히 턴 온시킬 수 있는 전압에 상응할 수 있다. 예를 들어, 제1 트랜지스터(M1)가 피모스 트랜지스터인 경우, 제3 전압 소스(V3)는 피모스 트랜지스터를 완전히 턴 오프시킬 수 있는 정도로 충분히 낮은 전압일 수 있다. 일례로, 제5 트랜지스터(M5)는 엔모스 트랜지스터이고, 제3 전압 소스(V3)는 접지에 상응할 수 있다.
제5 트랜지스터(M5)가 턴 온되면, 제1 트랜지스터(M1)가 턴 온되어 화소로 데이터 전압(VDATA)의 공급되거나, 제2 노드(N2)를 통해 제3 노드(N3)로 데이터 전압(VDATA)의 공급될 수 있다.
제4 트랜지스터(M4)와 제5 트랜지스터(M5)는 제3 노드(N3)의 전압에 의해 공통으로 제어될 수 있다. 즉, 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)는 제3 노드(N3)의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다. 예를 들어, 제4 트랜지스터(M4)가 피모스 트랜지스터이고, 제5 트랜지스터(M5)가 엔모스 트랜지스터일 수 있다. 이에 따라, 제4 트랜지스터(M4)가 턴 온되는 경우, 제5 트랜지스터(M5)는 턴-오프 상태를 가지며, 제5 트랜지스터(M5)가 턴 온되는 경우, 제4 트랜지스터(M4)가 턴-오프 상태를 가질 수 있다.
다만, 이는 예시적인 것으로서, 제4 및 제5 트랜지스터들(M4, M5)의 타입이 이에 한정되는 것은 아니다. 예를 들어, 제4 트랜지스터(M4)가 엔모스 트랜지스터이고, 제5 트랜지스터(M5)가 피모스 트랜지스터일 수 있다.
또한, 일 실시예에서, 제1 트랜지스터(M1)와 제4 트랜지스터(M4)는 서로 동일한 타입의 트랜지스터일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 단락 검사 회로(100)는 간단한 트랜지스터 연결 구성 및 단락 검사 신호(ST_EN)를 이용한 간단한 제어를 통해 데이터 라인들의 단락 등의 불량을 검출하고, 해당 데이터 라인에 대한 전기적 연결을 끊을 수 있다. 따라서, 비용 부담이 적은 비교적 간단한 구성으로 과전류 발생으로 인한 표시 패널의 손상, 표시 불량 및 표시 장치의 오작동을 예방할 수 있다.
도 3은 도 2의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이고, 도 4a는 내지 도 4c는 도 3의 단락 검사 회로의 동작의 일 예들을 나타내는 도면들이다.
도 2 내지 도 4c를 참조하면, 단락 검사 회로(100)는 단락 검사 신호(ST_EN)에 응답하여 데이터 라인(DL)의 단락 검사를 수행할 수 있다.
일 실시예에서, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)는 피모스 트랜지스터들이고, 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)는 엔모스 트랜지스터들일 수 있다. 단락 검사 신호(ST_EN)는 검출 구간(DP) 동안 인에이블될 수 있다. 예를 들어, 단락 검사 신호(ST_EN)는 검출 구간(DP) 동안 논리 하이 레벨을 갖고, 그 이외의 구간(예를 들어, P1 및 P2 구간들)에서 논리 로우 레벨을 가질 수 있다.
단락 검사 신호(ST_EN)의 인에이블 구간은 검출 구간(DP)에 대응하고, 단락 검사 신호(ST_EN)의 디스에이블 구간은 표시 구동 구간(P1, P2)에 대응할 수 있다. 검출 구간(DP) 동안 데이터 라인(DL)에 대한 쇼트 검사가 수행될 수 있다.
검출 구간(DP) 전의 표시 구동 구간인 제1 구간(P1) 동안 단락 검사 신호(ST_EN)는 논리 로우 레벨로 출력될 수 있다. 도 4a는 제1 구간(P1)에서의 단락 검사 회로의 동작을 보여준다. 도 4a에 도시된 바와 같이, 논리 로우 레벨의 단락 검사 신호(ST_EN)에 응답하여 제2 트랜지스터(M2)가 턴 온되고, 제3 트랜지스터(M3)가 턴 오프될 수 있다.
턴 온된 제2 트랜지스터(M2)를 통해 제1 전압 소스(V1)의 전압이 제1 트랜지스터(M1)의 게이트 전극에 공급되고, 제1 트랜지스터(M1)가 턴 온될 수 있다. 여기서, 제1 전압 소스(V1)는 제1 트랜지스터(M1)를 완전히 턴 온시킬 수 있는 정도로 충분히 낮은 전압일 수 있다. 이에 따라, 데이터 전압(VDATA)이 데이터 라인(DL)을 통해 화소에 공급될 수 있다.
이 후, 검출 구간(ST_EN) 동안 단락 검사 신호(ST_EN)이 인에이블되어 논리 하이 레벨을 가질 수 있다. 도 4b는 검출 구간(DP)에서의 단락 검사 회로(100)의 일 동작을 보여준다. 구체적으로, 도 4b는 데이터 라인(DL)이 정상적으로 연결된 경우의 단락 검사 회로(100)의 동작이다.
도 4b에 도시된 바와 같이, 제1 트랜지스터(M1)가 턴 온된 상태에서, 논리 로우 레벨의 단락 검사 신호(ST_EN)에 응답하여 제3 트랜지스터(M3)가 턴 온되고, 제2 트랜지스터(M2)가 턴 오프될 수 있다.
턴 온된 제3 트랜지스터(M3)를 통해 데이터 전압(VDATA)이 제3 노드(N3)에 공급될 수 있다. 정상적인 데이터 전압(VDATA)이 제3 노드(N3)로 전달된 경우, 제5 트랜지스터(M5)가 턴 온되고, 제4 트랜지스터(M4)가 턴 오프될 수 있다. 따라서, 제3 전압 소스(V3)의 전압이 제1 트랜지스터(M1)의 게이트 전극에 공급되고, 제1 트랜지스터(M1)가 턴 온 상태를 유지할 수 있다. 여기서, 제3 전압 소스(V3)는 제1 트랜지스터(M1)를 완전히 턴 온시킬 수 있는 정도로 충분히 낮은 전압일 수 있다. 예를 들어, 제3 전압 소스(V3)는 접지 전압이거나, 제1 전압 소스(V1)와 동일할 수 있다.
이 경우, 단락 감지 회로(100)는 데이터 라인(DL)이 정상 연결된 것으로 판단할 수 있다. 이에 따라, 표시 구동 구간인 제2 구간(P2)에서 데이터 전압(VDATA)이 데이터 라인(DL)을 통해 화소에 공급될 수 있다.
도 4c는 검출 구간(DP)에서의 단락 검사 회로(100)의 다른 동작을 보여준다. 구체적으로, 도 4c는 데이터 라인(DL)이 다른 배선과 단락된 경우의 단락 검사 회로(100)의 동작이다.
데이터 라인(DL)이 단락된 경우, 제2 노드(N2)를 통해 제3 노드(N3)로 전달되는 전압은 접지 전압으로 변할 수 있다. 따라서, 도 4c에 도시된 바와 같이, 피모스 트랜지스터인 제4 트랜지스터(M4)가 턴 온되고, 엔모스 트랜지스터인 제5 트랜지스터(M5)가 턴 오프될 수 있다. 이에 따라, 제2 전압 소스(V2)의 전압이 제1 트랜지스터(M1)의 게이트 전극에 공급되고, 제1 트랜지스터(M1)가 턴 오프될 수 있다. 여기서, 제2 전압 소스(V2)는 제1 트랜지스터(M1)를 완전히 턴 오프시킬 수 있는 정도로 충분히 높은 전압일 수 있다. 예를 들어, 제2 전압 소스(V2)는 화소의 고전위 구동 전압(ELVDD 전압)일 수 있다. 이에 따라, 데이터 라인(DL)의 제1 부분(P1)과 제2 부분(P2) 사이의 전기적 연결이 끊어지고, 화소로의 데이터 전압(VDATA)의 공급이 중단될 수 있다.
이 경우, 단락 감지 회로(100)는 데이터 라인(DL)이 단락된 것으로 판단할 수 있다. 이에 따라, 이후 표시 구동 구간에서 데이터 라인(DL)이 플로팅되고, 화소로의 데이터 전압(VDATA)의 공급이 차단될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 단락 검사 회로(100)는 간단한 트랜지스터 연결 구성 및 단락 검사 신호(ST_EN)를 이용한 간단한 제어를 통해 데이터 라인들의 단락 등의 불량을 검출하고, 해당 데이터 라인에 대한 전기적 연결을 끊을 수 있다. 따라서, 비용 부담이 적은 비교적 간단한 구성으로 과전류 발생으로 인한 표시 패널의 손상, 표시 불량 및 표시 장치의 오작동을 예방할 수 있다.
도 5는 도 2의 단락 검사 회로의 배치의 일 예를 나타내는 도면이다.
본 실시예에 따른 단락 검사 회로는 단락 검사 회로의 배치 구성을 제외하면 도 2에 따른 단락 검사 회로와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 2 및 도 5를 참조하면, 단락 검사 회로(100)는 제1 내지 제5 트랜지스터들(M1 내지 M5)를 포함할 수 있다.
일 실시예에서, 단락 검사 회로(100)는 데이터 구동부(400) 내부에 배치될 수 있다. 예를 들어, 데이터 구동부(400)는 IC 형태로 구동 칩 내부에 집적될 수 있다. 단락 검사 회로(100)는 구동 칩 내부에 데이터 구동부(400)와 함께 집적될 수 있다. 예를 들어, 단락 검사 회로(100)에 포함되는 제1 트랜지스터(M1)는 구동 칩에 포함되는 데이터 구동부(400)의 출력단의 일부와 표시 패널의 팬아웃부를 연결할 수 있다.
이에 따라, 단락 검사 회로(100)가 표시 패널의 데드 스페이스를 차지하지 않아, 데드 스페이스가 줄어들 수 있다. 또는, 데이터 구동부와 표시 영역 사이의 데드 스페이스에 다른 구성이 대체될 수 있다.
도 6은 본 발명의 실시예들에 따른 단락 검사 회로를 나타내는 회로도이고, 도 7은 도 6의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이다.
본 실시예에 따른 단락 검사 회로는 제1 트랜지스터들 및 제3 트랜지스터들의 구성을 제외하면 도 2에 따른 단락 검사 회로와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 6 및 도 7을 참조하면, 단락 검사 회로(100A)는 복수의 검사 대상 데이터 라인들(DL1 내지 DLk)(단, k는 2 이상의 자연수)에 대한 단락 검사를 수행하기 위한 복수의 제1 트랜지스터들(M11 내지 M1k), 제2 트랜지스터(T2), 복수의 제3 트랜지스터들(140), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)를 포함할 수 있다.
여기서, 복수의 데이터 라인들(DL1 내지 DLk)에 대한 단락 검사를 수행하기 위해 제2 트랜지스터(M2), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 공통으로 사용될 수 있다.
제1 트랜지스터들(M11 내지 M1k)은 이에 대응하는 복수의 검사 대상 데이터 라인들(DL1 내지 DLk) 각각의 제1 부분과 제2 부분 사이를 연결할 수 있다. 제1 트랜지스터들(M11 내지 M1k)의 게이트 전극들은 제1 노드(N1)에 공통으로 연결될 수 있다. 따라서, 제1 트랜지스터들(M11 내지 M1k)은 제1 노드(N1)의 전압에 의해 공통으로 제어될 수 있다. 예를 들어, 제1 트랜지스터들(M11 내지 M1k)은 검사 대상 데이터 라인들(DL1 내지 DLk)의 연결 상태를 공통적으로 제어하는 데이터 라인 제어부(120)일 수 있다.
도 7에 도시된 바와 같이, 표시 구동 신호(DDS)는 피모스 트랜지스터에 제공되므로, 표시 구동 구간(P1, P2)에서는 논리 로우 레벨을 갖고, 검출 구간(DP)에서는 논리 하이 레벨을 가질 수 있다. 따라서, 제1 트랜지스터들(M11 내지 M1k)은 표시 구동 구간(P1, P2)에서 턴 온될 수 있고, 검출 구간(DP)에서는 턴 오프될 수 있다.
제2 트랜지스터(M2)는 제1 전압 소스(V1)와 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(M2)는 표시 구동 신호(DDS)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 단락 검사 신호(ST_EN)의 레벨에 기초하여 제1 전압 소스(V1)의 전압을 제1 노드에 전달할 수 있다. 표시 구동 신호(DDS)는 제2 트랜지스터(M2)를 턴 온시켜 제1 전압 소스(V1)의 전압을 제1 노드로 공급하기 위한 전압이다.
제3 트랜지스터들(M31 내지 M3k) 각각은 이에 대응하는 복수의 검사 대상 데이터 라인들(DL1 내지 DLk) 각각의 제2 부분에 포함되는 제2 노드들(N21 내지 N2k)과 공통 노드(N3') 사이에 연결될 수 있다. 제3 트랜지스터들(M31 내지 M3k)의 게이트 전극들은 각각 제1 내지 제k 단락 검사 신호들(ST_EN1 내지 ST_ENk)을 수신할 수 있다. 제1 내지 제k 단락 검사 신호들(ST_EN1 내지 ST_ENk)은 동시에 인에이블 되거나, 순차적으로 인에이블될 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 엔모스 트랜지스터들에 공급되는 제1 내지 제k 단락 검사 신호들(ST_EN1 내지 ST_ENk)은 검출 구간(DP)에서 순차적으로 인에이블될 수 있다. 이에 따라, 검사 대상 데이터 라인들(DL1 내지 DLk)에 대한 단락 검사가 순차적으로 진행될 수 있다. 즉, 검출 구간(DP) 동안 제2 트랜지스터(M2)는 턴 오프 상태를 유지하고, 제3 트랜지스터들(M31 내지 M3k)은 순차적으로 턴 온될 수 있다.
제3 트랜지스터들(M31 내지 M3k)의 턴 온에 의해 각각의 검사 대상 데이터 라인들(DL1 내지 DLk)로 공급되는 데이터 전압이 공통 노드(N3')로 전달될 수 있다. 즉, 제3 트랜지스터들(M31 내지 M3k)은 데이터 전압을 공통 노드(N3')로 전달하는 연결부(140)일 수 있다.
제4 및 제5 트랜지스터들(M4, M5)은 검사 대상 데이터 라인들(DL1 내지 DLk)의 단락 여부를 검출하는 검출부(160)를 구성할 수 있다. 복수의 검사 대상 데이터 라인들(DL1 내지 DLk)에 대하여 하나의 검출부(160)가 공통으로 사용될 수 있다. 검사 대상 데이터 라인들(DL1 내지 DLk) 중 적어도 하나가 단락되면, 제4 트랜지스터(M4)가 턴 온되고, 데이터 라인 제어부(120)에 포함되는 제1 트랜지스터들(M11 내지 M1k)이 모두 턴 오프될 수 있다.
이와 같이, 복수의 데이터 라인들의 단락 검사를 위해 제2, 제4 및 제5 트랜지스터들(M2, M4, M5)가 공통으로 이용됨으로써 단락 검사 회로가 차지하는 공간이 절약될 수 있다.
도 8은 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
본 실시예에 따른 단락 검사 회로는 제1, 제4 및 제5 트랜지스터들의 일부 구성을 제외하면 도 2에 따른 단락 검사 회로와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 8을 참조하면, 단락 검사 회로는 제1 트랜지스터(M1'), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4') 및 제5 트랜지스터(M5')를 포함할 수 있다.
일 실시예에서, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)는 단락 검사 신호(ST_EN)에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다. 제4 및 제5 트랜지스터들(T4, T5)은 제3 노드(N3)의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다. 제1 트랜지스터(M1)와 제4 트랜지스터(M4)는 서로 동일한 타입일 수 있다. 예를 들어, 제1, 제3 및 제4 트랜지스터들(M1', M3, M4')은 엔모스 트랜지스터이고, 제2 및 제5 트랜지스터들(M2, M5')은 피모스 트랜지스터일 수 있다.
제1 트랜지스터(M1)는 데이터 라인(DL)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(M1)는 제1 전압 소스(V1')의 전압 또는 제2 전압 소스(V2')의 전압에 기초하여 턴 온될 수 있다. 제1 트랜지스터(M1)는 제3 전압 소스(V3')의 전압에 기초하여 턴 오프될 수 있다.
제2 트랜지스터(M2)는 제1 전압 소스(V1')와 제1 노드(N1) 사이에 연결되고, 단락 검사 신호(ST_EN)를 수신하는 게이트 전극을 포함할 수 있다. 일 실시예에서, 제1 전압 소스(V1')는 직류 전압을 출력할 수 있고, 제1 전압 소스(V1')의 전압 레벨은 제1 트랜지스터(M1')을 완전히 턴 온시킬 수 있는 전압에 상응할 수 있다. 예를 들어, 제1 전압 소스(V1')는 피모스 트랜지스터를 완전히 턴 온시킬 수 있는 정도로 충분히 높은 전압(예를 들어, 화소의 구동 전압(ELVDD))일 수 있다.
제3 트랜지스터(M3)는 데이터 라인(DL)의 제2 부분(P2)에 포함되는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제3 트랜지스터(M3)는 단락 검사 신호(ST_EN)를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(M4')는 제2 전압 소스(V2')와 제1 노드(N1) 사이에 연결될 수 있다. 제4 트랜지스터(M4')는 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(M4')는 제3 노드(N3)의 전압에 기초하여 제2 전압 소스(V2')의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1)의 게이트 전극으로 전달할 수 있다. 일 실시예에서, 제4 트랜지스터(M4')는 데이터 라인(DL)이 정상적으로 연결되었을 때 턴 온될 수 있다. 따라서, 제4 트랜지스터(M4')가 턴 온되면, 제1 트랜지스터(M1')가 턴 온 상태를 유지하여야 한다.
일 실시예에서, 제2 전압 소스(V2')는 직류 전압을 출력할 수 있고, 제2 전압 소스(V2')의 전압 레벨은 제1 트랜지스터(M1)을 완전히 턴 온시킬 수 있는 전압에 상응할 수 있다. 예를 들어, 제2 전압 소스(V2')는 제1 트랜지스터(M1')를 완전히 턴 온시킬 수 있는 정도로 충분히 높은 전압(예를 들어, 화소의 구동 전압(ELVDD))일 수 있다.
제5 트랜지스터(M5')는 제1 노드(N1)와 제3 전압 소스(V3') 사이에 연결될 수 있다. 제5 트랜지스터(M5')는 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 즉, 제5 트랜지스터(M5')의 게이트 전극과 제4 트랜지스터(M4')의 게이트 전극은 제3 노드(N3)에 공통으로 연결되며, 제3 노드(N3)의 전압에 의해 공통으로 제어될 수 있다.
제5 트랜지스터(M5')는 제3 노드(N3)의 전압에 기초하여 제3 전압 소스(V3')의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1')의 게이트 전극으로 전달할 수 있다. 일 실시예에서, 제3 전압 소스(V3')는 직류 전압을 출력할 수 있고, 제3 전압 소스(V3')의 전압 레벨은 제1 트랜지스터(M1')을 완전히 턴 오프시킬 수 있는 전압에 상응할 수 있다. 즉, 데이터 라인(DL)이 단락된 경우, 제5 트랜지스터(M5')가 턴 온되고, 제1 트랜지스터(M1')가 턴 오프되어야 한다. 이에 따라, 제3 전압 소스(V3')의 전압 레벨은 제1 트랜지스터(M1')를 턴 오프시킬 수 있을 정도로 충분히 낮을 수 있다(예를 들어, 접지 전압).
도 9는 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
본 실시예에 따른 단락 검사 회로는 제2 및 제3 트랜지스터들의 일부 구성을 제외하면 도 2에 따른 단락 검사 회로와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 9를 참조하면, 단락 검사 회로는 제1 트랜지스터(M1), 제2 트랜지스터(M2'), 제3 트랜지스터(M3'), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전압 소스(V1)의 전압 또는 제3 전압 소스(V3)의 전압에 기초하여 턴 온될 수 있다. 제1 트랜지스터(M1)는 제2 전압 소스(V2)의 전압에 기초하여 턴 오프될 수 있다. 여기서, 제1 전압 소스(V1)의 전압 및 제3 전압 소스(V3)의 전압은 제1 트랜지스터(M1)를 완전히 턴 온시킬 수 있는 전압에 상응하고, 제2 전압 소스(V2)의 전압은 제1 트랜지스터(M1)를 완전히 턴 오프시킬 수 있는 전압에 상응할 수 있다.
제2 트랜지스터(M2') 및 제3 트랜지스터(M3')는 단락 검사 신호(ST_EN')에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입일 수 있다. 일 실시예에서, 제2 트랜지스터(M2')는 엔모스 트랜지스터이고, 제3 트랜지스터(M3')는 피모스 트랜지스터일 수 있다. 제2 트랜지스터(M2')는 표시 구동 구간에서 턴 온되고, 제3 트랜지스터(M3')는 검출 구간에서 턴 온될 수 있다.
제4 트랜지스터(M4)는 제3 노드(N3)의 전압에 기초하여 제2 전압 소스(V2)의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1)의 게이트 전극으로 전달할 수 있다. 제4 트랜지스터(M4)가 턴 온되면, 제1 트랜지스터(M1)가 턴 오프되어 화소로의 데이터 전압(VDATA)의 공급이 차단될 수 있다.
제5 트랜지스터(M5)는 제3 노드(N3)의 전압에 기초하여 제3 전압 소스(V3)의 전압을 제1 노드(N1), 즉, 제1 트랜지스터(M1)의 게이트 전극으로 전달할 수 있다. 제5 트랜지스터(M5)가 턴 온되면, 제1 트랜지스터(M1)가 턴 온되어 화소로 데이터 전압(VDATA)의 공급되거나, 제2 노드(N2)를 통해 제3 노드(N3)로 데이터 전압(VDATA)의 공급될 수 있다.
도 10은 도 2의 단락 검사 회로의 일 예를 나타내는 회로도이다.
본 실시예에 따른 단락 검사 회로는 제1 내지 제5 트랜지스터들의 타입을 제외하면 도 2에 따른 단락 검사 회로와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 10을 참조하면, 단락 검사 회로는 제1 트랜지스터(M1'), 제2 트랜지스터(M2'), 제3 트랜지스터(M3'), 제4 트랜지스터(M4') 및 제5 트랜지스터(M5')를 포함할 수 있다.
제1 트랜지스터(M1')는 제1 전압 소스(V1')의 전압 또는 제2 전압 소스(V2')의 전압에 기초하여 턴 온될 수 있다. 제1 트랜지스터(M1')는 제3 전압 소스(V3')의 전압에 기초하여 턴 오프될 수 있다. 여기서, 제1 전압 소스(V1')의 전압 및 제2 전압 소스(V2')의 전압은 제1 트랜지스터(M1')를 완전히 턴 온시킬 수 있는 전압에 상응하고, 제3 전압 소스(V3')의 전압은 제1 트랜지스터(M1')를 완전히 턴 오프시킬 수 있는 전압에 상응할 수 있다.
제1 내지 제5 트랜지스터들(M1' 내지 M5')의 구성 및 동작은 도 8 및 도 9를 참조하여 설명하였으므로, 이에 중복되는 설명은 생략하기로 한다.
도 11는 도 9 및 도 10의 단락 검사 회로에 제공되는 단락 검사 신호의 일 예를 나타내는 파형도이다.
도 9 내지 도 11을 참조하면, 도 9 및 도 10의 단락 검사 회로는 단락 검사 신호(ST_EN')에 응답하여 데이터 라인(DL)의 단락 검사를 수행할 수 있다.
제2 트랜지스터(M2')는 엔모스 트랜지스터이고, 제3 트랜지스터(M3')는 피모스 트랜지스터일 수 있다.
단락 검사 신호(ST_EN')는 검출 구간(DP) 동안 인에이블될 수 있다. 예를 들어, 단락 검사 신호(ST_EN)는 검출 구간(DP) 동안 논리 로우 레벨을 갖고, 그 이외의 구간(예를 들어, P1 및 P2 구간들)에서 논리 하이 레벨을 가질 수 있다. 검출 구간(DP)에서 제3 트랜지스터(M3')가 턴 온되어 단락 검출 동작이 수행될 수 있다. 단락 검사 회로의 동작은 도 3 내지 도 4c를 참조하여 상술하였으므로, 이에 중복되는 설명은 생략하기로 한다.
본 발명은 표시 장치를 포함하는 임의의 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 HMD 장치, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100A: 단락 검사 회로 200: 표시 패널
300: 주사 구동부 400: 데이터 구동부
500: 타이밍 제어부 1000: 표시 장치
M1~M5: 제1 내지 제5 트랜지스터

Claims (20)

  1. 데이터 라인의 제1 부분과 제2 부분 사이를 연결하고, 제1 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 단락 검사 신호(short test signal)를 수신하는 제2 트랜지스터;
    상기 데이터 라인의 상기 제2 부분에 포함되는 제2 노드와 제3 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제3 트랜지스터;
    제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 제3 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 단락 검사 회로.
  2. 제 1 항에 있어서, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 단락 검사 신호에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입인 것을 특징으로 하는 단락 검사 회로.
  3. 제 2 항에 있어서, 상기 단락 검사 신호의 인에이블 구간에서 상기 제3 트랜지스터가 턴 온되고, 상기 제2 트랜지스터가 턴-오프 상태를 갖는 것을 특징으로 하는 단락 검사 회로.
  4. 제 2 항에 있어서, 상기 단락 검사 신호의 디스에이블 구간에서 상기 제2 트랜지스터 및 상기 제1 트랜지스터가 턴 온 상태를 갖고, 상기 제3 트랜지스터가 턴 오프 상태를 갖는 것을 특징으로 하는 단락 검사 회로.
  5. 제 4 항에 있어서, 상기 제1 전압 소스의 전압은 상기 제1 트랜지스터를 턴 온시킬 수 있는 전압에 상응하는 것을 특징으로 하는 단락 검사 회로.
  6. 제 4 항에 있어서, 상기 단락 검사 신호의 디스에이블 구간에서 상기 데이터 라인의 상기 제1 부분과 상기 제2 부분이 서로 전기적으로 연결되는 것을 특징으로 하는 단락 검사 회로.
  7. 제 2 항에 있어서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 상기 제3 노드의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입인 것을 특징으로 하는 단락 검사 회로.
  8. 제 7 항에 있어서, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 서로 동일한 타입인 것을 특징으로 하는 단락 검사 회로.
  9. 제 7 항에 있어서, 상기 제4 트랜지스터가 턴 온되는 경우, 상기 제1 트랜지스터가 턴 오프되어 상기 데이터 라인이 개방(open)되는 것을 특징으로 하는 단락 검사 회로.
  10. 제 9 항에 있어서, 상기 제2 전압 소스의 전압은 상기 제1 트랜지스터를 턴 오프시키기 위한 전압 레벨에 상응하는 것을 특징으로 하는 단락 검사 회로.
  11. 제 7 항에 있어서, 상기 제5 트랜지스터가 턴 온되는 경우, 상기 제1 트랜지스터가 턴 온되어 상기 데이터 라인의 상기 제1 부분과 상기 제2 부분이 서로 전기적으로 연결되는 것을 특징으로 하는 단락 검사 회로.
  12. 제 11 항에 있어서, 상기 제3 전압 소스의 전압은 상기 제1 트랜지스터를 턴 온시키기 위한 전압 레벨에 상응하는 것을 특징으로 하는 단락 검사 회로.
  13. 삭제
  14. 복수의 주사 라인들 및 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 주사 라인들에 각각 주사 신호를 공급하는 주사 구동부;
    상기 데이터 라인들에 각각 데이터 전압을 공급하는 데이터 구동부;
    상기 데이터 라인들 중 검사 대상 데이터 라인의 제1 부분과 제2 부분 사이를 연결하도록 배치되고, 단락 검사 신호(short test signal)에 기초하여 상기 검사 대상 데이터 라인의 단락을 검출하는 단락 검사 회로; 및
    상기 주사 구동부, 상기 데이터 구동부 및 상기 단락 검사 회로의 구동을 제어하는 타이밍 제어부를 포함하며;
    상기 단락 검사 회로는
    상기 검사 대상 데이터 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하고, 제1 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제2 트랜지스터;
    상기 검사 대상 데이터 라인의 상기 제2 부분에 포함되는 제2 노드와 제3 노드 사이에 연결되고, 게이트 전극으로 상기 단락 검사 신호를 수신하는 제3 트랜지스터;
    제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 제3 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 제3 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 검사 대상 데이터 라인 및 상기 검사 대상 데이터 라인에 연결되는 상기 단락 검사 회로는 상기 데이터 라인들 중 기 설정된 일부에 대응하는 것을 특징으로 하는 표시 장치.
  16. 제 14 항에 있어서, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 단락 검사 신호에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입이고,
    상기 제4 트랜지스터 및 상기 제5 트랜지스터는 상기 제3 노드의 전압에 응답하여 서로 반대되는 상태를 갖는 서로 다른 타입이며,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 서로 동일한 타입인 것을 특징으로 하는 표시 장치.
  17. 제 14 항에 있어서, 상기 표시 패널은 상기 화소들이 배치되는 표시 영역과 상기 표시 영역 외곽의 상기 데이터 구동부 및 상기 주사 구동부가 배치되는 주변 영역을 포함하고,
    상기 단락 검사 회로는 상기 표시 패널 상의 상기 표시 영역과 상기 데이터 구동부 사이에 배치되는 것을 특징으로 하는 표시 장치.
  18. 제 14 항에 있어서, 상기 단락 검사 회로는 상기 데이터 구동부 내부에 집적되는 것을 특징으로 하는 표시 장치.
  19. 복수의 주사 라인들 및 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 주사 라인들에 각각 주사 신호를 공급하는 주사 구동부;
    상기 데이터 라인들에 각각 데이터 전압을 공급하는 데이터 구동부;
    상기 데이터 라인들 중 검사 대상 데이터 라인의 제1 부분과 제2 부분 사이를 연결하도록 배치되고, 단락 검사 신호(short test signal)에 기초하여 상기 검사 대상 데이터 라인의 단락을 검출하는 단락 검사 회로; 및
    상기 주사 구동부, 상기 데이터 구동부 및 상기 단락 검사 회로의 구동을 제어하는 타이밍 제어부를 포함하며;
    상기 단락 검사 회로는
    복수의 검사 대상 데이터 라인들 각각의 상기 제1 부분과 상기 제2 부분 사이를 연결하고, 제1 노드의 전압에 기초하여 공통으로 제어되는 복수의 제1 트랜지스터들;
    제1 전압 소스와 상기 제1 노드 사이에 연결되고, 게이트 전극으로 표시 구동 신호를 수신하여 상기 제1 트랜지스터들을 모두 턴 온시키는 제2 트랜지스터;
    상기 검사 대상 데이터 라인들 각각의 상기 제2 부분과 공통 노드 사이에 연결되고, 게이트 전극으로 각각 상기 단락 검사 신호를 수신하는 복수의 제3 트랜지스터들;
    제2 전압 소스와 상기 제1 노드 사이에 연결되고, 상기 공통 노드에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제1 노드와 제3 전압 소스 사이에 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극과 공통으로 상기 공통 노드에 연결된 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 단락 검사를 수행하는 검출 구간 동안 상기 제2 트랜지스터는 턴 오프 상태를 유지하고, 상기 제3 트랜지스터들은 순차적으로 턴 온되는 것을 특징으로 하는 표시 장치.
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