JP2011259418A

JP2011259418A - バッファ回路

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Publication number: JP2011259418A
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Inventors: Yoshiaki Ito; 良明伊藤
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Abstract

【課題】スルーレートが高いバッファ回路を提供する。
【解決手段】単極性の複数のトランジスタと、容量素子と、を有し、該バッファ回路の利得が、前記複数のトランジスタのすべての利得により決定される構成としたバッファ回路を提供する。駆動能力が高く、且つ高周波における利得が高いバッファ回路を得ることができる。このようなバッファ回路はスルーレートも高いものとなる。該バッファ回路を構成する単極性の複数のトランジスタはＰチャネル型トランジスタであってもよいし、Ｎチャネル型トランジスタであってもよい。
【選択図】図１

Description

本発明は、バッファ回路と該バッファ回路を応用した装置、電子機器などに関する。

近年、液晶表示装置や発光装置などの表示装置が広く普及している。一方で、情報化社会の到来により、取り扱われる情報の絶対量が飛躍的に増加し、記憶装置などの開発も進められてきた。

このような表示装置や記憶装置には、複数のトランジスタがマトリクス状に設けられている。マトリクス状に設けられた複数のトランジスタは、走査線により制御され、信号線によりデータが供給される。なお、このような同一基板上に形成されたトランジスタは、生産性の点から同一極性（単極性）であることが好ましい。

このようなトランジスタがマトリクス状に設けられた基板上において、走査線に供給される信号は、シフトレジスタ回路（例えば、特許文献１）やバッファ回路から供給される。

しかし、従来の単極性のバッファ回路（例えば、図２に示されるもの）に設けられる、ソース及びドレインの一方が出力部に接続され、ソース及びドレインの他方が電源線（Ｎチャネル型トランジスタの場合は高電位側の電源線Ｖ_ｄｄ、Ｐチャネル型トランジスタの場合は低電位側の電源線Ｖ_ｓｓ）に接続されたトランジスタは、該トランジスタ自体の利得を増大させると、バッファ回路としての利得を減少させる方向に作用する。

なお、バッファ回路の利得を確保するためにはこのトランジスタのサイズを十分に大きくすることができず、このトランジスタから流れる電流値により出力部の電圧のスルーレートが決まるので、スルーレートを向上させることが困難であるという問題がある。

なお、本明細書において、「スルーレート（ＳｌｅｗＲａｔｅ）」とは、出力電圧を立ち上がり（Ｎチャネル型トランジスタ）または立ち下がり（Ｐチャネル型トランジスタ）に要した時間で除したものをいい、立ち上がり特性（Ｎチャネル型トランジスタ）または立ち下がり特性（Ｐチャネル型トランジスタ）とも呼ばれるものである。

特開２００４−２６０７８８号公報

本発明の一態様は、スルーレートが高いバッファ回路を提供することを課題とする。

更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより構成することを課題とする。バッファ回路内のトランジスタを同一極性（Ｎチャネル型トランジスタまたはＰチャネル型トランジスタ）とすることで簡略な工程により作製することができ、生産性が高まるからである。

そして、上記課題を解決することが可能なバッファ回路を構成するに際し、可能な限り単純な構成とし、バッファ回路の占有面積を小さくすることをも課題とする。

本発明の一態様では、バッファ回路のスルーレートを高めるために、駆動能力を向上させ、高周波成分の利得を向上させる。

本発明の一態様であるバッファ回路は、少なくとも複数のトランジスタと、容量素子と、を有し、該バッファ回路の利得が、前記複数のトランジスタのすべての利得により決定されることを特徴とする。

本発明の一態様であるバッファ回路は、第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子及び第１のトランジスタの第３端子は高電位側の電源線に接続され、第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第３のトランジスタの第３端子に接続され、第２のトランジスタの第２端子は低電位側の電源線に接続され、第２のトランジスタの第３端子はバッファ回路の入力部に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続され、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第５のトランジスタの第３端子に接続され、第４のトランジスタの第２端子は低電位側の電源線に接続され、第４のトランジスタの第３端子はバッファ回路の入力部に接続され、第５のトランジスタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６のトランジスタの第１端子及びバッファ回路の出力部に接続され、第６のトランジスタの第２端子は低電位側の電源線に接続され、第６のトランジスタの第３端子はバッファ回路の入力部に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＮチャネル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とするとよい。

上記構成のバッファ回路において、前記第１のトランジスタ乃至第６のトランジスタはすべて酸化物半導体により設けられていることが好ましい。

本発明の一態様であるバッファ回路は、第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子は高電位側の電源線に接続され、第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第４のトランジスタの第３端子に接続され、第１のトランジスタの第３端子はバッファ回路の入力部に接続され、第２のトランジスタの第２端子及び第２のトランジスタの第３端子は低電位側の電源線に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続され、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第６のトランジスタの第３端子に接続され、第３のトランジスタの第３端子はバッファ回路の入力部に接続され、第４のトランジスタの第２端子は低電位側の電源線に接続され、第５のトランジスタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６のトランジスタの第１端子及びバッファ回路の出力部に接続され、第５のトランジスタの第３端子はバッファ回路の入力部に接続され、第６のトランジスタの第２端子は低電位側の電源線に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＰチャネル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とするとよい。

なお、本明細書において「第１端子」は、ソース及びドレインの一方を指し、「第２端子」は、ソース及びドレインの他方を指す。そして、「第３端子」は、ゲートを指す。

なお、本明細書において「利得」は、入力電圧に対する出力電圧の比である。

なお、本明細書において「駆動能力」は、出力負荷に電流を出力する能力である。

なお、本明細書において、「Ｎチャネル型トランジスタ」とは、ゲート電圧（ソースの電位に対するゲートの電位）が閾値電圧よりも高いときにオンするすべてのトランジスタをいう。「Ｐチャネル型トランジスタ」とは、ゲート電圧（ソースの電位に対するゲートの電位）が閾値電圧よりも低いときにオンするすべてのトランジスタをいう。従って、「Ｎチャネル型」または「Ｐチャネル型」という呼称は上記定義した事項以外の事柄を限定するものではない。

なお、ここでスルーレートは、前記利得と前記駆動能力により決定されるものである。利得が大きくとも駆動能力が低いと、出力負荷（容量素子）に充電する時間を要する。一方で、駆動能力が高く、利得が小さい場合には、最終段のトランジスタのＶ_ｇｓを十分に大きくするために時間を要し、高い駆動能力を発揮するまでに時間を要することになる。従って、スルーレートを向上させるためには、利得を増大させ、且つ駆動能力を十分に高くする。

駆動能力が高く、高周波成分における利得が大きいバッファ回路を得ることができる。このようなバッファ回路はスルーレートも高いものとなる。

更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させることを可能とする。

そして、上記効果を有するバッファ回路を可能な限り単純な構成とし、バッファ回路の占有面積を小さくすることも可能である。

本発明の一態様である実施の形態１のバッファ回路を示す図。一例としてのバッファ回路を示す図。一例としてのバッファ回路を示す図。本発明の一態様である実施の形態２のバッファ回路を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、Ｎチャネル型トランジスタを用いて構成された本発明の一態様であるバッファ回路について説明する。

図１は、本発明の一態様であるバッファ回路１００を示す図である。

図１に示すバッファ回路１００は、第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタ１０１では、第１端子及び第３端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第２のトランジスタ１０２の第１端子及び第３のトランジスタ１０３の第３端子に接続され、第２のトランジスタ１０２では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子がバッファ回路１００の入力部Ｖ_ｉｎに接続され、第３のトランジスタ１０３では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第４のトランジスタ１０４の第１端子及び第５のトランジスタ１０５の第３端子に接続され、第４のトランジスタ１０４では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子がバッファ回路１００の入力部Ｖ_ｉｎに接続され、第５のトランジスタ１０５では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第６のトランジスタ１０６の第１端子及びバッファ回路１００の出力部Ｖ_ｏｕｔに接続され、第６のトランジスタ１０６では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子がバッファ回路１００の入力部Ｖ_ｉｎに接続され、第１のトランジスタ１０１の第２端子は、容量素子１０７を介して出力部Ｖ_ｏｕｔに接続されている。

図１に示すバッファ回路１００は、駆動能力が高く、高周波成分の利得を大きくすることができる。更には、図１に示すバッファ回路は、スルーレートも高いものとなる。更には、図１に示すバッファ回路１００は、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させることを可能とする。そして、６のトランジスタと１の容量素子で構成することができるため、バッファ回路の占有面積は小さい。

ここで、第１のトランジスタ１０１の利得をｇ_１、第２のトランジスタ１０２の利得をｇ_２、第３のトランジスタ１０３の利得をｇ_３、第４のトランジスタ１０４の利得をｇ_４、第５のトランジスタ１０５の利得をｇ_５、第６のトランジスタ１０６の利得をｇ_６、入力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子１０７の静電容量をＣで表すと、図１に示すバッファ回路１００の利得は、以下の数式（１）で表される。

すなわち、高周波成分ではｓが極めて大きい（ｇ_１、ｇ_５＜＜ｓＣ）ため、１／ｓ＝０とすると、高周波成分の利得は以下の数式（２）で表される。

そして、低周波成分ではｓが極めて小さい（ｇ_１、ｇ_５＞＞ｓＣ）ため、ｓ＝０とすると、低周波成分の利得は以下の数式（３）で表される。

ここで、上記数式（１）は次のように導出される。第１のトランジスタ１０１の第１端子と第２端子の間に流れる電流をＩ_１とし、第３のトランジスタ１０３の第１端子と第２端子の間に流れる電流をＩ_３とし、第５のトランジスタ１０５の第１端子と第２端子の間に流れる電流をＩ_５とし、容量素子１０７の一方の電極と他方の電極の間に流れる電流をＩ_７とすると、これらは以下の数式（４）〜（７）で表される。

なお、ここでＶ_ａは、第３のトランジスタ１０３の第３端子に接続されたノードの電位であり、Ｖ_ｂは、第５のトランジスタ１０５の第３端子に接続されたノードの電位である。上記数式（４）〜（７）を、Ｖ_ａとＶ_ｂを含まないように解くことで上記数式（１）が導出される。

図１に示すバッファ回路１００を用いることで、高周波成分の利得を大きくすることができる。これは、第５のトランジスタ１０５の利得を大きくすることで、高周波成分においてバッファ回路１００の利得を増大させるためである。

ここで、本発明の一態様である図１に示すバッファ回路の技術的特徴を説明するために、他のバッファ回路について検討する。

図２は、バッファ回路２００を示す図である。

図２に示すバッファ回路２００は、第１のトランジスタ乃至第４のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタ２０１では、第１端子及び第３端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第２のトランジスタ２０２の第１端子及び第３のトランジスタ２０３の第３端子に接続され、第２のトランジスタ２０２では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子がバッファ回路２００の入力部Ｖ_ｉｎに接続され、第３のトランジスタ２０３では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第４のトランジスタ２０４の第１端子とバッファ回路２００の出力部Ｖ_ｏｕｔに接続され、第４のトランジスタ２０４では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子がバッファ回路２００の入力部Ｖ_ｉｎに接続され、第１のトランジスタ２０１の第２端子は、容量素子２０７を介して出力部Ｖ_ｏｕｔに接続されている。

ここで、第１のトランジスタ２０１の利得をｇ_１、第２のトランジスタ２０２の利得をｇ_２、第３のトランジスタ２０３の利得をｇ_３、第４のトランジスタ２０４の利得をｇ_４、入力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子２０７の静電容量をＣで表すと、図２に示すバッファ回路２００の利得は、以下の数式（８）で表される。

すなわち、高周波成分ではｓが極めて大きい（ｇ_１、ｇ_３＜＜ｓＣ）ため、１／ｓ＝０とすると、高周波成分の利得は以下の数式（９）で表される。

そして、低周波成分ではｓが極めて小さい（ｇ_１、ｇ_３＞＞ｓＣ）ため、ｓ＝０とすると、低周波成分の利得は以下の数式（１０）で表される。

上記数式（９）には第３のトランジスタ２０３の利得が含まれず、図２のバッファ回路２００では、第３のトランジスタ２０３の利得が高周波成分の利得の増大に寄与しない。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しない。更には、上記数式（１０）から、第３のトランジスタ２０３の利得を増大させると、バッファ回路の低周波成分での利得を減少させる方向に作用する。

一方で、図１に示すバッファ回路１００では、高電位側の電源線Ｖ_ｄｄに接続された最終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大させることができる。

図３は、バッファ回路３００を示す図である。

図３に示すバッファ回路３００は、第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタ３０１では、第１端子及び第３端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第２のトランジスタ３０２の第１端子、第４のトランジスタ３０４の第３端子及び第５のトランジスタ３０５の第３端子に接続され、第２のトランジスタ３０２では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第３端子は、バッファ回路３００の入力部Ｖ_ｉｎに接続され、第３のトランジスタ３０３では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第４のトランジスタ３０４の第１端子と第６のトランジスタ３０６の第３端子に接続され、第３端子がバッファ回路３００の入力部Ｖ_ｉｎに接続され、第４のトランジスタ３０４では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第５のトランジスタ３０５では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第６のトランジスタ３０６の第１端子及びバッファ回路３００の出力部Ｖ_ｏｕｔに接続され、第６のトランジスタ３０６では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第１のトランジスタ３０１の第２端子は、容量素子３０７を介してバッファ回路３００の出力部Ｖ_ｏｕｔに接続されている。

ここで、第１のトランジスタ３０１の利得をｇ_１、第２のトランジスタ３０２の利得をｇ_２、第３のトランジスタ３０３の利得をｇ_３、第４のトランジスタ３０４の利得をｇ_４、第５のトランジスタ３０５の利得をｇ_５、第６のトランジスタ３０６の利得をｇ_６、入力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子３０７の静電容量をＣで表すと、図３に示すバッファ回路３００の高周波成分の利得は、以下の数式（１１）で表される。

一方で、低周波成分の利得は、以下の数式（１２）で表される。

上記数式（１１）には第５のトランジスタ３０５の利得が含まれず、図３のバッファ回路３００では、第５のトランジスタ３０５の利得が高周波成分の利得の増大に寄与しない。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しないことになる。一方で、上述したように、図１に示すバッファ回路１００では、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大させることができる。

以上本実施の形態にて説明したように、本発明の一態様である図１に示すバッファ回路は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上に形成することもできる。

（実施の形態２）
本実施の形態では、Ｐチャネル型トランジスタを用いて構成された本発明の一態様であるバッファ回路について説明する。

図４は、本発明の一態様であるバッファ回路４００を示す図である。

図４に示すバッファ回路４００は、第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、第１のトランジスタ４０１では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第２のトランジスタ４０２の第１端子及び第４のトランジスタ４０４の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖ_ｉｎに接続され、第２のトランジスタ４０２では、第２端子及び第３端子が低電位側の電源線Ｖ_ｓｓに接続され、第３のトランジスタ４０３では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第４のトランジスタ４０４の第１端子及び第６のトランジスタ４０６の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖ_ｉｎに接続され、第４のトランジスタ４０４では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第５のトランジスタ４０５では、第１端子が高電位側の電源線Ｖ_ｄｄに接続され、第２端子が第６のトランジスタ４０６の第１端子及びバッファ回路の出力部Ｖ_ｏｕｔに接続され、第３端子がバッファ回路４００の入力部Ｖ_ｉｎに接続され、第６のトランジスタ４０６では、第２端子が低電位側の電源線Ｖ_ｓｓに接続され、第１のトランジスタ４０１の第２端子は、容量素子４０７を介して出力部Ｖ_ｏｕｔに接続されている。

図４に示すバッファ回路４００は、駆動能力が高く、高周波成分の利得を大きくすることができる。更には、このようなバッファ回路は、スルーレートも高いものとなる。更には、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを高くすることを可能とする。そして、６のトランジスタと１の容量素子で構成することができるため、バッファ回路の占有面積を小さくすることも可能である。

以上本実施の形態にて説明したように、本発明の一態様である図４に示すバッファ回路は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上に形成することもできる。

１００バッファ回路
１０１第１のトランジスタ
１０２第２のトランジスタ
１０３第３のトランジスタ
１０４第４のトランジスタ
１０５第５のトランジスタ
１０６第６のトランジスタ
１０７容量素子
２００バッファ回路
２０１第１のトランジスタ
２０２第２のトランジスタ
２０３第３のトランジスタ
２０４第４のトランジスタ
２０７容量素子
３００バッファ回路
３０１第１のトランジスタ
３０２第２のトランジスタ
３０３第３のトランジスタ
３０４第４のトランジスタ
３０５第５のトランジスタ
３０６第６のトランジスタ
３０７容量素子
４００バッファ回路
４０１第１のトランジスタ
４０２第２のトランジスタ
４０３第３のトランジスタ
４０４第４のトランジスタ
４０５第５のトランジスタ
４０６第６のトランジスタ
４０７容量素子

Claims

第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、
第１のトランジスタの第１端子及び該第１のトランジスタの第３端子は第１の配線に接続され、
前記第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第３のトランジスタの第３端子に接続され、
前記第２のトランジスタの第２端子は第２の配線に接続され、
前記第２のトランジスタの第３端子はバッファ回路の入力部に接続され、
前記第３のトランジスタの第１端子は前記第１の配線に接続され、
前記第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第５のトランジスタの第３端子に接続され、
前記第４のトランジスタの第２端子は前記第２の配線に接続され、
前記第４のトランジスタの第３端子はバッファ回路の前記入力部に接続され、
前記第５のトランジスタの第１端子は前記第１の配線に接続され、
前記第５のトランジスタの第２端子は第６のトランジスタの第１端子及び前記バッファ回路の出力部に接続され、
前記第６のトランジスタの第２端子は前記第２の配線に接続され、
前記第６のトランジスタの第３端子はバッファ回路の前記入力部に接続され、
前記第１のトランジスタの第２端子は容量素子を介してバッファ回路の前記出力部に接続され、
前記第１のトランジスタ乃至第６のトランジスタはすべてＮチャネル型トランジスタであることを特徴とするバッファ回路。
第１のトランジスタ乃至第６のトランジスタ、容量素子、入力部及び出力部を有し、
第１のトランジスタの第１端子は第１の配線に接続され、
前記第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第４のトランジスタの第３端子に接続され、
前記第１のトランジスタの第３端子はバッファ回路の入力部に接続され、
前記第２のトランジスタの第２端子及び前記第２のトランジスタの第３端子は第２の配線に接続され、
第３のトランジスタの第１端子は前記第１の配線に接続され、
前記第３のトランジスタの第２端子は前記第４のトランジスタの第１端子及び第６のトランジスタの第３端子に接続され、
前記第３のトランジスタの第３端子はバッファ回路の前記入力部に接続され、
前記第４のトランジスタの第２端子は前記第２の配線に接続され、
第５のトランジスタの第１端子は前記第１の配線に接続され、
前記第５のトランジスタの第２端子は前記第６のトランジスタの第１端子及びバッファ回路の出力部に接続され、
前記第５のトランジスタの第３端子はバッファ回路の前記入力部に接続され、
前記第６のトランジスタの第２端子は前記第２の配線に接続され、
前記第１のトランジスタの第２端子は容量素子を介してバッファ回路の前記出力部に接続され、
前記第１のトランジスタ乃至第６のトランジスタはすべてＰチャネル型トランジスタであることを特徴とするバッファ回路。
請求項１に記載の前記Ｎチャネル型トランジスタが、酸化物半導体により設けられているバッファ回路。
請求項１乃至請求項３のいずれか一において、
前記第１の配線及び前記第２の配線の電位は一定であることを特徴とするバッファ回路。
請求項１乃至請求項３のいずれか一において、
前記第１の配線は高電位側電源線であり、
前記第２の配線は低電位側電源線であることを特徴とするバッファ回路。