JP5723469B2 - バッファ回路 - Google Patents
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- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
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Description
本発明は、バッファ回路と該バッファ回路を応用した装置、電子機器などに関する。
近年、液晶表示装置や発光装置などの表示装置が広く普及している。一方で、情報化社
会の到来により、取り扱われる情報の絶対量が飛躍的に増加し、記憶装置などの開発も進
められてきた。
会の到来により、取り扱われる情報の絶対量が飛躍的に増加し、記憶装置などの開発も進
められてきた。
このような表示装置や記憶装置には、複数のトランジスタがマトリクス状に設けられて
いる。マトリクス状に設けられた複数のトランジスタは、走査線により制御され、信号線
によりデータが供給される。なお、このような同一基板上に形成されたトランジスタは、
生産性の点から同一極性（単極性）であることが好ましい。
いる。マトリクス状に設けられた複数のトランジスタは、走査線により制御され、信号線
によりデータが供給される。なお、このような同一基板上に形成されたトランジスタは、
生産性の点から同一極性（単極性）であることが好ましい。
このようなトランジスタがマトリクス状に設けられた基板上において、走査線に供給さ
れる信号は、シフトレジスタ回路（例えば、特許文献１）やバッファ回路から供給される
。
れる信号は、シフトレジスタ回路（例えば、特許文献１）やバッファ回路から供給される
。
しかし、従来の単極性のバッファ回路（例えば、図２に示されるもの）に設けられる、
ソース及びドレインの一方が出力部に接続され、ソース及びドレインの他方が電源線（Ｎ
チャネル型トランジスタの場合は高電位側の電源線Ｖｄｄ、Ｐチャネル型トランジスタの
場合は低電位側の電源線Ｖｓｓ）に接続されたトランジスタは、該トランジスタ自体の利
得を増大させると、バッファ回路としての利得を減少させる方向に作用する。
ソース及びドレインの一方が出力部に接続され、ソース及びドレインの他方が電源線（Ｎ
チャネル型トランジスタの場合は高電位側の電源線Ｖｄｄ、Ｐチャネル型トランジスタの
場合は低電位側の電源線Ｖｓｓ）に接続されたトランジスタは、該トランジスタ自体の利
得を増大させると、バッファ回路としての利得を減少させる方向に作用する。
なお、バッファ回路の利得を確保するためにはこのトランジスタのサイズを十分に大き
くすることができず、このトランジスタから流れる電流値により出力部の電圧のスルーレ
ートが決まるので、スルーレートを向上させることが困難であるという問題がある。
くすることができず、このトランジスタから流れる電流値により出力部の電圧のスルーレ
ートが決まるので、スルーレートを向上させることが困難であるという問題がある。
なお、本明細書において、「スルーレート（Ｓｌｅｗ Ｒａｔｅ）」とは、出力電圧を
立ち上がり（Ｎチャネル型トランジスタ）または立ち下がり（Ｐチャネル型トランジスタ
）に要した時間で除したものをいい、立ち上がり特性（Ｎチャネル型トランジスタ）また
は立ち下がり特性（Ｐチャネル型トランジスタ）とも呼ばれるものである。
立ち上がり（Ｎチャネル型トランジスタ）または立ち下がり（Ｐチャネル型トランジスタ
）に要した時間で除したものをいい、立ち上がり特性（Ｎチャネル型トランジスタ）また
は立ち下がり特性（Ｐチャネル型トランジスタ）とも呼ばれるものである。
本発明の一態様は、スルーレートが高いバッファ回路を提供することを課題とする。
更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより
構成することを課題とする。バッファ回路内のトランジスタを同一極性（Ｎチャネル型ト
ランジスタまたはＰチャネル型トランジスタ）とすることで簡略な工程により作製するこ
とができ、生産性が高まるからである。
構成することを課題とする。バッファ回路内のトランジスタを同一極性（Ｎチャネル型ト
ランジスタまたはＰチャネル型トランジスタ）とすることで簡略な工程により作製するこ
とができ、生産性が高まるからである。
そして、上記課題を解決することが可能なバッファ回路を構成するに際し、可能な限り
単純な構成とし、バッファ回路の占有面積を小さくすることをも課題とする。
単純な構成とし、バッファ回路の占有面積を小さくすることをも課題とする。
本発明の一態様では、バッファ回路のスルーレートを高めるために、駆動能力を向上さ
せ、高周波成分の利得を向上させる。
せ、高周波成分の利得を向上させる。
本発明の一態様であるバッファ回路は、少なくとも複数のトランジスタと、容量素子と
、を有し、該バッファ回路の利得が、前記複数のトランジスタのすべての利得により決定
されることを特徴とする。
、を有し、該バッファ回路の利得が、前記複数のトランジスタのすべての利得により決定
されることを特徴とする。
本発明の一態様であるバッファ回路は、第１のトランジスタ乃至第６のトランジスタ、
容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子及び第１のトランジ
スタの第３端子は高電位側の電源線に接続され、第１のトランジスタの第２端子は第２の
トランジスタの第１端子及び第３のトランジスタの第３端子に接続され、第２のトランジ
スタの第２端子は低電位側の電源線に接続され、第２のトランジスタの第３端子はバッフ
ァ回路の入力部に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続さ
れ、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第５のトランジ
スタの第３端子に接続され、第４のトランジスタの第２端子は低電位側の電源線に接続さ
れ、第４のトランジスタの第３端子はバッファ回路の入力部に接続され、第５のトランジ
スタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６の
トランジスタの第１端子及びバッファ回路の出力部に接続され、第６のトランジスタの第
２端子は低電位側の電源線に接続され、第６のトランジスタの第３端子はバッファ回路の
入力部に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路
の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＮチャネ
ル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電
位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とす
るとよい。
容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子及び第１のトランジ
スタの第３端子は高電位側の電源線に接続され、第１のトランジスタの第２端子は第２の
トランジスタの第１端子及び第３のトランジスタの第３端子に接続され、第２のトランジ
スタの第２端子は低電位側の電源線に接続され、第２のトランジスタの第３端子はバッフ
ァ回路の入力部に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続さ
れ、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第５のトランジ
スタの第３端子に接続され、第４のトランジスタの第２端子は低電位側の電源線に接続さ
れ、第４のトランジスタの第３端子はバッファ回路の入力部に接続され、第５のトランジ
スタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６の
トランジスタの第１端子及びバッファ回路の出力部に接続され、第６のトランジスタの第
２端子は低電位側の電源線に接続され、第６のトランジスタの第３端子はバッファ回路の
入力部に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路
の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＮチャネ
ル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電
位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とす
るとよい。
上記構成のバッファ回路において、前記第１のトランジスタ乃至第６のトランジスタは
すべて酸化物半導体により設けられていることが好ましい。
すべて酸化物半導体により設けられていることが好ましい。
本発明の一態様であるバッファ回路は、第１のトランジスタ乃至第６のトランジスタ、
容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子は高電位側の電源線
に接続され、第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第４の
トランジスタの第３端子に接続され、第１のトランジスタの第３端子はバッファ回路の入
力部に接続され、第２のトランジスタの第２端子及び第２のトランジスタの第３端子は低
電位側の電源線に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続さ
れ、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第６のトランジ
スタの第３端子に接続され、第３のトランジスタの第３端子はバッファ回路の入力部に接
続され、第４のトランジスタの第２端子は低電位側の電源線に接続され、第５のトランジ
スタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６の
トランジスタの第１端子及びバッファ回路の出力部に接続され、第５のトランジスタの第
３端子はバッファ回路の入力部に接続され、第６のトランジスタの第２端子は低電位側の
電源線に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路
の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＰチャネ
ル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電
位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とす
るとよい。
容量素子、入力部及び出力部を有し、第１のトランジスタの第１端子は高電位側の電源線
に接続され、第１のトランジスタの第２端子は第２のトランジスタの第１端子及び第４の
トランジスタの第３端子に接続され、第１のトランジスタの第３端子はバッファ回路の入
力部に接続され、第２のトランジスタの第２端子及び第２のトランジスタの第３端子は低
電位側の電源線に接続され、第３のトランジスタの第１端子は高電位側の電源線に接続さ
れ、第３のトランジスタの第２端子は第４のトランジスタの第１端子及び第６のトランジ
スタの第３端子に接続され、第３のトランジスタの第３端子はバッファ回路の入力部に接
続され、第４のトランジスタの第２端子は低電位側の電源線に接続され、第５のトランジ
スタの第１端子は高電位側の電源線に接続され、第５のトランジスタの第２端子は第６の
トランジスタの第１端子及びバッファ回路の出力部に接続され、第５のトランジスタの第
３端子はバッファ回路の入力部に接続され、第６のトランジスタの第２端子は低電位側の
電源線に接続され、前記第１のトランジスタの第２端子は容量素子を介してバッファ回路
の出力部に接続され、前記第１のトランジスタ乃至第６のトランジスタはすべてＰチャネ
ル型トランジスタである。なお、高電位側の電源線は第１の配線と呼んでもよいし、低電
位側の電源線は第２の配線と呼んでもよい。第１の配線及び第２の配線は一定の電位とす
るとよい。
なお、本明細書において「第１端子」は、ソース及びドレインの一方を指し、「第２端
子」は、ソース及びドレインの他方を指す。そして、「第３端子」は、ゲートを指す。
子」は、ソース及びドレインの他方を指す。そして、「第３端子」は、ゲートを指す。
なお、本明細書において「利得」は、入力電圧に対する出力電圧の比である。
なお、本明細書において「駆動能力」は、出力負荷に電流を出力する能力である。
なお、本明細書において、「Ｎチャネル型トランジスタ」とは、ゲート電圧（ソースの
電位に対するゲートの電位）が閾値電圧よりも高いときにオンするすべてのトランジスタ
をいう。「Ｐチャネル型トランジスタ」とは、ゲート電圧（ソースの電位に対するゲート
の電位）が閾値電圧よりも低いときにオンするすべてのトランジスタをいう。従って、「
Ｎチャネル型」または「Ｐチャネル型」という呼称は上記定義した事項以外の事柄を限定
するものではない。
電位に対するゲートの電位）が閾値電圧よりも高いときにオンするすべてのトランジスタ
をいう。「Ｐチャネル型トランジスタ」とは、ゲート電圧（ソースの電位に対するゲート
の電位）が閾値電圧よりも低いときにオンするすべてのトランジスタをいう。従って、「
Ｎチャネル型」または「Ｐチャネル型」という呼称は上記定義した事項以外の事柄を限定
するものではない。
なお、ここでスルーレートは、前記利得と前記駆動能力により決定されるものである。
利得が大きくとも駆動能力が低いと、出力負荷（容量素子）に充電する時間を要する。一
方で、駆動能力が高く、利得が小さい場合には、最終段のトランジスタのＶｇｓを十分に
大きくするために時間を要し、高い駆動能力を発揮するまでに時間を要することになる。
従って、スルーレートを向上させるためには、利得を増大させ、且つ駆動能力を十分に高
くする。
利得が大きくとも駆動能力が低いと、出力負荷（容量素子）に充電する時間を要する。一
方で、駆動能力が高く、利得が小さい場合には、最終段のトランジスタのＶｇｓを十分に
大きくするために時間を要し、高い駆動能力を発揮するまでに時間を要することになる。
従って、スルーレートを向上させるためには、利得を増大させ、且つ駆動能力を十分に高
くする。
駆動能力が高く、高周波成分における利得が大きいバッファ回路を得ることができる。
このようなバッファ回路はスルーレートも高いものとなる。
このようなバッファ回路はスルーレートも高いものとなる。
更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより
構成することが可能なため、簡略な工程により作製することができる。言い換えると、従
来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレート
を向上させることを可能とする。
構成することが可能なため、簡略な工程により作製することができる。言い換えると、従
来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレート
を向上させることを可能とする。
そして、上記効果を有するバッファ回路を可能な限り単純な構成とし、バッファ回路の
占有面積を小さくすることも可能である。
占有面積を小さくすることも可能である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、Ｎチャネル型トランジスタを用いて構成された本発明の一態様であ
るバッファ回路について説明する。
本実施の形態では、Ｎチャネル型トランジスタを用いて構成された本発明の一態様であ
るバッファ回路について説明する。
図１は、本発明の一態様であるバッファ回路１００を示す図である。
図１に示すバッファ回路１００は、第１のトランジスタ乃至第６のトランジスタ、容量
素子、入力部及び出力部を有し、第１のトランジスタ１０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ１０２の第１端子
及び第３のトランジスタ１０３の第３端子に接続され、第２のトランジスタ１０２では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第３端子がバッファ回路１００の入力部
Ｖｉｎに接続され、第３のトランジスタ１０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ１０４の第１端子及び第５のトランジスタ１
０５の第３端子に接続され、第４のトランジスタ１０４では、第２端子が低電位側の電源
線Ｖｓｓに接続され、第３端子がバッファ回路１００の入力部Ｖｉｎに接続され、第５の
トランジスタ１０５では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第
６のトランジスタ１０６の第１端子及びバッファ回路１００の出力部Ｖｏｕｔに接続され
、第６のトランジスタ１０６では、第２端子が低電位側の電源線Ｖｓｓに接続され、第３
端子がバッファ回路１００の入力部Ｖｉｎに接続され、第１のトランジスタ１０１の第２
端子は、容量素子１０７を介して出力部Ｖｏｕｔに接続されている。
素子、入力部及び出力部を有し、第１のトランジスタ１０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ１０２の第１端子
及び第３のトランジスタ１０３の第３端子に接続され、第２のトランジスタ１０２では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第３端子がバッファ回路１００の入力部
Ｖｉｎに接続され、第３のトランジスタ１０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ１０４の第１端子及び第５のトランジスタ１
０５の第３端子に接続され、第４のトランジスタ１０４では、第２端子が低電位側の電源
線Ｖｓｓに接続され、第３端子がバッファ回路１００の入力部Ｖｉｎに接続され、第５の
トランジスタ１０５では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第
６のトランジスタ１０６の第１端子及びバッファ回路１００の出力部Ｖｏｕｔに接続され
、第６のトランジスタ１０６では、第２端子が低電位側の電源線Ｖｓｓに接続され、第３
端子がバッファ回路１００の入力部Ｖｉｎに接続され、第１のトランジスタ１０１の第２
端子は、容量素子１０７を介して出力部Ｖｏｕｔに接続されている。
図１に示すバッファ回路１００は、駆動能力が高く、高周波成分の利得を大きくするこ
とができる。更には、図１に示すバッファ回路は、スルーレートも高いものとなる。更に
は、図１に示すバッファ回路１００は、同一極性のトランジスタにより構成することが可
能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった
同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させること
を可能とする。そして、６のトランジスタと１の容量素子で構成することができるため、
バッファ回路の占有面積は小さい。
とができる。更には、図１に示すバッファ回路は、スルーレートも高いものとなる。更に
は、図１に示すバッファ回路１００は、同一極性のトランジスタにより構成することが可
能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった
同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させること
を可能とする。そして、６のトランジスタと１の容量素子で構成することができるため、
バッファ回路の占有面積は小さい。
ここで、第１のトランジスタ１０１の利得をｇ１、第２のトランジスタ１０２の利得を
ｇ２、第３のトランジスタ１０３の利得をｇ３、第４のトランジスタ１０４の利得をｇ４
、第５のトランジスタ１０５の利得をｇ５、第６のトランジスタ１０６の利得をｇ６、入
力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子１０７の静電容量をＣで表
すと、図１に示すバッファ回路１００の利得は、以下の数式（１）で表される。
ｇ２、第３のトランジスタ１０３の利得をｇ３、第４のトランジスタ１０４の利得をｇ４
、第５のトランジスタ１０５の利得をｇ５、第６のトランジスタ１０６の利得をｇ６、入
力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子１０７の静電容量をＣで表
すと、図１に示すバッファ回路１００の利得は、以下の数式（１）で表される。
すなわち、高周波成分ではｓが極めて大きい（ｇ１、ｇ５＜＜ｓＣ）ため、１／ｓ＝０
とすると、高周波成分の利得は以下の数式（２）で表される。
とすると、高周波成分の利得は以下の数式（２）で表される。
そして、低周波成分ではｓが極めて小さい（ｇ１、ｇ５＞＞ｓＣ）ため、ｓ＝０とする
と、低周波成分の利得は以下の数式（３）で表される。
と、低周波成分の利得は以下の数式（３）で表される。
ここで、上記数式（１）は次のように導出される。第１のトランジスタ１０１の第１端
子と第２端子の間に流れる電流をＩ１とし、第３のトランジスタ１０３の第１端子と第２
端子の間に流れる電流をＩ３とし、第５のトランジスタ１０５の第１端子と第２端子の間
に流れる電流をＩ５とし、容量素子１０７の一方の電極と他方の電極の間に流れる電流を
Ｉ７とすると、これらは以下の数式（４）〜（７）で表される。
子と第２端子の間に流れる電流をＩ１とし、第３のトランジスタ１０３の第１端子と第２
端子の間に流れる電流をＩ３とし、第５のトランジスタ１０５の第１端子と第２端子の間
に流れる電流をＩ５とし、容量素子１０７の一方の電極と他方の電極の間に流れる電流を
Ｉ７とすると、これらは以下の数式（４）〜（７）で表される。
なお、ここでＶａは、第３のトランジスタ１０３の第３端子に接続されたノードの電位
であり、Ｖｂは、第５のトランジスタ１０５の第３端子に接続されたノードの電位である
。上記数式（４）〜（７）を、ＶａとＶｂを含まないように解くことで上記数式（１）が
導出される。
であり、Ｖｂは、第５のトランジスタ１０５の第３端子に接続されたノードの電位である
。上記数式（４）〜（７）を、ＶａとＶｂを含まないように解くことで上記数式（１）が
導出される。
図１に示すバッファ回路１００を用いることで、高周波成分の利得を大きくすることが
できる。これは、第５のトランジスタ１０５の利得を大きくすることで、高周波成分にお
いてバッファ回路１００の利得を増大させるためである。
できる。これは、第５のトランジスタ１０５の利得を大きくすることで、高周波成分にお
いてバッファ回路１００の利得を増大させるためである。
ここで、本発明の一態様である図１に示すバッファ回路の技術的特徴を説明するために
、他のバッファ回路について検討する。
、他のバッファ回路について検討する。
図２は、バッファ回路２００を示す図である。
図２に示すバッファ回路２００は、第１のトランジスタ乃至第４のトランジスタ、容量
素子、入力部及び出力部を有し、第１のトランジスタ２０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ２０２の第１端子
及び第３のトランジスタ２０３の第３端子に接続され、第２のトランジスタ２０２では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第３端子がバッファ回路２００の入力部
Ｖｉｎに接続され、第３のトランジスタ２０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ２０４の第１端子とバッファ回路２００の出
力部Ｖｏｕｔに接続され、第４のトランジスタ２０４では、第２端子が低電位側の電源線
Ｖｓｓに接続され、第３端子がバッファ回路２００の入力部Ｖｉｎに接続され、第１のト
ランジスタ２０１の第２端子は、容量素子２０７を介して出力部Ｖｏｕｔに接続されてい
る。
素子、入力部及び出力部を有し、第１のトランジスタ２０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ２０２の第１端子
及び第３のトランジスタ２０３の第３端子に接続され、第２のトランジスタ２０２では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第３端子がバッファ回路２００の入力部
Ｖｉｎに接続され、第３のトランジスタ２０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ２０４の第１端子とバッファ回路２００の出
力部Ｖｏｕｔに接続され、第４のトランジスタ２０４では、第２端子が低電位側の電源線
Ｖｓｓに接続され、第３端子がバッファ回路２００の入力部Ｖｉｎに接続され、第１のト
ランジスタ２０１の第２端子は、容量素子２０７を介して出力部Ｖｏｕｔに接続されてい
る。
ここで、第１のトランジスタ２０１の利得をｇ１、第２のトランジスタ２０２の利得を
ｇ２、第３のトランジスタ２０３の利得をｇ３、第４のトランジスタ２０４の利得をｇ４
、入力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子２０７の静電容量をＣ
で表すと、図２に示すバッファ回路２００の利得は、以下の数式（８）で表される。
ｇ２、第３のトランジスタ２０３の利得をｇ３、第４のトランジスタ２０４の利得をｇ４
、入力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子２０７の静電容量をＣ
で表すと、図２に示すバッファ回路２００の利得は、以下の数式（８）で表される。
すなわち、高周波成分ではｓが極めて大きい（ｇ１、ｇ３＜＜ｓＣ）ため、１／ｓ＝０
とすると、高周波成分の利得は以下の数式（９）で表される。
とすると、高周波成分の利得は以下の数式（９）で表される。
そして、低周波成分ではｓが極めて小さい（ｇ１、ｇ３＞＞ｓＣ）ため、ｓ＝０とする
と、低周波成分の利得は以下の数式（１０）で表される。
と、低周波成分の利得は以下の数式（１０）で表される。
上記数式（９）には第３のトランジスタ２０３の利得が含まれず、図２のバッファ回路
２００では、第３のトランジスタ２０３の利得が高周波成分の利得の増大に寄与しない。
すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しな
い。更には、上記数式（１０）から、第３のトランジスタ２０３の利得を増大させると、
バッファ回路の低周波成分での利得を減少させる方向に作用する。
２００では、第３のトランジスタ２０３の利得が高周波成分の利得の増大に寄与しない。
すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しな
い。更には、上記数式（１０）から、第３のトランジスタ２０３の利得を増大させると、
バッファ回路の低周波成分での利得を減少させる方向に作用する。
一方で、図１に示すバッファ回路１００では、高電位側の電源線Ｖｄｄに接続された最
終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きく
するなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大
させることができる。
終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きく
するなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大
させることができる。
図３は、バッファ回路３００を示す図である。
図３に示すバッファ回路３００は、第１のトランジスタ乃至第６のトランジスタ、容量
素子、入力部及び出力部を有し、第１のトランジスタ３０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ３０２の第１端子
、第４のトランジスタ３０４の第３端子及び第５のトランジスタ３０５の第３端子に接続
され、第２のトランジスタ３０２では、第２端子が低電位側の電源線Ｖｓｓに接続され、
第３端子は、バッファ回路３００の入力部Ｖｉｎに接続され、第３のトランジスタ３０３
では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第４のトランジスタ３
０４の第１端子と第６のトランジスタ３０６の第３端子に接続され、第３端子がバッファ
回路３００の入力部Ｖｉｎに接続され、第４のトランジスタ３０４では、第２端子が低電
位側の電源線Ｖｓｓに接続され、第５のトランジスタ３０５では、第１端子が高電位側の
電源線Ｖｄｄに接続され、第２端子が第６のトランジスタ３０６の第１端子及びバッファ
回路３００の出力部Ｖｏｕｔに接続され、第６のトランジスタ３０６では、第２端子が低
電位側の電源線Ｖｓｓに接続され、第１のトランジスタ３０１の第２端子は、容量素子３
０７を介してバッファ回路３００の出力部Ｖｏｕｔに接続されている。
素子、入力部及び出力部を有し、第１のトランジスタ３０１では、第１端子及び第３端子
が高電位側の電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ３０２の第１端子
、第４のトランジスタ３０４の第３端子及び第５のトランジスタ３０５の第３端子に接続
され、第２のトランジスタ３０２では、第２端子が低電位側の電源線Ｖｓｓに接続され、
第３端子は、バッファ回路３００の入力部Ｖｉｎに接続され、第３のトランジスタ３０３
では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第４のトランジスタ３
０４の第１端子と第６のトランジスタ３０６の第３端子に接続され、第３端子がバッファ
回路３００の入力部Ｖｉｎに接続され、第４のトランジスタ３０４では、第２端子が低電
位側の電源線Ｖｓｓに接続され、第５のトランジスタ３０５では、第１端子が高電位側の
電源線Ｖｄｄに接続され、第２端子が第６のトランジスタ３０６の第１端子及びバッファ
回路３００の出力部Ｖｏｕｔに接続され、第６のトランジスタ３０６では、第２端子が低
電位側の電源線Ｖｓｓに接続され、第１のトランジスタ３０１の第２端子は、容量素子３
０７を介してバッファ回路３００の出力部Ｖｏｕｔに接続されている。
ここで、第１のトランジスタ３０１の利得をｇ１、第２のトランジスタ３０２の利得を
ｇ２、第３のトランジスタ３０３の利得をｇ３、第４のトランジスタ３０４の利得をｇ４
、第５のトランジスタ３０５の利得をｇ５、第６のトランジスタ３０６の利得をｇ６、入
力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子３０７の静電容量をＣで表
すと、図３に示すバッファ回路３００の高周波成分の利得は、以下の数式（１１）で表さ
れる。
ｇ２、第３のトランジスタ３０３の利得をｇ３、第４のトランジスタ３０４の利得をｇ４
、第５のトランジスタ３０５の利得をｇ５、第６のトランジスタ３０６の利得をｇ６、入
力信号の角周波数をｓ（＝２πｆ（ｆは周波数））、容量素子３０７の静電容量をＣで表
すと、図３に示すバッファ回路３００の高周波成分の利得は、以下の数式（１１）で表さ
れる。
一方で、低周波成分の利得は、以下の数式（１２）で表される。
上記数式（１１）には第５のトランジスタ３０５の利得が含まれず、図３のバッファ回
路３００では、第５のトランジスタ３０５の利得が高周波成分の利得の増大に寄与しない
。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与し
ないことになる。一方で、上述したように、図１に示すバッファ回路１００では、高電位
側の電源線に接続された最終段のトランジスタが利得の増大に寄与するため、該トランジ
スタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることで
バッファ回路の利得を増大させることができる。
路３００では、第５のトランジスタ３０５の利得が高周波成分の利得の増大に寄与しない
。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与し
ないことになる。一方で、上述したように、図１に示すバッファ回路１００では、高電位
側の電源線に接続された最終段のトランジスタが利得の増大に寄与するため、該トランジ
スタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることで
バッファ回路の利得を増大させることができる。
以上本実施の形態にて説明したように、本発明の一態様である図１に示すバッファ回路
は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ
回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上
に形成することもできる。
は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ
回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上
に形成することもできる。
（実施の形態２）
本実施の形態では、Ｐチャネル型トランジスタを用いて構成された本発明の一態様であ
るバッファ回路について説明する。
本実施の形態では、Ｐチャネル型トランジスタを用いて構成された本発明の一態様であ
るバッファ回路について説明する。
図４は、本発明の一態様であるバッファ回路４００を示す図である。
図４に示すバッファ回路４００は、第１のトランジスタ乃至第６のトランジスタ、容量
素子、入力部及び出力部を有し、第１のトランジスタ４０１では、第１端子が高電位側の
電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ４０２の第１端子及び第４のト
ランジスタ４０４の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖｉｎ
に接続され、第２のトランジスタ４０２では、第２端子及び第３端子が低電位側の電源線
Ｖｓｓに接続され、第３のトランジスタ４０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ４０４の第１端子及び第６のトランジスタ４
０６の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖｉｎに接続され、
第４のトランジスタ４０４では、第２端子が低電位側の電源線Ｖｓｓに接続され、第５の
トランジスタ４０５では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第
６のトランジスタ４０６の第１端子及びバッファ回路の出力部Ｖｏｕｔに接続され、第３
端子がバッファ回路４００の入力部Ｖｉｎに接続され、第６のトランジスタ４０６では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第１のトランジスタ４０１の第２端子は
、容量素子４０７を介して出力部Ｖｏｕｔに接続されている。
素子、入力部及び出力部を有し、第１のトランジスタ４０１では、第１端子が高電位側の
電源線Ｖｄｄに接続され、第２端子が第２のトランジスタ４０２の第１端子及び第４のト
ランジスタ４０４の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖｉｎ
に接続され、第２のトランジスタ４０２では、第２端子及び第３端子が低電位側の電源線
Ｖｓｓに接続され、第３のトランジスタ４０３では、第１端子が高電位側の電源線Ｖｄｄ
に接続され、第２端子が第４のトランジスタ４０４の第１端子及び第６のトランジスタ４
０６の第３端子に接続され、第３端子がバッファ回路４００の入力部Ｖｉｎに接続され、
第４のトランジスタ４０４では、第２端子が低電位側の電源線Ｖｓｓに接続され、第５の
トランジスタ４０５では、第１端子が高電位側の電源線Ｖｄｄに接続され、第２端子が第
６のトランジスタ４０６の第１端子及びバッファ回路の出力部Ｖｏｕｔに接続され、第３
端子がバッファ回路４００の入力部Ｖｉｎに接続され、第６のトランジスタ４０６では、
第２端子が低電位側の電源線Ｖｓｓに接続され、第１のトランジスタ４０１の第２端子は
、容量素子４０７を介して出力部Ｖｏｕｔに接続されている。
図４に示すバッファ回路４００は、駆動能力が高く、高周波成分の利得を大きくするこ
とができる。更には、このようなバッファ回路は、スルーレートも高いものとなる。更に
は、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製す
ることができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成
されるバッファ回路のスルーレートを高くすることを可能とする。そして、６のトランジ
スタと１の容量素子で構成することができるため、バッファ回路の占有面積を小さくする
ことも可能である。
とができる。更には、このようなバッファ回路は、スルーレートも高いものとなる。更に
は、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製す
ることができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成
されるバッファ回路のスルーレートを高くすることを可能とする。そして、６のトランジ
スタと１の容量素子で構成することができるため、バッファ回路の占有面積を小さくする
ことも可能である。
以上本実施の形態にて説明したように、本発明の一態様である図４に示すバッファ回路
は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ
回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上
に形成することもできる。
は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ
回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上
に形成することもできる。
１００ バッファ回路
１０１ 第１のトランジスタ
１０２ 第２のトランジスタ
１０３ 第３のトランジスタ
１０４ 第４のトランジスタ
１０５ 第５のトランジスタ
１０６ 第６のトランジスタ
１０７ 容量素子
２００ バッファ回路
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 第３のトランジスタ
２０４ 第４のトランジスタ
２０７ 容量素子
３００ バッファ回路
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 第３のトランジスタ
３０４ 第４のトランジスタ
３０５ 第５のトランジスタ
３０６ 第６のトランジスタ
３０７ 容量素子
４００ バッファ回路
４０１ 第１のトランジスタ
４０２ 第２のトランジスタ
４０３ 第３のトランジスタ
４０４ 第４のトランジスタ
４０５ 第５のトランジスタ
４０６ 第６のトランジスタ
４０７ 容量素子
１０１ 第１のトランジスタ
１０２ 第２のトランジスタ
１０３ 第３のトランジスタ
１０４ 第４のトランジスタ
１０５ 第５のトランジスタ
１０６ 第６のトランジスタ
１０７ 容量素子
２００ バッファ回路
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 第３のトランジスタ
２０４ 第４のトランジスタ
２０７ 容量素子
３００ バッファ回路
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 第３のトランジスタ
３０４ 第４のトランジスタ
３０５ 第５のトランジスタ
３０６ 第６のトランジスタ
３０７ 容量素子
４００ バッファ回路
４０１ 第１のトランジスタ
４０２ 第２のトランジスタ
４０３ 第３のトランジスタ
４０４ 第４のトランジスタ
４０５ 第５のトランジスタ
４０６ 第６のトランジスタ
４０７ 容量素子
Claims (1)
- 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲートは、入力端子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記入力端子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第５のトランジスタのゲートは、前記入力端子と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、出力端子と電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記出力端子と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記容量素子の一対の電極のうちの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の一対の電極のうちの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１の配線は、第１の電位を供給することができる機能を有し、
前記第２の配線は、第２の電位を供給することができる機能を有し、
前記第１の電位は、前記第２の電位よりも高く、
前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第５のトランジスタと、前記第６のトランジスタと、はＰチャネル型トランジスタであることを特徴とするバッファ回路。
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|---|---|---|---|
| JP2014141941A JP5723469B2 (ja) | 2010-05-13 | 2014-07-10 | バッファ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010110995 | 2010-05-13 | ||
| JP2010110995 | 2010-05-13 | ||
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|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011104103A Active JP5581263B2 (ja) | 2010-05-13 | 2011-05-09 | バッファ回路 |
Country Status (3)
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| US10824279B2 (en) * | 2015-02-06 | 2020-11-03 | Apple Inc. | Remote feedback tapping for a touch sensor panel driving circuit |
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| CN111613184B (zh) * | 2020-06-22 | 2021-10-08 | 京东方科技集团股份有限公司 | 源驱动电路和显示装置 |
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| JPS55156427A (en) * | 1979-05-23 | 1980-12-05 | Sharp Corp | Bootstrap buffer circuit |
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| JPS59231916A (ja) * | 1983-06-15 | 1984-12-26 | Nec Corp | 半導体回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
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