KR101906407B1 - 반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법 - Google Patents

반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법 Download PDF

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Abstract

채널 환경 및 메모리 컨트롤러의 온 다이 터미네이션 저항의 미스매치를 고려하여 출력전압의 레벨을 보정하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 메모리 컨트롤러와 전기적으로 연결된 상태에서 기준전압에 기초하여 출력 전압 레벨을 보정한다. 따라서, 반도체 메모리 장치는 신호 충실도가 향상되고 전력 소모가 적다.

Description

반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법{MEMORY SYSTEM CAPABLE OF CALIBRATING OUTPUT VOLTAGE LEVEL OF A SEMICONDUCTOR MEMORY DEVICE, AND METHOD OF CALIBRATING OUTPUT VOLTAGE LEVEL OF A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 출력 전압 레벨을 보정하는 회로 및 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다.
본 발명의 목적은 채널 환경 및 메모리 컨트롤러의 온 다이 터미네이션 저항의 미스매치를 고려하여 출력전압의 레벨을 보정하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 채널 환경 및 메모리 컨트롤러의 온 다이 터미네이션 저항의 미스매치를 고려하여 출력전압의 레벨을 보정하는 반도체 메모리 장치의 출력 전압 보정 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다.
반도체 메모리 장치는 상기 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 시스템은 상기 반도체 메모리 장치의 온 다이 터미네이션 저항을 보정하고, 상기 메모리 컨트롤러의 온 다이 터미네이션 저항을 보정한 후, 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러의 풀업 터미네이션 회로가 공급하는 전류에 기초하여 상기 기준전압을 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 출력 회로, 온 다이 터미네이션(ODT) 보정 회로 및 출력 전압 레벨 보정 회로를 포함할 수 있다.
출력 회로는 메모리 셀 어레이에 저장된 데이터를 출력 패드들에 출력한다. 온 다이 터미네이션 보정 회로는 상기 출력 패드들에 연결된 터미네이션 저항들을 보정한다. 출력 전압 레벨 보정 회로는 상기 출력 패드들의 출력 전압 레벨을 보정한다.
본 발명의 하나의 실시예에 의하면, 상기 출력 전압 레벨 보정 회로는 상기 출력 패드들에 연결된 풀업 터미네이션 회로가 공급하는 전류의 크기를 조절함으로써 상기 출력 패드들의 출력 전압 레벨을 보정할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 출력 전압 레벨 보정 회로는 제 1 풀업 터미네이션 회로, 제 1 풀다운 터미네이션 회로, 제 2 풀업 터미네이션 회로, 제 2 풀다운 터미네이션 회로, 비교 회로 및 풀업 카운터를 포함할 수 있다.
제 1 풀업 터미네이션 회로는 제 1 출력 패드에 연결되고, 출력 전압 레벨 보정 모드에서 턴온된다. 제 1 풀다운 터미네이션 회로는 상기 제 1 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다. 제 2 풀업 터미네이션 회로는 제 2 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다. 제 2 풀다운 터미네이션 회로는 상기 제 2 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 비교 회로는 상기 제 1 출력 패드의 전압과 상기 제 2 출력 패드의 전압을 비교한다. 풀업 카운터는 상기 비교 회로의 출력전압에 기초하여 보정 코드를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 풀업 터미네이션 회로가 공급하는 전류의 크기는 상기 보정 코드에 응답하여 조절될 수 있다.
상기 메모리 컨트롤러는 제 1 패드, 제 2 패드, 제 3 풀업 터미네이션 회로, 제 3 풀다운 터미네이션 회로, 제 4 풀업 터미네이션 회로 및 제 4 풀다운 터미네이션 회로를 포함할 수 있다.
제 3 풀업 터미네이션 회로는 상기 제 1 패드에 연결되고, 출력 전압 레벨 보정 모드에서 턴오프된다. 제 3 풀다운 터미네이션 회로는 상기 제 1 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 제 4 풀업 터미네이션 회로는 상기 제 2 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 제 4 풀다운 터미네이션 회로는 상기 제 2 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다.
본 발명의 하나의 실시예에 의하면, 상기 출력 전압 레벨 보정 모드에서, 상기 제 1 풀업 터미네이션 회로는 제 1 채널을 통해 상기 제 3 풀다운 터미네이션 회로에 전기적으로 연결될 수 있고, 상기 제 2 풀다운 터미네이션 회로는 제 2 채널을 통해 상기 제 4 풀업 터미네이션 회로에 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 출력 패드의 전압은 제 4 풀업 터미네이션 회로가 공급하는 전류와 상기 제 2 풀다운 터미네이션 회로의 터미네이션 저항 값에 의해 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 출력 전압 보정 방법은 반도체 메모리 장치의 온 다이 터미네이션 저항을 보정하는 단계, 메모리 컨트롤러의 온 다이 터미네이션 저항을 보정하는 단계, 채널을 통해 반도체 메모리 장치와 메모리 컨트롤러를 전기적으로 연결하는 단계, 및 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정하는 단계는 상기 반도체 메모리 장치의 제 1 출력 패드에 연결된 풀업 터미네이션 회로를 턴온시키고, 상기 반도체 메모리 장치의 제 1 출력 패드에 연결된 풀다운 터미네이션 회로를 턴오프시키는 단계, 상기 반도체 메모리 장치의 제 2 출력 패드에 연결된 풀업 터미네이션 회로를 턴오프시키고, 상기 반도체 메모리 장치의 제 2 출력 패드에 연결된 풀다운 터미네이션 회로를 턴온시키는 단계, 상기 메모리 컨트롤러의 제 1 패드에 연결된 풀업 터미네이션 회로를 턴오프시키고, 상기 메모리 컨트롤러의 제 1 패드에 연결된 풀다운 터미네이션 회로를 턴온시키는 단계, 상기 메모리 컨트롤러의 제 2 패드에 연결된 풀업 터미네이션 회로를 턴온시키고, 상기 메모리 컨트롤러의 제 2 패드에 연결된 풀다운 터미네이션 회로를 턴오프시키는 단계, 상기 반도체 메모리 장치의 제 1 출력 패드의 전압과 상기 반도체 메모리 장치의 제 2 출력 패드의 전압을 서로 비교하여 제 1 신호를 발생하는 단계, 및 상기 제 1 신호에 기초하여 상기 제 1 출력 패드에 연결된 풀업 터미네이션 회로가 공급하는 전류의 크기를 조절하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정하는 단계는 상기 반도체 메모리 장치의 제 1 출력 패드와 상기 메모리 컨트롤러의 제 1 패드를 제 1 채널을 통해 전기적으로 연결하는 단계, 및 상기 반도체 메모리 장치의 제 2 출력 패드와 상기 메모리 컨트롤러의 제 2 패드를 제 2 채널을 통해 전기적으로 연결하는 단계를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 메모리 셀 어레이, 출력 회로, 온 다이 터미네이션(ODT) 보정 회로 및 출력 전압 레벨 보정 회로를 포함한다.
출력 회로는 상기 메모리 셀 어레이에 저장된 데이터를 출력 패드들에 출력한다. 온 다이 터미네이션(ODT) 보정 회로는 상기 출력 패드들에 연결된 터미네이션 저항들을 보정한다. 출력 전압 레벨 보정 회로는 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정한다.
본 발명의 실시예에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 채널 환경 및 메모리 컨트롤러의 온 다이 터미네이션 저항의 미스매치를 고려하여 출력전압의 레벨을 보정한다. 따라서, 반도체 메모리 장치는 신호 충실도가 향상되고 전력 소모가 적다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치에 포함된 온 다이 터미네이션 보정 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 반도체 메모리 장치에 포함된 출력 전압 레벨 보정 회로의 하나의 예를 나타내는 블록도이다.
도 4는 출력 전압 레벨 보정 모드에서, 도 3의 출력 전압 레벨 보정 회로의동작을 설명하기 위해 간략화하여 다시 그린 도면이다.
도 5는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 출력 전압 레벨 보정 방법을 나타내는 흐름도이다.
도 6은 도 5에 도시된 반도체 메모리 장치의 출력 전압 레벨 보정 방법을 상세히 나타낸 흐름도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 8은 도 7의 메모리 시스템을 구성하는 하나의 메모리 모듈을 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 적층 메모리 장치의 하나의 예를 나타내는 간략화된 투시도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템은 반도체 메모리 장치(10) 및 메모리 컨트롤러(20)을 포함한다.
메모리 컨트롤러(20)는 어드레스 신호(ADDR) 및 제어신호(CNTR)를 발생시키고 버스들을 통해서 반도체 메모리 장치(10)에 제공한다. 데이터(DATA)는 버스를 통해서 메모리 컨트롤러(20)에서 반도체 메모리 장치(10)로 전송되거나, 버스를 통해서 반도체 메모리 장치(10)에서 메모리 컨트롤러(20)로 전송된다.
반도체 메모리 장치(10)는 메모리 셀 어레이(12), 로우 디코더(13), 칼럼 디코더(14), 온 다이 터미네이션(ODT) 보정 회로(100), 출력 전압 레벨 보정 회로(200) 및 출력 회로(300)를 포함할 수 있다. 출력 회로(300)는 출력 드라이버(310)을 포함할 수 있다. 반도체 메모리 장치(10)는 외부 장치와 신호들 및 데이터를 수신하기 위한 패드를(PADS)을 포함할 수 있다.
반도체 메모리 장치(10)는 메모리 컨트롤러(20)의 구동 정보에 기초하여 기준전압을 발생하고, 메모리 컨트롤러(20)와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정할 수 있다.
출력 전압 레벨 보정 회로(200)는 패드들(16, 17)에 연결되어 있으며, 패드들(16, 17)을 통해 메모리 컨트롤러(20)와 통신을 한다. 패드(16)은 출력 핀(DQ5)에 연결될 수 있고, 패드(17)은 출력 핀(DQ5)에 연결될 수 있다. 반도체 메모리 장치(10)는 온 다이 터미네이션(ODT) 보정 회로(100)와 반도체 메모리 장치(10)의 외부에 있는 외부 저항(18)을 연결하기 위한 패드(15)를 포함할 수 있다.
도 1의 메모리 시스템은 반도체 메모리 장치(10)의 온 다이 터미네이션 저항을 보정하고, 메모리 컨트롤러(20)의 온 다이 터미네이션 저항을 보정한 후, 반도체 메모리 장치(10)의 출력 전압의 레벨을 보정할 수 있다.
도 2는 도 1의 반도체 메모리 장치에 포함된 온 다이 터미네이션 보정 회로(100)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 온 다이 터미네이션 보정 회로(100)는 패드(15), 풀업 터미네이션 회로(110), 풀업 터미네이션 회로(120), 풀다운 터미네이션 회로(130), 기준전압 발생회로(140), 제 1 비교회로(145), 제 2 비교회로(155), 풀업 카운터(150) 및 풀다운 카운터(160)을 포함할 수 있다. 패드(15)에는 반도체 메모리 장치(10)의 외부에 있는 외부 저항(18)이 연결될 수 있다. 풀업 터미네이션 회로(110)는 PMOS 트랜지스터들, NMOS 트랜지스터들, 또는 저항 소자를 포함할 수 있으며, 풀업 보정 코드(PCODE)에 응답하여 턴온될 수 있다. 풀다운 터미네이션 회로(130)는 PMOS 트랜지스터들, NMOS 트랜지스터들, 또는 저항 소자를 포함할 수 있으며, 풀다운 보정 코드(NCODE)에 응답하여 턴온될 수 있다. 풀업 터미네이션 회로(120)은 풀업 터미네이션 회로(110)과 동일한 회로 구성을 가지며, 풀다운 터미네이션 회로(130)에 연결되어 있다. 풀업 터미네이션 회로(110)는 외부 저항(18)에 연결되어 있다.
기준전압 발생회로(140)는 기준전압(VREF)을 발생한다. 제 1 비교회로(145)는 기준전압(VREF)과 패드(15)의 전압을 비교하고, 제 2 비교회로(155)는 기준전압(VREF)과 풀다운 터미네이션 회로(130)와 풀업 터미네이션 회로(120)의 연결 노드의 전압을 비교한다. 풀업 카운터(150)는 제 1 비교회로(145)의 출력신호에 기초하여 풀업 보정 코드(PCODE)를 발생하고, 풀다운 카운터(160)는 제 2 비교회로(155)의 출력신호에 기초하여 풀다운 보정 코드(NCODE)를 발생한다.
온 다이 터미네이션 보정 회로(100)는 상기 제 1 비교회로(145) 및 제 2 비교회로(155)에 의한 비교 동작을 반복하고 풀업 터미네이션 회로(110), 풀다운 터미네이션 회로(130) 및 풀업 터미네이션 회로(120)의 저항 값을 조절한다. 이러한 보정 과정을 통해 풀업 터미네이션 회로(110)의 저항 값은 외부 저항(18)의 저항 값과 동일해진다. 예를 들어, 외부 저항(18)의 저항 값은 240 ohms일 수 있다.
도 3은 도 1의 반도체 메모리 장치에 포함된 출력 전압 레벨 보정 회로(200)의 하나의 예를 나타내는 블록도이다.
도 3을 참조하면, 출력 전압 레벨 보정 회로(200)는 제 1 출력 전압 레벨 보정부(202), 제 2 출력 전압 레벨 보정부(204) 및 채널들(TL1, TL2)을 포함할 수 있다. 제 1 출력 전압 레벨 보정부(202)는 반도체 메모리 장치(10)에 포함된 회로이고, 제 2 출력 전압 레벨 보정부(204)는 메모리 컨트롤러(20)에 포함된 회로이다.
본 발명의 하나의 실시예에 의하면, 제 1 출력 전압 레벨 보정부(204)는 제 1 풀업 터미네이션 회로(210), 제 1 풀다운 터미네이션 회로(220), 제 2 풀업 터미네이션 회로(230), 제 2 풀다운 터미네이션 회로(240), 비교 회로(250) 및 풀업 카운터(255)를 포함할 수 있다.
제 1 풀업 터미네이션 회로(210)는 제 1 출력 패드(PAD1)에 연결되고, 출력 전압 레벨 보정 모드에서 턴온된다. 제 1 풀다운 터미네이션 회로(220)는 제 1 출력 패드(PAD1)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다. 제 2 풀업 터미네이션 회로(230)는 제 2 출력 패드(PAD2)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다. 제 2 풀다운 터미네이션 회로(240)는 상기 제 2 출력 패드(PAD2)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 비교 회로(250)는 상기 제 1 출력 패드(PAD21의 전압과 상기 제 2 출력 패드(PAD2)의 전압을 비교한다. 풀업 카운터(255)는 비교 회로(250)의 출력전압에 기초하여 보정 코드(PCODE_A)를 발생한다.
제 2 출력 전압 레벨 보정부(204)는 제 1 패드(PAD3), 제 2 패드(PAD4), 제 3 풀업 터미네이션 회로(260), 제 3 풀다운 터미네이션 회로(270), 제 4 풀업 터미네이션 회로(280) 및 제 4 풀다운 터미네이션 회로(290)를 포함할 수 있다.
제 3 풀업 터미네이션 회로(260)는 제 1 패드(PAD3)에 연결되고, 출력 전압 레벨 보정 모드에서 턴오프된다. 제 3 풀다운 터미네이션 회로(270)는 제 1 패드(PAD3)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 제 4 풀업 터미네이션 회로(280)는 제 2 패드(PAD4)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온된다. 제 4 풀다운 터미네이션 회로(290)는 제 2 패드(PAD4)에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프된다.
출력 전압 레벨 보정 모드에서, 제 1 풀업 터미네이션 회로(210)는 제 1 채널(TL1)을 통해 상기 제 3 풀다운 터미네이션 회로(270)에 전기적으로 연결될 수 있고, 제 2 풀다운 터미네이션 회로(240)는 제 2 채널(TL2)을 통해 제 4 풀업 터미네이션 회로(280)에 전기적으로 연결될 수 있다.
상기 출력 전압 레벨 보정 회로(200)는 제 1 출력 패드(PAD1)에 연결된 풀업 터미네이션 회로가 공급하는 전류의 크기를 조절함으로써 출력 패드(PAD1)의 출력 전압 레벨을 보정할 수 있다.
도 4는 출력 전압 레벨 보정 모드에서, 도 3의 출력 전압 레벨 보정 회로의동작을 설명하기 위해 간략화하여 다시 그린 도면이다.
도 4를 참조하면, 출력 전압 레벨 보정 모드에서, 제 1 풀업 터미네이션 회로(210)는 제 1 전류원(IS1)으로 표시할 수 있고, 제 2 풀다운 터미네이션 회로(240)는 제 1 온 다이 터미네이션 저항(ODT1)으로 표시할 수 있고, 제 3 풀다운 터미네이션 회로(270)는 제 2 온 다이 터미네이션 저항(ODT2)으로 표시할 수 있고, 제 4 풀업 터미네이션 회로(280)는 제 2 전류원(IS2)으로 표시할 수 있다.
출력 전압 레벨 보정 모드에서, 제 4 풀업 터미네이션 회로(280), 제 2 채널(TL2) 및 제 2 풀다운 터미네이션 회로(240)는 하나의 전류 경로(PTH_B)를 형성한다. 또한, 출력 전압 레벨 보정 모드에서, 제 1 풀업 터미네이션 회로(210), 제 1 채널(TL1) 및 제 3 풀다운 터미네이션 회로(270)는 하나의 전류 경로(PTH_A)를 형성한다.
메모리 컨트롤러(20)에 포함된 제 2 전류원(IS2)과 반도체 메모리 장치(10)에 포함된 제 1 온 다이 터미네이션 저항(ODT1)이 이루는 전압, 즉 제 2 출력 패드(PAD2)의 전압이 비교기(250)의 기준전압이 된다. 비교기(250)는 제 1 출력 패드(PAD1)의 전압과 제 2 출력 패드(PAD2)의 전압을 비교한다. 풀업 카운터(255)는 비교기(250)의 출력전압에 기초하여 보정 코드(PCODE_A)를 발생한다. 제 1 풀업 터미네이션 회로(210)가 공급하는 전류의 크기, 즉 제 1 전류원(IS1)의 크기는 보정 코드(PCODE_A)에 응답하여 조절된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 채널 환경과 메모리컨트롤러의 온 다이 터미네이션 저항 값을 고려하여 출력전압의 레벨을 보정할 수 있다.
도 5는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 출력 전압 레벨 보정 방법을 나타내는 흐름도이다.
도 5를 참조하면, 출력 전압 레벨 보정 방법은 다음의 동작을 포함할 수 있다.
1) 반도체 메모리 장치의 온 다이 터미네이션 저항을 보정한다(S1).
2) 메모리 컨트롤러의 온 다이 터미네이션 저항을 보정한다(S2).
3) 채널을 통해 반도체 메모리 장치와 메모리 컨트롤러를 전기적으로 연결한다(S3).
4) 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정한다(S4).
도 6은 도 5에 도시된 반도체 메모리 장치의 출력 전압 레벨 보정 방법을 상세히 나타낸 흐름도이다.
도 6을 참조하면, 반도체 메모리 장치의 출력 전압 레벨 보정 방법은 다음의 동작들을 포함할 수 있다.
1) 상기 반도체 메모리 장치의 제 1 출력 패드와 상기 메모리 컨트롤러의 제 1 패드를 제 1 채널을 통해 전기적으로 연결한다(S31).
2) 상기 반도체 메모리 장치의 제 2 출력 패드와 상기 메모리 컨트롤러의 제 2 패드를 제 2 채널을 통해 전기적으로 연결한다(S32).
3) 상기 반도체 메모리 장치의 제 1 출력 패드에 연결된 풀업 터미네이션 회로를 턴온시키고, 상기 반도체 메모리 장치의 제 1 출력 패드에 연결된 풀다운 터미네이션 회로를 턴오프시킨다(S33).
4) 상기 반도체 메모리 장치의 제 2 출력 패드에 연결된 풀업 터미네이션 회로를 턴오프시키고, 상기 반도체 메모리 장치의 제 2 출력 패드에 연결된 풀다운 터미네이션 회로를 턴온시킨다(S34).
5) 상기 메모리 컨트롤러의 제 1 패드에 연결된 풀업 터미네이션 회로를 턴오프시키고, 상기 메모리 컨트롤러의 제 1 패드에 연결된 풀다운 터미네이션 회로를 턴온시킨다(S35).
6) 상기 메모리 컨트롤러의 제 2 패드에 연결된 풀업 터미네이션 회로를 턴온시키고, 상기 메모리 컨트롤러의 제 2 패드에 연결된 풀다운 터미네이션 회로를 턴오프시킨다(S36).
7) 상기 반도체 메모리 장치의 제 1 출력 패드의 전압과 상기 반도체 메모리 장치의 제 2 출력 패드의 전압을 서로 비교하여 제 1 신호를 발생하고, 상기 제 1 신호에 기초하여 상기 제 1 출력 패드에 연결된 풀업 터미네이션 회로가 공급하는 전류의 크기를 조절한다(S37).
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 7을 참조하면, 메모리 시스템(30)은 마더보드(31), 칩셋(또는 컨트롤러)(40), 슬롯들(35_1, 35_2), 메모리 모듈들(50, 60), 전송선들(33, 34)을 포함할 수 있다. 버스들(37, 39)은 칩셋(40)을 슬롯들(35_1, 35_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(31)의 PCB 위에 있는 버스들(37, 39) 각각을 종단(terminale)할 수 있다.
도 7에는 편의상 2 개의 슬롯들(35_1, 35_2)과 2 개의 메모리 모듈들(50, 60)을 도시하였지만, 메모리 시스템(30)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(40)은 마더보드(31)의 PCB 상에 장착될 수 있으며, 메모리 시스템(30)의 동작을 제어할 수 있다. 칩셋(40)은 커넥터들(connectors)(41_1, 41_2)과 컨버터들(43_1, 43_2)를 포함할 수 있다.
컨버터(43_1)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-1)을 통해 전송선(33)에 출력한다. 컨버터(43_1)은 전송선(33)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다.
컨버터(43_2)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-2)을 통해 전송선(34)에 출력한다. 컨버터(43_2)은 전송선(34)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다. 메모리 시스템(30)에 포함된 전송선들(33, 34)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(50)은 복수의 메모리 장치들(55_1 ~ 55_n), 제 1 커넥터(57), 제 2 커넥터(51) 및 컨버터들(53)을 포함할 수 있다. 메모리 모듈(60)은 복수의 메모리 장치들(65_1 ~ 65_n), 제 1 커넥터(57'), 제 2 커넥터(51') 및 컨버터들(53')을 포함할 수 있다.
제 1 커넥터(57)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(51)는 고속 신호를 전송하기 위한 전송선(33)에 연결될 수 있다.
컨버터(53)는 제 2 커넥터(51)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(55_1 ~ 55_n)에 출력한다. 또한, 컨버터(53)는 복수의 메모리 장치들(55_1 ~ 55_n)로부터 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 제 2 커넥터(51)에 출력한다.
도 7에 포함된 복수의 메모리 장치들(55_1 ~ 55_n, 65_1 ~ 65_n)은 상기 본 발명의 실시예들에 따른 반도체 메모리 장치들일 수 있다. 따라서, 복수의 메모리 장치들(55_1 ~ 55_9)은 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정할 수 있다.
도 8은 도 7의 메모리 시스템을 구성하는 하나의 메모리 모듈을 나타내는 도면이다.
도 8를 참조하면, 메모리 모듈은 제 1 커넥터(57), 복수의 메모리 장치들(55_1 ~ 55_9), 복수의 컨버터들(53_1 ~53_9), 복수의 제 2 커넥터들(51_1 ~ 51_9)을 포함할 수 있다. 도 12에 도시된 바와 같이, 전송선(33)은 복수의 광섬유(optical fibers)일 수 있다.
도 8에 포함된 복수의 메모리 장치들(55_1 ~ 55_9)은 상기 본 발명의 실시예들에 따른 반도체 메모리 장치들일 수 있다. 따라서, 복수의 메모리 장치들(55_1 ~ 55_9)은 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 적층 메모리 장치(300)의 하나의 예를 나타내는 간략화된 투시도이다.
도 9를 참조하면, 적층 메모리 장치(300)는 관통 전극(Through-Silicon Via)(2560)에 의해 전기적으로 연결된 인터페이스 칩(310) 및 메모리 칩들(320, 330, 340, 350)을 포함한다. 도 9에는 두 개의 행으로 배치된 관통 전극(360)이 도시되어 있지만, 적층 반도체 장치(300)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 메모리 장치(300)에 포함된 메모리 칩들(320, 330, 340, 350)은 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정할 수 있다. 인터페이스 칩(310)은 메모리 칩들(320, 330, 340, 350)과 외부 장치 사이에서 인터페이스를 수행한다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템(400)의 하나의 예를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 전자시스템(400)은 제어기(410), 입출력 장치(420), 기억 장치(430), 인터페이스(440), 및 버스(450)를 구비할 수 있다. 기억 장치(430)는 본 발명의 실시 예들에 따른 반도체 메모리 장치일 수 있다. 기억 장치(430)에 포함된 반도체 메모리 장치들은 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정할 수 있다. 버스(450)는 제어기(410), 입출력 장치(420), 기억 장치(430), 및 상기 인터페이스(440) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(3030)는 데이터 및/또는 제어기(410)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(430)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
인터페이스(440)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(440)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(440)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(400)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(400)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 반도체 장치에 적용이 가능하며, 특히 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 메모리 장치
20: 메모리 컨트롤러
100: 온 다이 터미네이션(ODT) 보정 회로
200: 출력 전압 레벨 보정 회로
300: 출력 회로

Claims (10)

  1. 메모리 컨트롤러; 및
    반도체 메모리 장치;를 포함하며
    상기 반도체 메모리 장치는,
    메모리 셀 어레이에 저장된 데이터를 출력 패드를 통해 상기 메모리 컨트롤러로 출력하는 출력 회로;
    상기 출력 패드에 연결된 온 다이 터미네이션 저항(ODT)을 보정하는 온 다이 터미네이션 보정 회로; 및
    상기 메모리 컨트롤러의 구동 정보에 기초하여 기준전압을 발생하고, 상기 메모리 컨트롤러와 전기적으로 연결된 상태에서 상기 기준전압에 기초하여 출력 전압 레벨을 보정하는 출력 전압 레벨 보정 회로;를 포함하며,
    상기 반도체 메모리 장치의 온 다이 터미네이션 저항을 보정하고 상기 메모리 컨트롤러의 온 다이 터미네이션 저항을 보정한 후, 상기 반도체 메모리 장치의 출력 전압의 레벨을 보정하는 메모리 시스템.
  2. 삭제
  3. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 컨트롤러의 풀업 터미네이션 회로가 공급하는 전류에 기초하여상기 기준전압을 발생하는 것을 특징으로 하는 메모리 시스템.
  4. 삭제
  5. 제 1 항에서, 상기 출력 전압 레벨 보정 회로는
    상기 출력 패드에 연결된 풀업 터미네이션 회로가 공급하는 전류의 크기를 조절함으로써 상기 출력 패드의 출력 전압 레벨을 보정하는 것을 특징으로 하는 메모리 시스템.
  6. 제 1 항에 있어서, 상기 출력 전압 레벨 보정 회로는
    제 1 출력 패드에 연결되고, 출력 전압 레벨 보정 모드에서 턴온되는 제 1 풀업 터미네이션 회로;
    상기 제 1 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프되는 제 1 풀다운 터미네이션 회로;
    제 2 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프되는 제 2 풀업 터미네이션 회로;
    상기 제 2 출력 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온되는 제 2 풀다운 터미네이션 회로;
    상기 제 1 출력 패드의 전압과 상기 제 2 출력 패드의 전압을 비교하는 비교 회로; 및
    상기 비교 회로의 출력전압에 기초하여 보정 코드를 발생하는 풀업 카운터를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에서,
    상기 제 1 풀업 터미네이션 회로가 공급하는 전류의 크기는 상기 보정 코드에 응답하여 조절되는 것을 특징으로 하는 메모리 시스템.
  8. 제 6 항에 있어서, 상기 메모리 컨트롤러는
    제 1 패드;
    제 2 패드;
    상기 제 1 패드에 연결되고, 출력 전압 레벨 보정 모드에서 턴오프되는 제 3 풀업 터미네이션 회로;
    상기 제 1 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온되는 제 3 풀다운 터미네이션 회로;
    상기 제 2 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴온되는 제 4 풀업 터미네이션 회로; 및
    상기 제 2 패드에 연결되고, 상기 출력 전압 레벨 보정 모드에서 턴오프되는 제 4 풀다운 터미네이션 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 출력 전압 레벨 보정 모드에서, 상기 제 1 풀업 터미네이션 회로는 제 1 채널을 통해 상기 제 3 풀다운 터미네이션 회로에 전기적으로 연결되고, 상기 제 2 풀다운 터미네이션 회로는 제 2 채널을 통해 상기 제 4 풀업 터미네이션 회로에 전기적으로 연결되는 것을 특징으로 하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제 2 출력 패드의 전압은 제 4 풀업 터미네이션 회로가 공급하는 전류와 상기 제 2 풀다운 터미네이션 회로의 터미네이션 저항 값에 의해 결정되는 것을 특징으로 하는 메모리 시스템.
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