KR20150068780A - 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법 - Google Patents

Abstract

온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법이 개시된다. 본 발명의 일실시예에 따른 반도체 장치는 신호 전송 경로에 터미네이션 저항을 제공하기 위한 복수 개의 저항들을 포함하며, 상기 복수 개의 저항들은 적어도 두 가지 타입의 저항들을 포함하는 드라이버 회로와, 상기 적어도 두 가지 타입의 저항들 간의 부정합(mismatch)을 보상하기 위해 상기 드라이버 회로에 전기적으로 연결되는 더미 회로 및 상기 저항들 간의 부정합(mismatch)을 검출한 결과에 기반하여 상기 더미 회로를 제어하는 제어부를 포함하는 것을 특징으로 한다.

Description

온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법{BUFFER CIRCUIT COMPENSATING MISMATCH OF ON DIE TERMINATION RESISTORS, SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}

본 발명은 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법에 관한 것으로서, 상세하게는 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법에 관한 것이다.

온 다이 터미네이션(on-die termination, ODT) 저항은 메모리 컨트롤러와 반도체 장치간의 인터페이스에서 신호 반사(signal reflection)를 최소화함으로써 신호 충실도(signal integrity)를 향상시키기 위하여 도입되었다. 온 다이 터미네이션 저항은 반도체 칩 내에 구비되어, 전송선의 임피던스와 매칭된 터미네이션 저항(termination resistor, RTT)을 신호 전송 경로에 제공함으로써 신호 반사를 억제할 수 있다.

신호를 송수신하는 드라이버 회로(또는, 버퍼 회로)는 온 다이 터미네이션 저항들을 포함할 수 있으며, 상기 온 다이 터미네이션 저항들은 서로 다른 타입의 저항들을 포함할 수 있다. 저항은 공정(process; P), 전압(voltage; V), 및 온도(temperature; T)에 따라 저항값이 변하게 되는데,

다른 타입 저항들을 포함하는 경우, PVT(Process-공정, Voltage-전압, Temperature-온도)에 따라서 각 타입의 저항의 저항값의 변화 정도는 다를 수 있으며, 이에 따라 온 다이 터미네이션 저항들 간에 부정합(mismatch)이 발생할 수 있다. 이러한 저항간 부정합(mismatch)에 의하여 신호 반사(signal reflection)를 최소화 시키지 못하여 SI특성이 저하되는 문제가 발생될 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, PVT의 변화에 따른 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법을 제공하는 것을 목적으로 한다.

본 발명의 일실시예에 따른 반도체 장치는, 신호 전송 경로에 터미네이션 저항을 제공하기 위한 복수 개의 저항들을 포함하며, 상기 복수 개의 저항들은 적어도 두 가지 타입의 저항들을 포함하는 드라이버 회로와, 상기 적어도 두 가지 타입의 저항들 간의 부정합(mismatch)을 보상하기 위해 상기 드라이버 회로에 전기적으로 연결되는 더미 회로 및 상기 저항들 간의 부정합(mismatch)을 검출한 결과에 기반하여 상기 더미 회로를 제어하는 제어부를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 드라이버 회로는, 제어 코드에 따라 상기 저항들을 상기 신호 전송 경로에 선택적으로 연결시키는 복수개의 스위칭 수단들을 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 복수개의 저항들은, 서로 다른 공정에 따라 구현되는 제1 타입저항 및 제2 타입 저항을 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제1 타입 저항은 웰(Well) 저항, 폴리(Poly) 저항 및 메탈(Metal) 저항들 중 어느 하나의 저항이며, 상기 제2 타입 저항은 웰(Well) 저항, 폴리(Poly) 저항 및 메탈(Metal) 저항들 중 다른 하나인 것을 특징으로 하는 반도체 장치.

또한 바람직하게는, 상기 더미 회로는 상기 부정합(mismatch)을 보상하기 위한 더미 저항 및 상기 제어부의 출력 신호에 의해 상기 더미 저항을 상기 신호 전송경로에 선택적으로 연결시키는 스위칭 수단을 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 더미 저항은, 상기 드라이버 회로내의 복수개의 저항들 중 가장 큰 저항값에 상응하는 저항값을 가지는 것을 특징으로 하는 더미 회로를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제어부는, 저항 변동을 검출함에 의해 드라이버 회로내의 다른 타입의 저항간의 부정합(mismatch)을 검출하는 저항 변동 검출회로 및 상기 검출 결과에 따라 상기 더미 회로내의 더미 저항을 선택하는 더미 선택 신호를 출력하는 더미 회로 선택부를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 저항 변동 검출회로는, 제1 타입에 해당하는 하나 이상의 제1 저항들과 제2 타입에 해당하는 하나 이상의 제2 저항들 및 상기 제1 저항들에 따른 제1 저항값과 상기 제2 저항들에 따른 제2저항값을 비교하는 하나 이상의 비교기를 포함하는 것을 특징으로 한다.

또한 바람직하게는 상기 더미 회로 선택부는, 상기 검출 결과 및 제어 코드를 입력받는 제1 연산기 및 상기 제1 연산기로부터의 연산 결과를 수신하여 상기 더미 선택 신호를 출력하는 제2 연산기를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 더미 회로 선택부는, 상기 제어 코드가 기 설정된 값을 가지며, 상기 저항간 부정합(mismatch)이 기준값 이상일 때 상기 더미 선택 신호를 활성화하는 것을 특징으로 한다.

또한 바람직하게는, 상기 더미 회로 선택부는, 상기 제어 코드에 따라, 상기 드라이버 회로 내의 제1 타입의 저항들과 상기 신호 전송 경로의 연결이 차단되고, 상기 드라이버 회로 내의 제2 타입의 적어도 하나의 저항이 상기 신호 전송 경로에 연결될 때 상기 더미 선택 신호를 활성화하는 것을 특징으로 한다.

한편, 본 발명의 일 실시예에 따른 버퍼 회로는, 온 다이 터미네이션 저항들을 포함하고, 제어 코드에 따라 상기 온 다이 터미네이션 저항들 중 적어도 일부를 신호 전송 경로에 연결하는 드라이버 회로 및 상기 온 다이 터미네이션 회로들의 저항간 부정합을 보상하기 위해 상기 신호 전송 경로에 연결된 더미 회로를 포함하며, 상기 온 다이 터미네이션 저항들은 적어도 제1 타입 저항들 및 제2 타입 저항들을 포함하고, 상기 더미 회로는 상기 제1 타입 또는 제2 타입의 저항에 해당하는 더미 저항을 포함하는 것을 특징으로 한다.

상술한 바와 같은 본 발명에 따른 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법에 따르면, 더미 저항을 온 다이 터미네이션 저항에 연결함으로써, 서로 다른 타입들을 포함하는 온 다이 터미네이션 저항들의 PVT 변화에 따른 저항간 부정합을 보상할 수 있다.

또한, 본 발명에 따른 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법에 따르면, 온 다이 터미네이션 저항들의 저항간 부정합을 보상함으로써, 전송라인과 온 다이 터미네이션 회로(ODT) 간 임피던스 매칭을 위한 이상적인 터미네이션 저항을 제공할 수 있다.

또한, 본 발명에 따른 버퍼 회로, 반도체 장치 및 반도체 장치의 동작방법에 따르면, 온 다이 터미네이션 저항들에 서로 다른 타입의 저항들을 적용함으로써, 회로의 구성을 최소화하여 비용절감 및 집적화에 유리하다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 버퍼를 구체화한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 제 1 드라이버을 구체화한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 데이터 버퍼을 구체화한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 데이터 버퍼의 온 다이 터미네이션 회로와 더미 회로의 저항을 제어하는 예를 나타내는 블록도이다.
도 7은 드라이버 회로와 더미 회로의 일 구현예를 나타내는 회로도이다.
도 8,9 는 PVT에 의한 드라이버 회로내의 온 다이 터미네이션 회로의 저항의 저항값 변동에 의한 다른 타입 저항간 부정합(mismatch)현상과 본 발명의 일 실시예를 적용하였을 때의 효과에 대한 그래프를 나타낸다.
도 10은 더미 저항을 선택하는 제어부의 일예를 나타내는 블록도이다.
도 11는 도 10의 저항 변동 검출회로의 일 구현예를 나타내는 회로도이다.
도 12는 도 10의 더미 회로 선택부의 일 구현예를 나타낸 회로도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다.
도 14은 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다.
도 15는 본 발명의 다른 실시예에 따른 드라이버 회로 및 더미 회로를 나타낸 도면이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 더미 회로를 나타낸 것이다.
도 18은 본 발명의 다른 실시예에 따른 제어부의 저항 변동 검출회로를 나타내는 회로도이다.
도 19은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20 도 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
도 21은 본 발명의 일 실시예에 따른 메모리 모듈의 구현예를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 블록도이다.

도 1을 참조하면, 반도체 시스템(10)은 컨트롤러(1000) 및 반도체 장치(2000)를 포함할 수 있다. 예컨대, 반도체 장치(2000)는 다양한 기능을 수행하기 위한 반도체 공정에 의해 구현되는 각종 장치가 적용될 수 있으며, 일예로서 상기 반도체 장치(2000)는 메모리 장치일 수 있다. 이 경우, 컨트롤러(1000)는 메모리 동작을 제어하기 위한 메모리 컨트롤러(2000)일 수 있다. 이하에서는, 상기 컨트롤러(1000)가 메모리 컨트롤러에 해당하고, 상기 반도체 장치(2000)는 반도체 메모리 장치인 것으로 가정하여 본 발명의 실시예를 설명한다.

메모리 컨트롤러(1000)는 각종 제어신호를 반도체 메모리 장치(2000)로 제공하여 메모리 동작을 제어한다. 예컨대, 메모리 컨트롤러(3000)는 커맨드(CMD), 어드레스(ADD), 클락 신호(CLK) 및 데이터 신호(Data)를 반도체 메모리 장치(2000)에 제공하여 셀 어레이의 데이터를 억세스할 수 있다.

반도체 메모리 장치(2000)는 클락 신호(CLK)를 수신하는 클락 버퍼(2100)와, 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(2200), 어드레스 신호(ADD)를 수신하는 어드레스 버퍼(2300), 데이터 신호(Data)를 송수신하는 데이터 버퍼(2400)를 포함할 수 있다. 데이터 버퍼(2400)는 데이터 기록 동작시 외부로부터의 데이터 신호(Data)를 수신하는 수신 버퍼와, 데이터 독출 동작시 데이터 신호를 외부로 제공하는 출력 버퍼를 포함할 수 있다.

클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300) 및 데이터 버퍼(2400) 중 적어도 하나는 입/출력 단에 연결되는 온 다이 터미네이션 회로를 포함할 수 있다. 예컨대, 데이터 버퍼(2400)는 입/출력 단에 연결되는 온 다이 터미네이션 회로를 포함할 수 있다. 온 다이 터미네이션 회로는 다수 개의 저항들을 포함하는 온 다이 터미네이션 저항들일 수 있으며, 또한 온 다이 터미네이션 저항들은 적어도 두 개의 서로 다른 타입의 저항들을 포함할 수 있다. 서로 다른 타입의 저항들은 다양한 형태로 정의가 가능하며, 예컨대 서로 다른 공정 방식에 의해 형성되는 저항들일 수 있다.

이와 함께, 본 발명의 실시예에 따라 데이터 버퍼(2400)는, 온 다이 터미네이션 회로와 전기적으로 연결되는 더미 회로를 더 포함할 수 있다. 더미 회로는 상기 데이터 버퍼(2400)의 신호단으로서 입/출력 단에 연결될 수 있으며, 또한 온 다이 터미네이션 회로와 병렬하게 연결될 수 있다. 온 다이 터미네이션 회로에 포함되는 서로 다른 타입의 온 다이 터미네이션 저항들은 PVT 변동에 따라 서로 다른 저항 값 변동이 유발될 수 있으며, 상기 더미 회로를 선택적으로 온/오프 제어함으로써 각 신호단의 임피던스가 매칭되도록 함으로써 신호의 충실도를 향상시킬 수 있다. 상기한 바와 같은 더미 회로는 기타 다른 버퍼로서 클락 버퍼(2100), 커맨드 버퍼(2200) 및 어드레스 버퍼(2300)에 동일 또는 유사하게 적용될 수도 있다.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(2000)는 클락 신호(CLK)를 수신하고 버퍼링하여 반도체 메모리 장치 내부로 출력하는 클락 버퍼(2100), 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(2200), 커맨드 신호(CMD)를 디코딩하여 내부 커맨드(Int_CMD)를 생성하는 커맨드 디코더(2900), 어드레스 신호(ADD)를 수신하는 어드레스 버퍼(2300), 어드레스를 입력받아 메모리 셀 어레이(2600)에 대한 선택 동작을 수행하는 로우 디코더(2500) 및 칼럼 디코더(2800), 데이터 신호(Data)를 수신하고 이를 버퍼링하여 센스 엠프(2700)로 제공하는 데이터 버퍼(2400) 및 독출 데이터/기록 데이터를 증폭하는 센스 앰프(2700)를 포함할 수 있다.

커맨드/어드레스 신호(CMD/ADD), 클락 신호(CLK) 및 데이터 신호(Data)는 서로 별도의 전송 라인을 통해 외부로부터 제공될 수 있다. 이에 따라, 본 발명의 실시예에 따른 온 다이 터미네이션 회로 및 더미 회로는 클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300) 및 데이터 버퍼(2400) 중 적어도 하나에 적용될 수 있다. 데이터 버퍼(2400)를 예로 들면, 데이터 버퍼(2400)는 온 다이 터미네이션 회로로서 적어도 두 개의 타입의 저항들(또는, 온 다이 터미네이션 저항들)을 포함하고, PVT 변화에 따른 서로 다른 타입의 저항의 저항값 변화를 감지한 결과에 따라 더미 회로를 제어함으로써 신호단의 임피던스 매칭을 할 수 있어 신호의 충실도를 향상시킬 수 있다.

도 3은 본 발명의 일 실시예에 따른 데이터 버퍼를 구체화한 블록도이다. 도 3에 도시된 바와 같이, 데이터 버퍼는 하나 이상의 드라이버들과 하나 이상의 더미 드라이버들을 포함할 수 있으며, 상기 드라이버들을 포함하는 버퍼는 버퍼 회로로 지칭될 수 있다. 일 실시예로 데이터 버퍼(2400) 내의 드라이버들은, 쓰기 동작(Write operation)을 할 때, 외부 데이터가 내부 센스 엠프로 전송될 수 있고, 이 때 드라이버내의 저항들로 인하여 온 다이 터미네이션 역할을 할 수 있다. 또한, 일 실시예로 데이터 버퍼(2400) 내의 드라이버들은, 읽기 동작(Read operation)을 할 때, 내부 센스 엠프의 내부 데이터가 외부로 전송될 때는, OCD(off-chip driver)의 역할을 할 수 있다.

도3을 참조하면, 일 실시예에 따른 데이터 버퍼(2400)는 제 1 드라이버(2410), 제 2 드라이버(2420),..., 및 제 n 드라이버(2430) 및 더미 드라이버(2440)를 포함할 수 있다. 데이터 버퍼(2400)는 캘리브래이션 회로(미도시)에서 생성된 제어코드(Cal_Code)와 내부/외부의 데이터 신호(Data)를 입력받으며, 수신된 데이터 신호(Data)를 버퍼링하여 반도체 메모리 장치 외부/내부로 출력한다. 제 1 드라이버(2410)은 일 예로서 온 다이 터미네이션 저항으로서 제 1 저항부(2415)를 포함하고, 제 2 드라이버(2420)은 온 다이 터미네이션 저항으로서 제 2 저항부(2425)를 포함하고, 제 n 드라이버(2430)는 온 다이 터미네이션 저항으로서 제 n 저항부(2435)를 포함할 수 있다.

상기와 같은 데이터 버퍼(2400) 내의 제 1 내지 n 드라이버들로 구성된 회로를 드라이버 회로라 정의할 수 있다. 드라이버 회로는 버퍼의 목적 및 구성에 따라 드라이버들의 구성은 달라질 수 있다.

또한, 전술한 더미 회로는 하나 이상의 더미 드라이버들로 구성된 회로로 정의될 수 있으며, 도 3에 도시된 바와 같이 일 예로서 더미 회로는 더미 드라이버(2440)로 구현될 수 있으며, 더미 드라이버(2440)는 일 예로서 더미 저항부(2445)를 포함할 수 있다. 더 나아가, 더미 회로는 두 개 이상의 더미 드라이버로 구성될 수도 있다. 또한, 상기 데이터 버퍼(2400)의 구성은 클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300)등에도 적용될 수 있으며, 본 발명의 실시예에 따라 클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300) 각각은 버퍼 회로로 지칭되어도 무방하다.

제1 내지 제n 드라이버(2410~2430)에 구비되는 저항들(예컨대, 제1 내지 제n 저항부)은 데이터 신호(Data)가 송수신되는 입/출력단에 연결될 수 있다. 이에 따라, 상기 제1 내지 제n 저항부(2415~2435)에 구비되는 저항이 입/출력 단에 터미네이션 저항으로 제공된다. 제어코드(Cal_Code)에 따라 상기 제1 내지 제n 저항부(2415~2435) 중 일부에 구비되는 저항들만이 입/출력 단에 터미네이션 저항으로 제공될 수 있다. 또한, 서로 다른 타입의 저항들의 PVT 변화에 의한 저항값 변동을 검출한 결과에 따라 더미 저항부(2445)에 구비되는 저항이 입/출력 단에 터미네이션 저항으로 선택적으로 제공될 수 있다.

제1 내지 제n 저항부(2415~2435)는 적어도 두 개 이상의 타입의 저항들을 포함할 수 있다. 예컨대, 제1 내지 제n 저항부가 2 개의 타입의 저항들로 구현되는 경우, 제1 내지 제n 저항부의 일부는 제1 타입 저항들을 포함할 수 있으며, 제1 내지 제n 저항부의 다른 일부는 제2 타입 저항들을 포함할 수 있다. 또는, 제1 내지 제n 저항부가 3 개의 타입의 저항들로 구현되는 경우, 제1 내지 제n 저항부 각각은 제1 내지 제3 타입의 저항들 중 어느 하나로 구현될 수 있다. 예컨대, 반도체 공정상 저항은 다양한 공정에 의하여 형성될 수 있으며, 예컨대 서로 다른 타입의 저항으로서 웰(Well) 저항, 폴리(Poly) 저항, 메탈(Metal) 저항들을 포함할 수 있다.

도 4는 본 발명의 일 실시예에 따른 제 1 드라이버(2410)을 구체화한 회로도이다. 제 1 드라이버(2410)는 풀업/풀다운 제어를 위한 제 1 회로(2411)와 터미네이션 제어를 위한 제어 동작을 수행하는 제어회로(2412)를 포함할 수 있다. 데이터 신호(Data)는 제 1 회로(2411) 및 입출력단(DQ, 2416)을 통해 반도체 메모리 장치 내/외부로 제공된다. 제 1 회로(2411)는 풀업부(2413)와 풀다운부(2414)를 포함할 수 있다. 도 4에 도시되지는 않았으나, 다른 드라이버들, 그리고 더미 드라이버 또한 도 4에 도시된 회로와 동일 또는 유사하게 구현될 수 있다.

제어회로(2412)는 데이터 신호(Data)와 전술한 실시예에서의 제어 코드(Cal_Code)를 수신할 수 있다. 상기 제어 코드(Cal_Code)는, 제 1 회로(2411)의 풀업부(2413)를 제어하기 위한 제어 코드로서 제1 제어코드(ENP)와 제 1 회로(2411)의 풀다운부(2414)를 제어하기 위한 제어 코드로서 제2 제어코드(ENN)를 포함할 수 있다. 또한, 제어회로(2412)는 데이터 신호(Data)와 제1 제어코드(ENP)를 입력받아 논리 연산하여 풀업부(2413)를 제어하는 제1 연산기와, 데이터 신호(Data)를 반전한 신호와 제2 제어코드(ENN)를 입력받아 논리 연산하여 풀다운부(2414)를 제어하는 제2 연산기를 포함할 수 있다. 예컨대, 제1 연산기는 NAND 게이트를 포함할 수 있으며, 제2 연산기는 AND 게이트를 포함할 수 있다.

제 1 회로(2411)는 전술한 바와 같은 제1 타입을 갖는 제1 저항부로서 하나 이상의 저항들(2415_1, 2415_2)을 포함할 수 있다. 풀업부(2413)에 구비되는 트랜지스터(예컨대, PMOS 트랜지스터)는 제1 연산기의 출력에 기반하여 온/오프가 제어될 수 있으며, 또한 풀다운부(2414)에 구비되는 트랜지스터(예컨대, NMOS 트랜지스터)는 제2 연산기의 출력에 기반하여 온/오프가 제어될 수 있다. 상기 저항들(2415_1, 2415_2)은 서로 동일한 공정에 의해 구현되는 동일한 타입의 저항들(예컨대, 제1 타입의 저항)일 수 있으며, 또한 상기 저항들(2415_1, 2415_2)은 실질적으로 동일한 저항값을 가질 수 있다.

풀업부(2413)와 풀다운부(2414) 사이의 노드는 입출력단(DQ, 2416)에 연결될 수 있다. 풀업부(2413)의 트랜지스터(예컨대, PMOS 트랜지스터)가 턴온되는 경우, 데이터 전송시 제1 저항(2415_1, R11)이 터미네이션 저항으로서 입출력단(DQ, 2416)에 제공될 수 있다. 이와 유사하게, 풀다운부(2414)의 트랜지스터(예컨대, NMOS 트랜지스터)가 턴온되는 경우, 데이터 전송시 제 제2 저항(2415_2, R12)이 터미네이션 저항으로서 입출력단(DQ, 2416)에 제공될 수 있다. 터미네이션 저항이 입출력단(DQ, 2416)에 제공되는 의미는, 터미네이션 저항 성분이 입출력단을 통한 신호 전송 경로에 제공되는 것으로 설명되어도 무방하다.

도 5는 본 발명의 일 실시예에 따른 데이터 버퍼(2400)을 구체화한 회로도이다. 도 5에서는 제1 내지 제n 드라이버의 구현 예가 도시된다.

제1 내지 제n 드라이버들(2410~2430) 각각은 인버터 형태의 CMOS 회로를 포함할 수 있으며, 예컨대, 제 1 드라이버(2410)는 스위칭 수단으로서 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. 이와 함께, 제 1 드라이버(2410)는 터미네이션 저항을 제공하기 위한 제1 저항부(R11, R12)을 포함할 수 있다. 이와 유사하게, 제 2 드라이버(2420)는 CMOS 회로와 함께, 터미네이션 저항을 제공하기 위한 제2 저항부(R21, R22)을 포함할 수 있으며, 제 n 드라이버(2430)는 CMOS 회로와 함께, 터미네이션 저항을 제공하기 위한 제n 저항부(R31, R32)을 포함할 수 있다. 일 실시예로서 제1 저항부 내지 제n 저항부는 각각의 타입의 저항을 포함하며, 예컨대 터미네이션 저항을 제공하기 위한 두 타입의 저항들이 제공되는 경우, 제1 저항부 내지 제n 저항부는 각각 제 1 및 제2 타입 저항 중 어느 하나의 타입에 따른 저항을 포함할 수 있다.

이외에도, 데이터 버퍼(2400)는 제1 내지 제n 드라이버들(2410~2430)을 제어하기 위한 하나 이상의 논리 소자를 포함할 수 있다. 예컨대, 도 5에 도시된 바와 같이, 각각의 드라이버에 대응하여 낸드 연산을 수행하는 논리 소자(NAND 연산기) 및 앤드(AND) 연산을 수행하는 논리 소자(AND 연산기)가 배치될 수 있다. 제1 내지 제n 드라이버들(2410~2430) 각각에 대응하여 배치되는 NAND 연산기들을 제1 내지 제n NAND 연산기들로 가정하고, AND 연산기들을 제1 내지 제n AND 연산기들로 가정할 때, 제1 내지 제n NAND 연산기들 각각은 데이터 신호(Data)를 공통하게 수신할 수 있다. 또한, 제1 내지 제n NAND 연산기들은 각각에 대응하는 제1 제어 코드(ENP<1>~ ENP<n>)을 수신할 수 있다. 이와 유사하게 제1 내지 제n AND 연산기들은 반전된 데이터 신호(/Data)를 공통하게 수신할 수 있다. 또한, 제1 내지 제n NAND 연산기들은 각각에 대응하는 제2 제어 코드(ENN<1>~ ENN<n>)을 수신할 수 있다.

이하 도 5의 데이터 버퍼(2400)의 구체적인 동작을 설명하면 다음과 같다.

데이터 버퍼(2400)는 데이터 신호(Data)와 제1 및 제2 제어코드(ENP, ENN)를 수신하며, 예컨대, 제어코드(ENP, ENN)는 n 비트의 제1 제어코드(ENP<1> ~ENP<n>)와 n 비트의 제2 제어코드(ENN<1>~ENN<n>)를 포함할 수 있다. 입출력단(DQ)에 다양한 값의 터미네이션 저항을 제공하기 위하여 상기 제1 및 제2 제어코드(ENP, ENN)의 값은 다양하게 변동될 수 있다. 예를 들면 제1 제어코드(ENP<1> ~ENP<n>) 중 ENP<1>와 ENP<n>은 1, ENP<2>을 포함한 나머지 신호는 0 에 해당하는 값이 수신되면, 제2 드라이버(2420)는 데이터 신호(Data)의 상태와 무관하게 PMOS 트랜지스터가 턴 오프된다. 반면에, 제1 드라이버(2410) 및 제n 드라이버(2430)는 데이터 신호(Data)에 응답하여 PMOS 트랜지스터의 턴온/턴오프가 제어되며, 예컨대 데이터 신호(Data)가 1에 해당하는 경우, 제1 드라이버(2410)의 풀업부에 연결된 저항(R11)과 제n 드라이버(2430)의 풀업부에 연결된 저항(R31)이 선택되어 입출력단(DQ)에 전기적으로 연결될 수 있다.

이와 유사하게, 제2 제어코드(ENN<1>~ENN<n>)과 관련하여, 예를 들면 ENN<1>와 ENN<n>은 1, ENN<2>을 포함한 나머지 신호는 0 에 해당하는 신호가 수신될 수 있다. 이 경우, 제2 드라이버(2420)는 반전된 데이터 신호(/Data)의 상태와 무관하게 NMOS 트랜지스터가 턴 오프된다. 반면에, 제1 드라이버(2410) 및 제n 드라이버(2430)는 반전된 데이터 신호(/Data)에 응답하여 NMOS 트랜지스터의 턴온/턴오프가 제어되며, 예컨대 반전된 데이터 신호(/Data)가 1에 해당하는 경우, 제1 드라이버(2410)의 풀다운부에 연결된 저항(R12)과 제n 드라이버(2430)의 풀다운부에 연결된 저항(R32)이 선택되어 입출력단(DQ)에 전기적으로 연결될 수 있다. 이런 과정을 통하여 입출력단(DQ)에 터미네이션 저항을 제공하여 전송라인과 온 다이 터미네이션 회로(ODT)간의 임피던스 매칭을 도모할 수 있다.

도 6은 본 발명의 일 실시예에 따른 데이터 버퍼의 온 다이 터미네이션 회로와 더미 회로의 저항을 제어하는 예를 나타내는 블록도이다. 데이터 버퍼(3100)는 전술한 실시예에서와 같은 복수 개의 드라이버들을 포함하는 드라이버 회로(3110) 포함할 수 있으며, 드라이버 회로를 구성하는 드라이버들은 터미네이션 저항을 제공하기 위한 온 다이 터미네이션 회로를 포함할 수 있다. 이와 함께, 데이터 버퍼(3100)는 서로 다른 타입의 저항들 간의 부정합을 보상하기 위한 더미 회로(3120)를 더 포함할 수 있다.

한편, 반도체 메모리 장치는 드라이버 회로(3110)내의 온 다이 터미네이션 저항 선택을 제어하기 위한 제어 코드(Cal_Code)를 생성하는 캘리브래이션 회로(3200)와 더미 회로의 더미 저항 선택을 제어하기 위한 제어부(3300)를 포함할 수 있다. 다만 본 발명의 실시예는 이에 국한될 필요는 없으며, 일예로서, 제어부는 메모리 컨트롤러에 포함되어도 무방하다.

캘리브래이션 회로(3200)은 제어 코드(Cal_Code)를 생성하여 드라이버 회로(3110)와 제어부(3300)에 제공할 수 있다. 캘리브래이션 회로(3200)에서 생성하는 제어 코드(Cal_Code)는 드라이버 회로(3110)내의 온 다이 터미네이션 회로의 저항값을 결정하여 입출력단(3400)을 통한 전송라인에 터미네이션 저항을 제공한다. 이 때, 온 다이 터미네이션 회로가 적어도 두 개의 타입들의 저항을 포함하는 경우, PVT의 변화에 의하여 온 다이 터미네이션 회로내의 저항들의 저항값 변동에 의해 발생될 수 있는 저항간 부정합을 보상하기 위하여 더미 회로(3120)가 드라이버 회로(3110)에 연결될 수 있다(또는, 입출력단을 통한 신호 전송 경로에 연결될 수 있다).

드라이버 회로(3110)는 제어 코드(Cal_Code)와 데이터 신호(Data)를 수신하고, 제어 코드(Cal_Code)에 의하여 온 다이 터미네이션 회로내의 저항들이 선택된다. 제어부(3300)는 캘리브래이션 회로(3200)에서 생성된 제어 코드(Cal_Code)를 수신하고, 이에 응답하여 더미 선택신호(S_Dm)를 생성하여 더미 회로(3120)로 제공한다. 더미 선택신호(S_Dm)에 의하여 더미 회로(3120)내의 저항들이 선택된다.

제어 코드(Cal_Code)에 의하여 온 다이 터미네이션 회로내의 저항들이 선택됨에 따라, 입출력단(3400)을 통한 신호 전송 경로로 제공되는 터미네이션 저항 값이 조절될 수 있다. 또한, 온 다이 터미네이션 회로가 두 개 이상의 타입의 저항들을 포함하는 경우, 서로 다른 타입의 저항들의 PVT 변화에 따른 저항값 변동 특성이 서로 다르기 때문에 저항간 부정합이 발생될 수 있으며, 상기 저항간 부정합을 보상하기 위하여 더미 회로(3120) 내의 더미 저항이 선택될 수 있다. 더미 회로(3120) 내의 저항은 드라이버 회로(3110)와 병렬하게 연결될 수 있으며, 저항간 부정합을 보상함에 의하여 신호의 충실도를 높이는 결과를 얻게 된다.

도 7은 드라이버 회로(3110)와 더미 회로(3120)의 일 구현예를 나타내는 회로도이다. 설명의 편의상 도 7에는 드라이버 회로(3110)의 풀업부에 구비되는 온 다이 터미네이션 회로 및 이에 대응하는 더미 회로만이 도시된다.

드라이버 회로(3110)는 다수 개의 드라이버들(예컨대, 제1 내지 제n 드라이버들)을 포함하며, 도 7에는 일예로서 7 개의 드라이버들(또는, 드라이버들의 풀업부)이 도시된다. 드라이버 회로(3110)는 데이터 신호(Data)와 제1 제어코드(ENP<1>~ENP<7>)를 입력받으며, 온 다이 터미네이션 저항들(R41~R47)과 각 저항들을 선택하는 스위칭 수단으로서 PMOS 트랜지스터들을 포함한다. 도 7에 도시된 저항들(R41~R47)은 다수 개의 타입들의 저항들을 포함할 수 있으며, 예컨대 저항들(R41~R43)은 제1 타입의 저항에 해당하고, 나머지 저항들 (R44~R47)은 제2 타입의 저항에 해당할 수 있다.

저항값은 다양한 방식에 따라 설정될 수 있다. 예컨대, 저항(R47)에서 저항(R41)까지 두 배로 커지는 값을 갖도록 저항값이 설정될 수 있다 즉, R41 = 2*R42 = 4*R43 = 8*R44 = 16*R45 = 32*R6 = 64*R47의 저항값을 가질 수 있다. 이 것은 일 실시예로서 여기에 국한될 필요는 없다. 저항들의 개수는 더 많거나 더 적을수도 있으며 각 저항들은 다수의 타입 중 어느 하나를 가질 수 있다. 서로 다른 타입의 저항들은 저항을 만드는 공정이 각각 다르며, 각 저항 타입들은 가질 수 있는 비저항 범위와 저항값의 범위가 각각 다르다. 따라서 반도체 장치에 따라서 종단선에 제공하기 위한 터미네이션 저항값에 따라서 드라이버 회로(3110)내의 저항들의 연결의 경우의 수는 여러 가지가 될 수 있다.

더미 회로(3120)는 더미 저항(R40)과 스위칭 수단을 포함한다. 다만 이 것은 일 실시예로서 여기에 국한될 필요는 없다. 더미 회로(3120)에 구비되는 더미 저항의 개수는 1개 이상이 될 수 있으며, 스위칭 수단도 저항의 개수에 따라 1개 이상이 될 수 있다. 더미 회로(3120) 또한 하나 또는 두 개 이상의 타입의 저항들을 포함할 수 있다. 더미 회로(3120)에 구비되는 스위칭 수단으로서 PMOS 트랜지스터가 적용될 수 있다.

도 7의 구체적인 동작을 설명하면, 제1 제어코드(ENP<1>~ENP<7>)는 7 개의 드라이버들에 대응하여 7 bit의 값을 가질 수 있다. 예를 들면, 데이터 신호(Data)가 1인 것으로 가정할 때, 1000100의 제1 제어코드(ENP<1>~ENP<7>)가 입력되면 저항들(R43, R47)에 연결된 스위치가 턴온되고 나머지 스위치들은 턴오프됨에 따라, 상기 선택된 저항들(R43, R47)이 터미네이션 저항 성분으로서 입출력단에 제공된다. 다만 이 것은 하나의 실시예로서 본 발명의 실시예들은 여기에 국한될 필요는 없으며, 예컨대 드라이버 회로(3110)의 드라이버들(또는, 드라이버들에 포함되는 저항)의 개수가 n개이면, n bit의 제어 코드가 입력될 수 있다.

한편, 더미 회로(3120)은 도 6의 제어부(3300)에서 생성된 더미 선택신호(S_Dm)를 입력받아, 더미 선택신호(S_Dm)가 1이면 R40 저항단의 스위치가 턴온되어 상기 더미 저항(R40)이 입출력단에 터미네이션 저항 성분으로 제공되고, 더미 선택신호(S_Dm)가 0이면 R40 저항단의 스위치가 턴오프되어 상기 더미 저항(R40)이 입출력단에 터미네이션 저항 성분으로 제공되지 않는다. 다만 이 것은 일 실시예로서 여기에 국한될 필요는 없으며, 따라서 더미 회로(3120)의 저항의 개수는 1개 이상이 될 수 있으며, 스위칭 수단도 저항의 개수에 따라 1개 이상이 될 수 있다. 저항들은 하나의 저항 타입을 포함할 수 있거나, 또는 두 개 이상의 타입의 저항을 포함하여도 무방하다. 또한, 저항의 개수에 따라 저항을 선택하기 위한 더미 선택신호(S_Dm)도 1 bit 이상이 될 수 있다. 즉, 드라이버 회로(3110) 내의 저항의 타입 및 개수는 종단에 터미네이션 저항값에 따라 달라질 수 있으므로, 드라이버 회로(3110)내의 온 다이 터미네이션 회로의 저항의 저항변동에 의한 저항간 부정합을 줄이기 위한 더미 회로(3120)의 저항의 타입 및 개수도 달라질 수 있다.

도 8,9 는 PVT에 의한 드라이버 회로내의 온 다이 터미네이션 회로의 저항의 저항값 변동에 의한 다른 타입 저항간 부정합(mismatch)현상과 본 발명의 일 실시예를 적용하였을 때의 효과에 대한 그래프를 나타낸다.

이하 도 7,8,9를 기준으로 PVT에 의한 드라이버 회로 내의 다른 타입의 저항간 부정합(mismatch)현상과 본 발명의 효과를 설명한다. 우선 저항들(R41~R43)은 제 1 타입 저항에 해당할 수 있으며, 저항들(R44~R47)은 제 2 타입 저항에 해당할 수 있다. 각 저항값은 R41 = 2 *R42 = 4 *R43 = 8 *R44의 관계가 존재하므로 R44 = R43 || R42 || R41 || R41 가 성립하게 되는데, 제 1 타입 저항과 제 2 타입 저항은 PVT의 변화에 따라 저항값의 변동 정도가 다르게 되어 R44 = R43 || R42 || R41 || R41 이 성립하지 않는 현상이 발생한다. 즉, 다른 타입 저항들의 PVT 변화에 의한 저항값 변동 정도가 달라지는 현상을 저항간 부정합 현상이라 정의할 수 있다. 본 예에서는 제 1 타입 저항의 저항값 변동폭이 제 2 타입 저항의 저항값 변동폭 보다 상대적으로 작은 경우(도8), 상대적으로 큰 경우(도9)로 나누어 볼 수 있다. 도 8의 상단 그래프를 참조하면 제어 코드에 해당되는 XXX0111과 XXX1000 에서의 저항값 차이가 크게 발생하는 것을 볼 수 있다. 즉, XXX0111은 저항 R41~ R43 이 선택된 경우의 제어 코드를 나타내고, XXX1000은 R44 가 선택된 경우의 제어 코드를 나타내며, PVT에 따른 제 1 타입 저항의 저항값 변동 폭이 제 2 타입 저항의 변동폭보다 상대적으로 작을 경우 도 8에 도시된 바와 같은 저항값 변동이 발생될 수 있다. 이 때문에 59Ω정도의 터미네이션 저항값이 필요한 경우에 당해 저항값을 드라이버 회로가 제공할 수 없는 문제가 발생한다. 따라서 XXX0111의 제어 코드가 제공될 때, 저항간 부정합을 보상하기 위해 더미 회로의 저항 R40을 선택하여 드라이버 회로 내의 저항들과 병렬 연결함으로써, 도 8의 하단에 도시된 바와 같이 59Ω의 저항값을 가질 수 있도록 한다.

한편, 도 9의 상단 그래프를 참조하면 제어 코드가 XXX0111과 XXX1000 사이에서 변동할 때, 저항 역전현상이 발생하여 저항값의 차이가 큰 것을 볼 수 있다. 즉, XXX0111은 저항 R41~ R43 이 선택된 경우의 제어 코드를 나타내고, XXX1000은 저항 R44 가 선택된 경우의 제어 코드를 나타낸다. PVT 변화에 따른 제 1 타입 저항의 저항값 변동 폭이 제 2 타입 저항의 변동폭보다 상대적으로 큰 것이 원인이다. 이러한 저항 역전현상으로 인하여 원하는 터미네이션 저항값이 제공되지 않을 수 있다. 이를 보상하기 위하여, 제어 코드가 XXX0111의 값을 가질 때, 더미 회로의 저항 R40을 선택하여 드라이버 회로 내의 저항들과 병렬 연결하여 도 9의 하단 그래프에서 볼 수 있듯이 저항 역전현상을 완화시킬 수 있다. 다만 이 것은 일 실시예로서 여기에 국한되지 않으며, 종단에 제공해야되는 터미네이션 저항값에 따라 드라이버 회로 및 더미 회로 내의 저항들은 달라질 수 있으며, 각 상황에 맞게 본 발명의 사상을 적용할 수 있다.

도 10은 더미 저항을 선택하는 제어부(3300)의 일예를 나타내는 블록도이다. 도 10에 도시된 바와 같이 제어부(3300)는 저항간 부정합(mismatch)을 검출하는 저항 변동 검출회로(3310)와 더미 선택신호(S_Dm)를 생성하는 더미 회로 선택부(3320)를 포함할 수 있다. 저항 변동 검출회로(3310)는 PVT에 따른 드라이버 회로 내의 온 다이 터미네이션 저항들의 저항값 변동에 의한 저항간 부정합을 검출하기 위한 회로로서, 저항간 부정합 여부를 판단한 결과를 검출 신호(D_R)로서 생성하여 더미 회로 선택부(3320)에 제공한다. 더미 회로 선택부(3320)은 제어 코드(Cal_Code)와 검출 신호(D_R)를 수신하고, 수신된 신호에 기반하여 더미 저항 선택을 제어하는 더미 선택신호(S_Dm)를 더미 회로로 제공할 수 있다.

전술한 실시예에서와 같이, 제어 코드(Cal_Code)가 특정한 값을 가지거나, 또는 특정한 값으로 변동할 때 저항간 부정합을 보상하기 위한 더미 선택신호(S_Dm)를 출력할 수 있다. 또한, PVT 변동이 발생하더라도 서로 다른 타입의 저항간 저항 값 변동 차이가 일정 값 이하일 때에는 저항간 부정합을 보상하지 않아도 무방하다. 이에 따라, 제어부(3300)는 저항 변동 검출회로(3310)를 구비하고, 저항 값 변동 차이가 일정 값 이상일 때만 선택적으로 더미 저항을 선택하도록 제어할 수 있다.

도 11는 도 10의 저항 변동 검출회로의 일 구현예를 나타내는 회로도이다. 도 11의 회로도 구성은 저항들 R41~ R44 은 도 7의 회로도상의 R41~ R44 과 같은 타입과 저항값을 가질 수 있다. V_DD 에 연결되어 있는 스위치는 턴온 되어있는 상태며 각 저항들과 연결되어 있다. 또한, 저항 변동 검출회로(3310)는 각 단자의 전압을 비교하는 비교기를 포함할 수 있다. R_REF 는 각 저항단의 전압을 비교할 수 있도록 기준이 되는 저항값이다. 다양하게 설정 변경이 가능하나, R_REF 는 제2 타입에 해당하는 저항 R44와 동일한 값을 가질 수도 있다.

이하 구체적인 동작방법을 이하 설명하면, 첫번째로 PVT의 변화가 없는 이상적인 상황에서는 R43 || R42 || R41 || R41 < R44 가 성립하나, PVT의 변화로 인하여 저항간 부정합이 발생하여 R43 || R42 || R41 || R41 > R44 이 되는 상황이 발생하게 되는 경우, 즉 도 8에 언급했던 상황에서 도 11상의 제 1 저항 단자와 제 2 저항 단자의 전압을 비교하는 제 1 비교기의 출력인 제1 검출 신호(D_R1)는 로직 하이(예컨대, 1)의 값을 가지게 된다. 그 외의 경우에는 제1 검출 신호(D_R1)는 로직 로우(예컨대, 0)의 값을 가지게 된다. 이 경우, 제2 타입의 저항(R44)이 PVT 변화에 의해 상대적으로 크게 저항값이 낮아진 경우에 해당할 수 있다.

두번째로 PVT의 변화가 없는 이상적인 상황에서는 R43 || R42 || R41 > R44 가 성립하나, PVT의 변화로 인하여 저항간 부정합이 발생하여 R43 || R42 || R41< R44 이 되는 상황이 발생하게 되는 경우, 즉 도 9에 언급했던 상황에서 도 11상의 제 2 저항 단자와 제 3 저항 단자의 전압을 비교하는 제 2 비교기의 출력인 제2 검출 신호(D_R2)는 로직 하이(예컨대, 1)의 값을 가지게 된다. 그 외의 경우에는 제2 검출 신호(D_R2)는 로직 로우(예컨대, 0)의 값을 가지게 된다. 이 경우, 제2 타입의 저항(R44)이 PVT 변화에 의해 상대적으로 크게 저항값이 증가한 경우에 해당할 수 있다. 상기 제1 검출 신호(D_R1) 및 제2 검출 신호(D_R2)의 상태에 기반하여, 더미 회로의 저항을 터미네이션 저항 성분으로서 선택할 지가 제어될 수 있다.

한편, 본 발명의 실시예는 이에 국한될 필요가 없다. 일예로서 각 단자의 저항들의 저항값은 저항간 부정합 정도에 따라 값이 달라질 수 있으며, 그에 따라 저항의 구성은 달라질 수 있다. 또한 저항의 구성에 따라 저항들의 단자는 다수가 될 수 있으며, 각 단자전압을 비교하기 위한 비교기도 다수가 될 수 있으며, 각 출력 신호도 비교기의 수만큼 나올 수 있다. 또한 R_REF 의 경우는 각각의 상황에 따른 최적값을 사용하게 된다.

도 12는 도 10의 더미 회로 선택부(3320)의 일 구현예를 나타낸 회로도이다. 더미 회로 선택부(3320)는 제어 코드와 저항 변동 검출회로(3310)의 출력신호를 입력받는 다수 개의 논리 소자들을 포함할 수 있다. 예컨대, 도 12에 도시된 바와 같이, 더미 회로 선택부(3320) 제1 및 제2 AND 게이트(3321, 3322)와 상기 AND 게이트들(3321, 3322)의 출력을 입력받는 OR 게이트(3323)를 포함할 수 있다. OR 게이트(3323)는 더미 회로내의 더미 저항을 선택하는 더미 선택신호(S_Dm)를 출력할 수 있다. 도 12에서는, 설명의 편의상 드라이버 회로의 풀업부에 대응하는 더미 회로를 제어하기 위한 신호들 및 논리 소자들이 도시된다.

이하, 더미 회로 선택부(3320)의 구체적인 동작을 설명하면, ENP 신호는 드라이버 회로의 풀업부의 온 다이 터미네이션 저항을 선택하는 제어 코드로서, 도 12의 제1 AND 게이트(3321)에 제어 코드 XXX0111, 제1 검출 신호(D_R1)로서 1이 입력되는 경우에 제1 AND 게이트(3321)는 로직 하이(예컨대, 1)의 신호를 출력하게 된다. 이 경우 제2 AND 게이트(3322)의 출력값과 상관없이 OR 게이트(3323)는 로직 하이(예컨대, 1)에 해당하는 더미 선택신호(S_Dm)를 출력하게 되어 도 7 의 더미 저항이 선택되고, 이에 따라 더미 저항이 터미네이션 저항 성분으로서 제공된다. 또한 제2 AND 게이트(3322)에 제어 코드 XXX1000, 제2 검출 신호(D_R2)로서 1이 입력되는 경우에 제2 AND 게이트(3322)는 로직 하이(예컨대, 1)의 신호를 출력하게 된다. 이 경우 제1 AND 게이트(3321)의 출력값과 상관없이 OR 게이트(3323)는 로직 하이(예컨대, 1)에 해당하는 더미 선택신호(S_Dm)를 출력하게 되어 도 7 의 더미 저항이 선택된다.

전술한 실시예에 따르면, 더미 회로 내의 더미 저항을 선택함에 있어서, 제어 코드가 특정 값으로 입력될 때 더미 저항이 선택되도록 할 수 있다. 또한, PVT 변동에 따라 제1 타입 저항과 제2 타입의 저항의 저항 값 변동을 검출하여, 저항간 부정합 정도가 기준값 이상일 때 더미 저항이 선택되도록 함으로써 저항간 부정합이 보상되도록 할 수 있다.

한편, 본 발명의 실시예는 이에 국한될 필요가 없다. 일예로서 저항간 부정합에 따라서 AND 게이트에 입력되는 제어 코드가 달라질 수 있으며, 저항 변동 검출회로의 출력 신호가 2개 이상인 경우 더미 회로 선택부(520)는 2개 이상의 AND 게이트를 포함할 수 있다. 또한 더미 회로 내의 저항이 다수인 경우에는 이를 제어하기 위한 더미 선택신호(S_Dm)는 다수의 bit 신호를 포함할 수 있으며, 따라서 더미 회로 선택부(3320)는 1개 이상의 OR 게이트를 포함할 수 있다.

도 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다. 먼저, 터미네이션 저항 성분을 제공하기 위하여 드라이버 회로 내의 저항들을 선택하기 위한 제어 코드(Cal_Code)가 캘리브래이션 회로에서 생성된다(S11). 생성된 제어 코드는 더미 회로 내의 더미 저항을 선택하기 위한 제어부에서 수신된다(S12). 제어부는 수신한 제어 코드를 기반으로 더미 선택신호를 생성한다(S13). 예컨대, 제어부는 제어 코드가 소정의 값을 가질 때 더미 저항을 선택하기 위한 더미 선택신호를 생성할 수 있다. 일 예로서, 제어 코드(Cal_Code)가 제1 값을 가짐에 따라 드라이버 회로 내의 제1 타입의 저항들이 선택된 후, 제어 코드(Cal_Code)가 제2 값을 가짐에 따라 제1 타입의 저항들의 선택이 차단된 후 드라이버 회로 내의 하나 이상의 제2 타입의 저항이 선택될 때, 상기 더미 저항을 선택하기 위한 더미 선택신호가 생성될 수 있다. 상기 더미 선택신호에 따라 더미 회로 내의 더미 저항이 선택된다.(S14) 이런 흐름으로 드라이버 회로내의 다른 타입의 저항들의 저항간 부정합을 보상할 수 있게 된다.

도 14은 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다. 제어부는 PVT 변화에 따른 저항간 부정합을 검출하는 저항 변동 검출회로를 포함할 수 있으며, 당해 PVT 조건에서의 제어부는 저항 변동을 검출한 결과에 따른 검출 신호(D_R)를 출력한다.(S21) 또한, 이와 함께 전술한 실시예에서와 같이 드라이버 회로 내의 저항들을 선택하기 위한 제어 코드(Cal_Code)가 생성된다.(S22) 더미 회로 선택부는 제어 코드(Cal_Code)와 더미 선택신호(D_R)을 수신한다(S23). 더미 회로 선택부는 입력받은 신호를 기반으로 하여 더미 회로 내의 더미 저항을 선택하기 위한 더미 선택신호(S_Dm)를 생성하여 출력한다(S24). 더미 선택 신호(S_Dm)에 응답하여 더미 회로 내의 더미 저항이 선택된다(S25). 전술한 실시예에서와 같이, 제어 코드(Cal_Code)가 소정의 값을 갖는 조건 하에서, 저항 변동을 검출한 결과에 따라 더미 저항이 선택될 수 있다.

도 15는 본 발명의 다른 실시예에 따른 드라이버 회로(4110) 및 더미 회로(4120)를 나타낸 도면이다. 편의상 도 15에는 드라이버 회로(4110)의 풀업부에 구비되는 회로만이 도시된다.

드라이버 회로(4110) 내의 저항은 다수 개의 타입의 저항들을 포함할 수 있으며, 예컨대 3 개의 타입들의 저항을 포함하는 예가 도시된다. 예컨대, 드라이버 회로(4110)는 다수 개의 드라이버들을 포함할 수 있으며, 각각의 드라이버에는 온 다이 터미네이션 저항이 포함될 수 있다. 일부의 드라이버들의 온 다이 터미네이션 저항(예컨대, R0, R1,...)은 제1 타입의 저항에 해당할 수 있으며, 다른 일부의 드라이버들의 온 다이 터미네이션 저항(예컨대, Rk, Rk+1,...)은 제2 타입의 저항에 해당할 수 있으며, 나머지 드라이버들의 온 다이 터미네이션 저항(예컨대, Rm, Rm+1,...)은 제3 타입의 저항에 해당할 수 있다. 상기 드라이버 회로(4110) 내의 저항 각각에 대한 선택 동작을 위한 제어 코드들(ENP<0>, ENP<1>,..., ENP<k>, ENP<k+1>,... ENP<m>,...)이 드라이버 회로(4110)로 제공될 수 있다. 이와 함께, 더미 회로(4120)는 하나 이상의 더미 저항(R0)을 포함할 수 있으며, 도 15에서는 더미 저항(R0)이 제1 타입의 저항에 해당하고, 드라이버 회로(4110)의 제1 드라이버에 포함되는 저항과 동일한 값을 갖는 예가 도시된다. 더미 저항(R0)은 더미 선택신호(S_Dm)에 의해 선택될 수 있으며, 전술한 실시예에서와 같이 더미 선택신호(S_Dm)는 제어 코드 및 저항 변동 검출 결과에 기반하여 생성될 수 있다.

도 16 및 도 17은 본 발명의 다른 실시예에 따른 더미 회로(5100, 5200)를 나타낸 것이다. 도 16 에 도시된 바와 같이, 더미 회로(5100)는 1 bit 이상의 더미 선택신호(S_Dm<0>~S_Dm<a>)에 의해 선택이 제어되는 1개 이상의 더미 저항들을 포함할 수 있으며, 예컨대 동일한 타입의 다수 개의 저항들이 더미 회로(5100)에 포함될 수 있으며, 또한 동일한 저항 값을 갖는 다수 개의 더미 저항들이 더미 회로(5100)에 포함될 수 있다. 더미 선택신호(S_Dm<0>~ S_Dm<a>)에 따라 하나 이상의 더미 저항들이 선택될 수 있으며, 이에 따라 저항간 부정합이 다양한 값으로 보상될 수 있다.

한편, 도 17 에 도시된 바와 같이, 더미 회로(5200)에 포함되는 1개 이상의 저항들은 서로 다른 타입의 더미 저항을 가질 수 있다. 예컨대, 더미 회로(5200)에 포함되는 더미 저항들(R0~Rb)에 대응하여 더미 선택신호(S_Dm<0>~ S_Dm<b>)가 더미 회로(5200)로 제공될 수 있다. 더미 저항들(R0~Rb) 중 일부는 제1 타입의 저항일 수 있으며, 다른 일부는 제2 타입 또는 제3 타입, 또는 기타 다른 타입의 저항일 수 있다. 전술한 바와 같이, 더미 선택신호(S_Dm<0>~ S_Dm<a>)에 따라 하나 이상의 더미 저항들이 선택될 수 있으며, 이에 따라 저항간 부정합이 다양한 값으로 보상될 수 있다.

한편, 본 발명의 실시예는 이에 국한될 필요가 없다. 따라서 더미 회로(5100, 5200)내의 더미 저항의 타입과 개수, 저항값들은 드라이버 회로 내의 저항의 저항간 부정합 정도에 따라 다르게 구현될 수 있다.

도 18은 본 발명의 다른 실시예에 따른 제어부의 저항 변동 검출회로를 나타내는 회로도이다. 드라이버 회로 내의 저항은 여러가지 조합이 나올 수 있어 저항간 부정합 정도가 각각 다를 수 있으므로, 이를 검출하기 위한 저항 변동 검출회로(6000)는 드라이버 회로 내의 저항들에 맞게 다양하게 구현될 수 있다.

도 18에 도시된 바와 같이, 저항 변동 검출회로(6000)는 PVT 변화에 따른 서로 다른 타입의 저항의 저항값 변동을 검출하기 위하여 다수 개의 비교기들을 포함할 수 있다. 예컨대, 도 18에는 3 개의 비교기들이 예시되며, 각각의 비교기들의 일 단에는 서로 다른 저항값을 갖는 저항이 연결된다. 예컨대, 제1 비교기(6100)의 입력단에는 4 개의 저항(R51, R52, R53, R51)이 연결될 수 있으며, 제2 비교기(6200)의 입력단에는 3 개의 저항(R51, R52, R53)이 연결될 수 있다. 또한, 제3 비교기(6300)의 입력단에는 5 개의 저항(R51, R51, R52, R53, R51)이 연결될 수 있다. 또한, 제1 내지 제3 비교기(6100~6300)의 타 입력단에는 다른 저항(예컨대, 저항 R54)가 연결될 수 있다. 상기 저항들(R51, R52, R53)은 서로 동일한 타입의 저항으로서 제1 타입 저항일 수 있으며, 상기 저항(R54)은 다른 타입의 저항으로서 제2 타입 저항일 수 있다.

제1 내지 제3 비교기(6100~6300) 각각은 제1 내지 제3 검출 신호(D_R1~D_R3)를 출력할 수 있다. 이에 따라, 제2 타입의 저항(저항, R54)는 다양한 저항값에 해당하는 제1 타입의 저항값과 비교될 수 있으며, 비교 결과에 따라서 저항간 부정합이 상황에 맞게 세밀하게 보상될 수 있다.

도 19은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 19은 반도체 메모리 장치가 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다.

도 19에 도시된 바와 같이, 반도체 메모리 장치(7100)는 다수의 반도체 레이어들(LA1~LAn)을 구비할 수 있다. 반도체 레이어들(LA1~LAn) 각각은 DRAM 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1~LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 19의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2~LAn)은 슬레이브 칩인 것으로 가정한다.

다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(7110)와 슬레이브 칩으로서 제n 반도체 레이어(7120)를 중심으로 하여 반도체 메모리 장치(7100)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(7110)는 슬레이브 칩들에 구비되는 셀 어레이(7121)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(7110)는 셀 어레이(7121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 7111)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 7112)와, 데이터의 입출력을 제어하기 위한 데이터 버퍼(7113), 외부로부터 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(7114)와, 외부로부터 어드레스 신호(ADD)를 입력받아 버퍼링하는 어드레스 버퍼(7115)를 포함할 수 있다. 한편, 본 발명의 실시예에 따르면, 상기 버퍼들 중 적어도 하나에 저항간 부정합을 보상하기 위한 더미 회로가 포함될 수 있으며, 예컨대 도 19에 도시된 바와 같이 데이터 버퍼(7113)는 데이터 신호의 신호 전송 경로에 터미네이션 저항을 제공하는 드라이버 회로(7117), 드라이버 회로(7117) 내의 온 다이 터미네이션 저항들의 저항간 부정합을 보상하기 위한 더미 회로(7118) 등을 구비할 수 있다.

또한 제1 반도체 레이어(7110)는 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(7116)를 더 구비할 수 있다. DRAM 관리부(7116)는 더미 회로(7118)를 제어하는 제어부(Contriol Unit, 7119)을 포함할 수 있다. 한편, 제n 반도체 레이어(7120)는, 셀 어레이(7121)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(7121)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(7122)을 구비할 수 있다.

도 19에 도시된 실시예에 따르면, DRAM 관리부(7116)는 전술한 실시예에서의 제어 코드를 생성하기 위한 캘리브레이션 회로(미도시)를 더 포함할 수 있다. 제어부(Contriol Unit, 7119)는 상기 제어 코드에 기반하여 더미 회로 내의 더미 저항의 선택을 제어할 수 있다. 또한, 전술한 실시예에서와 같이 제어부(Contriol Unit, 7119)는 온 다이 터미네이션 저항들의 저항간 부정합을 검출하기 위한 구성과 더미 선택신호를 생성하기 위한 구성을 포함할 수 있으며, 상기 더미 선택신호에 따라 더미 회로(7117)내의 더미 저항의 선택이 제어될 수 있다.

도 20 도 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.

도 20을 참조하면, 컴퓨터 시스템(8000)은 시스템 버스(8100)에 전기적으로 연결되는 중앙 처리 장치(8200), 사용자 인터페이스(8300), 메모리(8500) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(8400)을 포함할 수 있다. 사용자 인터페이스(8300)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(8300)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(8300) 또는 모뎀(8400)을 통해 제공되거나 중앙 처리 장치(8200)에 의해서 처리된 데이터는 메모리(8500)에 저장될 수 있다.

메모리(8500)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(8500)는 본 발명의 실시예들에 따른 드라이버 회로, 더미 회로가 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.

본 발명에 따른 컴퓨터 시스템(8000)이 모바일 장치인 경우, 컴퓨터 시스템(8000)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(8000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.

도 21은 본 발명의 일 실시예에 따른 메모리 모듈의 구현예를 나타내는 블록도이다. 도 21에 도시된 바와 같이, 메모리 시스템(9000)은 메모리 콘트롤러(9100)와 메모리 모듈(9200)를 포함한다. 또한, 메모리 모듈(9200)은 모듈 보드(Module board) 상에 장착된 하나 이상의 반도체 메모리 장치(9210)를 구비하며, 예컨대 상기 반도체 메모리 장치(9210)는 DRAM 칩일 수 있다. 또한, 반도체 메모리 장치(9210)의 메모리 동작을 관리하기 위한 메모리 관리 칩(미도시)이 모듈 보드 상에 더 장착될 수 있다.

메모리 콘트롤러(9100)는 메모리 모듈(9200)에 구비되는 반도체 메모리 장치(9210)를 제어하기 위한 각종 신호들, 예컨대 커맨드/어드레스 신호(CMD/ADD), 클락 신호(CLK)를 제공하고, 메모리 모듈(9200)와 통신하여 데이터 신호(Data)를 반도체 메모리 장치(9210)로 제공하거나 데이터 신호를 반도체 메모리 장치(9210)로부터 수신한다. 메모리 모듈(9200)에는 다수의 DRAM(9210)이 포함되어 있으며, 각 DRAM(9210)에는 본 발명의 실시예에 따른 더미 회로(9215)가 구비됨에 따라, 드라이버 회로내의 온 다이 터미네이션 저항들의 저항간 부정합이 보상될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

1. 신호 전송 경로에 터미네이션 저항을 제공하기 위한 복수 개의 저항들을 포함하며, 상기 복수 개의 저항들은 적어도 두 가지 타입의 저항들을 포함하는 드라이버 회로;
   상기 적어도 두 가지 타입의 저항들 간의 부정합(mismatch)을 보상하기 위해 상기 드라이버 회로에 전기적으로 연결되는 더미 회로; 및
   상기 저항들 간의 부정합(mismatch)을 검출한 결과에 기반하여 상기 더미 회로를 제어하는 제어부를 포함하는 반도체 장치.
2. 제1항에 있어서, 상기 드라이버 회로는,
   제어 코드에 따라 상기 저항들을 상기 신호 전송 경로에 선택적으로 연결시키는 복수개의 스위칭 수단들을 포함하는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 복수개의 저항들은,
   서로 다른 공정에 따라 구현되는 제1 타입 저항 및 제2 타입 저항을 포함하는 것을 특징으로 하는 반도체 장치.
4. 제3항에 있어서,
   상기 제1 타입 저항은 웰(Well) 저항, 폴리(Poly) 저항 및 메탈(Metal) 저항들 중 어느 하나의 저항이며, 상기 제2 타입 저항은 웰(Well) 저항, 폴리(Poly) 저항 및 메탈(Metal) 저항들 중 다른 하나인 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 더미 회로는,
   상기 부정합(mismatch)을 보상하기 위한 더미 저항; 및
   상기 제어부의 출력 신호에 의해 상기 더미 저항을 상기 신호 전송경로에 선택적으로 연결시키는 스위칭 수단을 포함하는 것을 특징으로 반도체 장치.
6. 제1항에 있어서, 상기 제어부는,
   저항 변동을 검출함에 의해 드라이버 회로내의 다른 타입의 저항간의 부정합(mismatch)을 검출하는 저항 변동 검출회로; 및
   상기 검출 결과에 따라 상기 더미 회로내의 더미 저항을 선택하는 더미 선택 신호를 출력하는 더미 회로 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서, 상기 저항 변동 검출회로는,
   제1 타입에 해당하는 하나 이상의 제1 저항들;
   제2 타입에 해당하는 하나 이상의 제2 저항들; 및
   상기 제1 저항들에 따른 제1 저항값과 상기 제2 저항들에 따른 제2저항값을 비교하는 하나 이상의 비교기를 포함하는 것을 특징으로 하는 반도체 장치.
8. 제6항에 있어서, 상기 더미 회로 선택부는,
   상기 검출 결과 및 제어 코드를 입력받는 제1 연산기; 및
   상기 제1 연산기로부터의 연산 결과를 수신하여 상기 더미 선택 신호를 출력하는 제2 연산기를 포함하는 것을 특징으로 하는 반도체 장치.
9. 복수 개의 온 다이 터미네이션 저항들을 포함하고, 제어 코드에 따라 상기 온 다이 터미네이션 저항들 중 적어도 일부를 신호 전송 경로에 연결하는 드라이버 회로; 및
   상기 온 다이 터미네이션 회로들의 저항간 부정합을 보상하기 위해 상기 신호 전송 경로에 연결된 더미 회로를 포함하며,
   상기 온 다이 터미네이션 저항들은 적어도 제1 타입 저항들 및 제2 타입 저항들을 포함하고,
   상기 더미 회로는 상기 제1 타입 또는 제2 타입의 저항에 해당하는 더미 저항을 포함하는 버퍼 회로.
10. 제9항에 있어서, 상기 더미 저항은,
    상기 제어 코드가 기 설정된 값을 가지며, 상기 저항간 부정합(mismatch)이 기준값 이상일 때, 상기 신호 전송 경로에 선택적으로 연결되는 것을 특징으로 하는 더미 회로를 포함하는 버퍼 회로.

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