KR20100002856A - 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법 - Google Patents

반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법 Download PDF

Info

Publication number
KR20100002856A
KR20100002856A KR1020080062905A KR20080062905A KR20100002856A KR 20100002856 A KR20100002856 A KR 20100002856A KR 1020080062905 A KR1020080062905 A KR 1020080062905A KR 20080062905 A KR20080062905 A KR 20080062905A KR 20100002856 A KR20100002856 A KR 20100002856A
Authority
KR
South Korea
Prior art keywords
pull
corrector
impedance
pad
copy
Prior art date
Application number
KR1020080062905A
Other languages
English (en)
Inventor
조희정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080062905A priority Critical patent/KR20100002856A/ko
Publication of KR20100002856A publication Critical patent/KR20100002856A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 임피던스 교정 회로와 데이터 입출력 드라이버 간이 임피던스 미스매치를 줄일 수 있는 반도체 메모리 장치 및 그의 임피던스 교정 회로의 레이아웃 방법에 관한 것으로서, 본 발명에 따른 반도체 메모리 장치는 외부 장치의 임피던스를 갖는 외부 저항 패드; 평면상 상기 외부 저항 패드의 상부에 형성되며, 상기 외부 저항 패드의 임피던스에 대응되게 내부 임피던스를 조절하여 풀 업 교정 신호로 출력하는 풀 업 교정부; 상기 풀 업 교정부의 일측에 나란히 형성되며, 상기 풀 업 교정부의 내부 임피던스를 카피하는 카피 풀 업 교정부; 평면상 상기 카피 풀 업 교정부의 하부에 형성되며, 상기 카피 풀 업 교정부의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력하는 풀 다운 교정부; 및 데이터 입출력 패드를 통해 입출력되는 데이터를 구동하며, 상기 풀 업 교정 신호와 상기 풀 다운 교정 신호에 응답하여 상기 데이터 입출력 패드의 임피던스를 상기 외부 저항 패드의 임피던스에 대응되게 교정하는 데이터 입출력 드라이버;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치 및 그의 임피던스 교정 회로의 레이아웃 방법{SEMICONDUCTOR MEMORY DEVICE AND LAYOUT METHOD OF IMPEDANCE CALIBRATION CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 임피던스 교정 회로와 데이터 입출력 드라이버 간이 임피던스 미스매치를 줄일 수 있는 반도체 메모리 장치 및 그의 임피던스 교정 회로의 레이아웃 방법에 관한 것이다.
일반적으로, DDR3와 같은 고속 동작의 반도체 메모리 장치는 외부의 터미네이션(Termination) 저항과 내부의 입출력 저항 간의 임피던스 매칭을 위한 임피던스 교정 회로를 구비한다.
상기 임피던스 교정 회로는 반도체 메모리 장치 외부의 터미네이션 저항의 임피던스를 기준으로 반도체 메모리 장치 내부 저항의 임피던스를 교정하고, 상기 교정된 정보를 갖는 코드 신호를 데이터 입출력 드라이버로 제공한다. 그리고, 상기 코드 신호에 의해 상기 데이터 입출력 드라이버의 구동 세기가 조절되어 반도체 메모리 장치와 외부 장치 간의 임피던스 매칭이 이루어진다.
임피던스 교정 회로로부터 코드 신호를 입력받아 반도체 메모리 장치의 입출 력단의 임피던스를 교정하는 데이터 입출력 드라이버는 도 1과 같은 레이아웃 구조를 갖는다.
도 1을 참조하면, 일반적인 데이터 입출력 드라이버는 데이터 입출력 패드(10)를 기준으로 서로 대칭되게 배치되는 복수의 풀 업 레그(11~13)와 복수의 풀 다운 레그(14~16)를 포함한다.
풀 업 레그들(11~13)은 평면상 데이터 입출력 패드(10)의 상부에 일정 간격을 두고 나란히 배치되며, 후술할 임피던스 교정 회로에서 제공되는 풀 업 교정 신호에 응답하여 데이터 입출력 드라이버의 풀 업 구동 세기를 조절한다.
풀 다운 레그들(14~16)은 평면상 풀 업 레그들(11~13)의 하부에 각각 배치되며, 상기 임피던스 교정 회로에서 제공되는 풀 다운 교정 신호에 응답하여 데이터 입출력 드라이버의 풀 다운 구동 세기를 조절한다.
상기 풀 업 코드 신호와 상기 풀 다운 코드 신호를 도 1의 데이터 입출력 드라이버로 제공하는 임피던스 교정 회로는 종래에 도 2와 같은 레이아웃 구조를 갖는다.
도 2를 참조하면, 종래의 임피던스 교정 회로는 외부 저항 패드(30)를 기준으로 서로 대칭되게 배치되는 풀 업 교정부(22)와 풀 다운 교정부(26), 및 풀 업 교정부(22)의 일측에 나란히 배치되는 카피 풀 업 교정부(24)를 포함한다.
풀 업 교정부(22)는 평면상 외부 저항 패드(30)의 상부에 배치되며, 풀 업 교정 라인(PCAL_DQ)를 통해 외부 저항 패드(30)와 전기적으로 연결된다.
카피 풀 업 교정부(24)는 풀 업 교정부(22)의 일측에 소정 간격을 두고 배치 되며, 풀 업 교정부(22)의 임피던스를 카피한다.
풀 다운 교정부(26)는 평면상 풀 업 교정부(22)의 하부에 배치되며, 풀 다운 교정 라인(NCAL_DQ)을 통해 카피 풀 업 교정부(24)와 전기적으로 연결된다.
도 2의 레이아웃 구조를 갖는 종래의 임피던스 교정 회로는 외부 저항 패드(20)의 터미네이션 저항과 풀 업 교정부(22)에 연결되는 저항(22)의 임피던스를 비교하여 데이터 입출력 드라이버의 풀 업 레그들(도 1의 도면부호 '11~13')의 임피던스를 조절하는 풀 업 코드 신호를 출력한다.
그리고, 풀 업 교정부(22)의 임피던스를 카피한 카피 풀 업 교정부(24)와 풀 다운 교정부(26)가 풀 다운 교정 라인(NCAL_DQ)을 통해 서로 전기적으로 연결됨으로써, 풀 다운 교정부(26)의 임피던스가 결정되고, 풀 다운 교정부(26)의 임피던스에 대응하여 데이터 입출력 드라이버의 풀 다운 레그들(도 1의 도면부호 '14~16')의 임피던스를 조절하는 풀 다운 코드 신호가 출력된다.
그러나, 종래의 임피던스 교정 회로에 구비되는 풀 다운 교정부(26)는 외부 저항 패드(20)를 기준으로 풀 업 교정부(22)와 대칭되는 위치에 배치됨에 따라, 풀 업 교정 라인(PCAL_DQ)과 풀 다운 교정 라인(NCAL_DQ)이 서로 다른 형태로 라우팅되는 문제점이 있다.
즉, 도 1의 데이터 입출력 드라이버의 풀 다운 레그(14~16)의 임피던스를 조절하는 풀 다운 코드 신호는 카피 풀 업 교정부(24)와 풀 다운 교정부(26)를 통해 발생한다.
하지만, 종래의 임피던스 교정 회로에서는 풀 다운 교정부(26)가 풀 업 교정 부(22)와 대칭되는 위치에 배치됨에 따라, 풀 업 교정부(22)의 일측에 인접한 카피 풀 업 교정부(24)와 풀 다운 교정부(26) 간을 전기적으로 연결하는 풀 다운 교정 라인(NCAL_DQ)이 도 1의 데이터 입출력 드라이버의 레그들(11~16)과 데이터 입출력 패드(10) 간의 메탈 라우팅, 및 풀 업 교정 라인(PCAL_DQ)의 라우팅보다 훨씬 긴 경로로 라우팅되는 문제점이 있다.
따라서, 종래에는 데이터 입출력 드라이버와 임피던스 교정 회로 간의 서로 다른 구조 및 메탈 라우팅으로 인하여 양자 간의 임피던스 미스매치가 발생할 수 있으며, 또한, 종래의 임피던스 교정 회로의 풀 업 교정 라인(PCAL_DQ)과 풀 다운 교정 라인(NCAL_DQ)의 서로 다른 메탈 라우팅으로 인하여 상기 임피던스 미스매치를 보정하기 어려운 문제점이 있다.
본 발명은 데이터 입출력 드라이버와 임피던스 교정 회로 간의 임피던스 미스매치를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 데이터 입출력 드라이버와 임피던스 교정 회로 간의 임피던스 미스매치를 줄일 수 있는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 외부 장치의 임피던스를 갖는 외부 저항 패드; 평면상 상기 외부 저항 패드의 상부에 형성되며, 상기 외부 저항 패드의 임피던스에 대응되게 내부 임피던스를 조절하여 풀 업 교정 신호로 출력하는 풀 업 교정부; 상기 풀 업 교정부의 일측에 나란히 형성되며, 상기 풀 업 교정부의 내부 임피던스를 카피하는 카피 풀 업 교정부; 평면상 상기 카피 풀 업 교정부의 하부에 형성되며, 상기 카피 풀 업 교정부의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력하는 풀 다운 교정부; 및 데이터 입출력 패드를 통해 입출력되는 데이터를 구동하며, 상기 풀 업 교정 신호와 상기 풀 다운 교정 신호에 응답하여 상기 데이터 입출력 패드의 임피던스를 상기 외부 저항 패드의 임피던스에 대응되게 교정하는 데이터 입출력 드라이버;를 포함함을 특징으로 한다.
상기 구성에서, 상기 풀 다운 교정부는 상기 외부 저항 패드의 일측 연장부 를 기준으로 상기 카피 풀 업 구동부와 대칭되게 형성됨이 바람직하다.
상기 구성에서, 상기 카피 풀 업 교정부와 상기 풀 다운 교정부 사이에는 상기 카피 풀 업 교정부와 상기 풀 다운 교정부 간을 연결하는 반도체 메모리 장치의 패드와 실질적으로 동일한 형태의 메탈을 더 포함함이 바람직하다.
여기서, 상기 메탈은 상기 외부 저항 패드의 일측에 나란히 형성되며, 상기 카피 풀 업 교정부와 상기 풀 다운 교정부는 상기 메탈을 기준으로 동일 간격으로 이격되어 형성됨이 바람직하다.
그리고, 상기 풀 업 교정부와 상기 외부 저항 패드 간에 전기적으로 연결되는 제 1 라인, 상기 카피 풀 업 교정부와 상기 메탈 간에 전기적으로 연결되는 제 2 라인, 및 상기 풀 다운 교정부와 상기 메탈 간에 전기적으로 연결되는 제 3 라인이 형성되고, 상기 제 1 내지 제 3 라인은 실질적으로 서로 동일한 길이로 형성됨이 바람직하다.
또한, 상기 데이터 입출력 드라이버는 상기 데이터를 구동하고 상기 데이터 입출력 패드의 임피던스를 교정하는 복수의 풀 업 레그와 복수의 풀 다운 레그를 포함하며, 상기 복수의 풀 업 레그 중 최소한 하나와 상기 복수의 풀 다운 레그 중 최소한 하나는 상기 제 1 내지 제 3 라인과 실질적으로 동일한 길이의 제 4 라인을 통하여 상기 데이터 입출력 패드에 전기적으로 연결됨이 바람직하다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법은, 외부 장치의 임피던스를 갖는 외부 저항 패드를 센터 영역에 배치하고, 상기 외부 저항 패드의 임피던스에 대응되게 내부 임피던스를 조절하여 풀 업 교정 신호로 출력하는 풀 업 교정부를 평면상 상기 외부 저항 패드의 상부에 배치하며, 상기 풀 업 교정부의 내부 임피던스를 카피하는 카피 풀 업 교정부를 상기 풀 업 교정부의 일측에 나란히 배치하고, 상기 카피 풀 업 교정부의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력하는 풀 다운 교정부를 평면상 상기 센터 영역을 기준으로 상기 카피 풀 업 교정부의 하부에 상기 카피 풀 업 교정부와 대칭되게 배치함을 특징으로 한다.
상기 레이아웃 방법에서, 상기 카피 풀 업 교정부와 상기 풀 다운 교정부 사이에 상기 카피 풀 업 교정부와 상기 풀 다운 교정부에 전기적으로 연결되는 반도체 메모리 장치의 패드와 실질적으로 동일한 형태의 메탈을 더 배치함이 바람직하다.
그리고, 상기 카피 풀 업 교정부와 상기 풀 다운 교정부를 상기 메탈을 기준으로 동일 간격으로 서로 대칭되게 배치함이 바람직하다.
상기 레이아웃 방법에서, 상기 풀 업 교정부와 상기 외부 저항 패드 사이에 상기 풀 업 교정부와 상기 외부 저항 패드 간을 전기적으로 연결하는 제 1 라인을 더 배치하고, 상기 카피 풀 업 교정부와 상기 메탈 사이에는 상기 카피 풀 업 교정부와 상기 메탈 간을 전기적으로 연결하는 제 2 라인을 더 배치하고, 상기 풀 다운 교정부와 상기 메탈 사이에는 상기 풀 다운 교정부와 상기 메탈 간을 전기적으로 연결하는 제 3 라인을 더 배치하며, 상기 제 1 내지 제 3 라인을 실질적으로 동일한 길이로 배치함이 바람직하다.
본 발명은 임피던스 교정 회로의 내부 임피던스 조절을 위한 메탈 라우팅 패턴과 데이터 입출력 드라이버의 내부 임피던스 조절을 위한 메탈 라우팅 패턴이 유사한 반도체 메모리 장치를 제공함으로써, 임피던스 교정 회로와 데이터 입출력 드라이버 간의 임피던스 미스매치를 최소화할 수 있는 효과가 있다.
본 발명은 임피던스 교정 회로 내에 내부 임피던스 조절을 위한 메탈 라우팅 패턴을 실질적으로 모두 동일하게 레이아웃할 수 있는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법을 제공함으로써, 임피던스 교정 회로와 데이터 입출력 드라이버 간의 임피던스 미스매치를 쉽게 보정할 수 있는 효과가 있다.
본 발명은 임피던스 교정 회로 내에 풀 다운 교정부를 카피 풀 업 교정부의 하부에 배치함으로써, 상기 임피던스 교정 회로의 내부 임피던스 조절을 위한 메탈 라우팅 패턴과 데이터 입출력 드라이버의 내부 임피던스 조절을 위한 메탈 라우팅 패턴 간의 차이를 줄일 수 있는 반도체 메모리 장치를 개시한다.
구체적으로, 본 발명에 따른 반도체 메모리 장치는 입출력단의 임피던스 교정을 위하여 데이터 입출력 드라이버와 임피던스 교정 회로를 구비하며, 상기 데이터 입출력 드라이버는 일반적인 도 1과 동일한 레이아웃 구조를 갖고, 상기 임피던스 교정 회로는 도 3과 같은 레이아웃 구조를 가질 수 있다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 임피던스 교정 회로는 외부 장치의 임피던스를 갖는 외부 저항 패드(30), 외부 저항 패드(30)에 전기적으로 연결되는 풀 업 교정부(32), 풀 업 교정부(32)에 전기적으로 연결되는 카피 풀 업 교정부(34), 및 카피 풀 업 교정부(34)에 전기적으로 연결되는 풀 다운 교정부(36)를 포함한다.
외부 저항 패드(30)는 상기 임피던스 교정 회로의 센터 영역에 형성될 수 있다.
풀 업 교정부(32)는 평면상 외부 저항 패드(30)의 상부에 형성되며, 풀 업 교정 라인(PCAL_DQ)을 통해 외부 저항 패드(30)에 전기적으로 연결된다. 풀 업 교정부(32)는 피모스 트랜지스터(PM1)와 저항(R1)으로 구성되는 풀 업 레그를 최소한 하나 포함하며, 피모스 트랜지스터(PM1)의 일측은 전원 전압 라인(VDD)에 전기적으로 연결되고, 피모스 트랜지스터(PM1)의 타측은 저항(R1)에 전기적으로 연결된다. 저항(R1)은 풀 업 교정 라인(PCAL_DQ)에 전기적으로 연결된다.
상기 구조를 갖는 풀 업 교정부(32)는 풀 업 교정 라인(PCAL_DQ)을 통하여 외부 저항 패드(30)의 임피던스에 대응되게 내부 임피던스를 조절하여 데이터 입출력 드라이버의 풀 업 구동 세기를 교정하는 풀 업 교정 신호로 출력한다.
카피 풀 업 교정부(34)는 풀 업 교정부(32)의 일측에 나란히 형성되며, 풀 다운 교정 라인(NCAL_DQ1,NCAL_VPAD,NCAL_DQ2)을 통하여 풀 다운 교정부(36)에 전기적으로 연결된다. 카피 풀 업 교정부(34)는 피모스 트랜지스터(PM2)와 저항(R2)으로 구성되는 카피 풀 업 레그를 최소한 하나 포함하며, 피모스 트랜지스터(PM2)의 일측은 전원 전압 라인(VDD)에 전기적으로 연결되고, 피모스 트랜지스터(PM2)의 타측은 저항(R2)에 전기적으로 연결된다. 도면에 도시되지 않았지만, 피모스 트랜지스터(PM2)의 게이트는 풀 업 교정부(PM1)의 피모스 트랜지스터(PM1)의 게이트에 전기적으로 연결된다. 저항(R2)은 풀 다운 교정 라인(NCAL_DQ1)에 전기적으로 연결된다.
이와 같이, 카피 풀 업 교정부(34)는 풀 업 교정부(32)와 실질적으로 동일하게 구성되며, 풀 업 교정부(32)의 내부 임피던스를 카피한다.
풀 다운 교정부(36)는 평면상 카피 풀 업 교정부(34)의 하부에 형성되며, 특히, 외부 저항 패드(30)의 일측 연장부를 기준으로 카피 풀 업 교정부(34)와 대칭되게 형성된다. 즉, 풀 다운 교정부(36)는 외부 저항 패드(30)가 형성되는 센터 영역을 기준으로 카피 풀 업 교정부(34)와 대칭되게 형성됨이 바람직하다. 풀 다운 교정부(36)는 엔모스 트랜지스터(NM)와 저항(R3)으로 구성되는 풀 다운 레그를 최소한 하나 포함하며, 엔모스 트랜지스터(NM)의 일측은 접지 전압 라인(VSS)에 전기적으로 연결되고, 엔모스 트랜지스터(NM)의 타측은 저항(R3)에 전기적으로 연결된다. 저항(R3)은 풀 다운 교정 라인(NCAL_DQ2)에 전기적으로 연결된다.
상기 구조를 갖는 풀 다운 교정부(36)는 풀 다운 교정 라인(NCAL_DQ1,NCAL_VPAD,NCAL_DQ2)을 통하여 카피 풀 업 교정부(34)의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력한다.
카피 풀 업 교정부(34)와 풀 다운 교정부(36) 간을 전기적으로 연결하는 풀 다운 교정 라인(NCAL_DQ1,NCAL_VPAD,NCAL_DQ2)은 두 저항(R2,R3)에 각각 전기적으로 연결되는 두 라인(NCAL_DQ1,NCAL_DQ2)과, 두 라인(NCAL_DQ1,NCAL_DQ2) 간을 전기적으로 연결하는 가상 패드(NCAL_VPAD)를 포함하여 구성될 수 있다.
여기서, 가상 패드(NCAL_VPAD)는 반도체 메모리 장치의 패드와 실질적으로 동일한 역할을 하며, 데이터 입출력 패드(30)의 일측에 나란히 배치됨이 바람직하다. 특히, 가상 패드(NCAL_VPAD)는 반도체 메모리 장치의 패드와 실질적으로 동일한 형태로 형성되는 메탈에 대응됨이 바람직하다.
두 저항(R2,R3)과 가상 패드(NCAL_VPAD) 사이에 각각 전기적으로 연결되는 두 라인(NCAL_DQ1)은 실질적으로 동일한 길이로 형성됨이 바람직하며, 아울러, 두 라인(NCAL_DQ1)은 풀 업 교정 라인(PCAL_DQ)과 실질적으로 동일한 길이로 형성됨이 바람직하다. 나아가, 두 라인(NCAL_DQ1)과 풀 업 교정 라인(PCAL_DQ)은 도 1의 데이터 입출력 드라이버에서 임피던스 교정을 위한 메탈 라인들 중 최소한 하나{예컨대, 풀 업 레그들(11,13)과 데이터 입출력 패드(10) 사이에 각각 전기적으로 연결되는 메탈 라인들, 풀 다운 레그들(14,16)과 데이터 입출력 패드(10) 사이에 각각 전기적으로 연결되는 메탈 라인들}와 실질적으로 동일한 길이로 형성됨이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 임피던스 교정 회로는 평면상 풀 다운 교정부(36)가 카피 풀 업 교정부(34)의 하부에 배치되는 레이아웃 구조를 갖는다.
즉, 풀 다운 교정부(36)는 데이터 입출력 패드(30)가 형성되는 센터 영역을 기준으로 카피 풀 업 교정부(34)와 대칭되게 배치됨으로써, 카피 풀 업 교정부(34)와 풀 다운 교정부(36) 간을 전기적으로 연결하는 라인의 길이가 종래에 비해 줄어들 수 있다.
특히, 본 발명에 따른 반도체 메모리 장치의 임피던스 교정 회로는 카피 풀 업 교정부(34)와 풀 다운 교정부(36) 사이의 센터 영역에 가상 패드(NCAL_VPAD)를 더 구비함으로써, 내부 임피던스 조절을 위한 메탈 라우팅이 실질적으로 모두 동일한 형태 및 길이로 형성될 수 있다.
즉, 풀 업 교정부(32)와 데이터 입출력 패드(30) 간을 전기적으로 연결하는 라인(PCAL_DQ), 카피 풀 업 교정부(34)와 가상 패드(NCAL_VPAD) 간을 전기적으로 연결하는 라인(NCAL_DQ1), 및 풀 다운 교정부(36)와 가상 패드(NCAL_PAD) 간을 전기적으로 연결하는 라인(NCAL_DQ2)이 실질적으로 모두 동일한 형태 및 길이로 레이아웃될 수 있다.
이와 같이, 본 발명에 따른 반도체 메모리 장치의 임피던스 교정 회로에서 내부 임피던스 조절을 위한 메탈 라우팅 패턴이 모두 동일하면, 임피던스 교정 회로와 데이터 입출력 드라이버 간의 임피던스 미스매치가 발생하더라도 임피던스 교정 회로의 임피던스를 쉽게 튜닝할 수 있으므로, 상기 임피던스 미스매치를 줄일 수 있는 효과가 있다.
아울러, 본 발명에 따른 반도체 메모리 장치는 평면상 풀 다운 교정부(36)를 카피 풀 업 교정부(34)의 하부에 배치함에 따라, 임피던스 교정 회로의 내부 임피던스 조절을 위한 메탈 라우팅 패턴과 데이터 입출력 드라이버의 내부 임피던스 조절을 위한 메탈 라우팅 패턴을 유사하게 레이아웃할 수 있으므로, 임피던스 교정 회로와 데이터 입출력 드라이버 간의 임피던스 미스매치를 최소한으로 할 수 있는 효과가 있다.
도 1은 일반적인 데이터 입출력 드라이버의 레이아웃 구조를 나타내는 도면.
도 2는 종래의 임피던스 교정 회로의 레이아웃 구조를 나타내는 도면.
도 3은 본 발명에 따른 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 구조를 나타내는 도면.

Claims (10)

  1. 외부 장치의 임피던스를 갖는 외부 저항 패드;
    평면상 상기 외부 저항 패드의 상부에 형성되며, 상기 외부 저항 패드의 임피던스에 대응되게 내부 임피던스를 조절하여 풀 업 교정 신호로 출력하는 풀 업 교정부;
    상기 풀 업 교정부의 일측에 나란히 형성되며, 상기 풀 업 교정부의 내부 임피던스를 카피하는 카피 풀 업 교정부;
    평면상 상기 카피 풀 업 교정부의 하부에 형성되며, 상기 카피 풀 업 교정부의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력하는 풀 다운 교정부; 및
    데이터 입출력 패드를 통해 입출력되는 데이터를 구동하며, 상기 풀 업 교정 신호와 상기 풀 다운 교정 신호에 응답하여 상기 데이터 입출력 패드의 임피던스를 상기 외부 저항 패드의 임피던스에 대응되게 교정하는 데이터 입출력 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 풀 다운 교정부는 상기 외부 저항 패드의 일측 연장부를 기준으로 상기 카피 풀 업 구동부와 대칭되게 형성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 카피 풀 업 교정부와 상기 풀 다운 교정부 사이에는 상기 카피 풀 업 교정부와 상기 풀 다운 교정부 간을 연결하는 반도체 메모리 장치의 패드와 실질적으로 동일한 형태의 메탈을 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메탈은 상기 외부 저항 패드의 일측에 나란히 형성되며, 상기 카피 풀 업 교정부와 상기 풀 다운 교정부는 상기 메탈을 기준으로 동일 간격으로 이격되어 형성되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 풀 업 교정부와 상기 외부 저항 패드 간에 전기적으로 연결되는 제 1 라인, 상기 카피 풀 업 교정부와 상기 메탈 간에 전기적으로 연결되는 제 2 라인, 및 상기 풀 다운 교정부와 상기 메탈 간에 전기적으로 연결되는 제 3 라인이 형성되고, 상기 제 1 내지 제 3 라인은 실질적으로 서로 동일한 길이로 형성되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 입출력 드라이버는 상기 데이터를 구동하고 상기 데이터 입출력 패드의 임피던스를 교정하는 복수의 풀 업 레그와 복수의 풀 다운 레그를 포함하 며, 상기 복수의 풀 업 레그 중 최소한 하나와 상기 복수의 풀 다운 레그 중 최소한 하나는 상기 제 1 내지 제 3 라인과 실질적으로 동일한 길이의 제 4 라인을 통하여 상기 데이터 입출력 패드에 전기적으로 연결되는 반도체 메모리 장치.
  7. 외부 장치의 임피던스를 갖는 외부 저항 패드를 센터 영역에 배치하고,
    상기 외부 저항 패드의 임피던스에 대응되게 내부 임피던스를 조절하여 풀 업 교정 신호로 출력하는 풀 업 교정부를 평면상 상기 외부 저항 패드의 상부에 배치하며,
    상기 풀 업 교정부의 내부 임피던스를 카피하는 카피 풀 업 교정부를 상기 풀 업 교정부의 일측에 나란히 배치하고,
    상기 카피 풀 업 교정부의 내부 임피던스에 대응되게 내부 임피던스를 조절하여 풀 다운 교정 신호로 출력하는 풀 다운 교정부를 평면상 상기 센터 영역을 기준으로 상기 카피 풀 업 교정부의 하부에 상기 카피 풀 업 교정부와 대칭되게 배치함을 특징으로 하는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법.
  8. 제 7 항에 있어서,
    상기 카피 풀 업 교정부와 상기 풀 다운 교정부 사이에 상기 카피 풀 업 교정부와 상기 풀 다운 교정부에 전기적으로 연결되는 반도체 메모리 장치의 패드와 실질적으로 동일한 형태의 메탈을 더 배치하는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법.
  9. 제 8 항에 있어서,
    상기 카피 풀 업 교정부와 상기 풀 다운 교정부를 상기 메탈을 기준으로 동일 간격으로 서로 대칭되게 배치하는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법.
  10. 제 8 항에 있어서,
    상기 풀 업 교정부와 상기 외부 저항 패드 사이에 상기 풀 업 교정부와 상기 외부 저항 패드 간을 전기적으로 연결하는 제 1 라인을 더 배치하고,
    상기 카피 풀 업 교정부와 상기 메탈 사이에 상기 카피 풀 업 교정부와 상기 메탈 간을 전기적으로 연결하는 제 2 라인을 더 배치하고,
    상기 풀 다운 교정부와 상기 메탈 사이에 상기 풀 다운 교정부와 상기 메탈 간을 전기적으로 연결하는 제 3 라인을 더 배치하며,
    상기 제 1 내지 제 3 라인을 실질적으로 동일한 길이로 배치함을 특징으로 하는 반도체 메모리 장치의 임피던스 교정 회로의 레이아웃 방법.
KR1020080062905A 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법 KR20100002856A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080062905A KR20100002856A (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080062905A KR20100002856A (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법

Publications (1)

Publication Number Publication Date
KR20100002856A true KR20100002856A (ko) 2010-01-07

Family

ID=41812839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080062905A KR20100002856A (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법

Country Status (1)

Country Link
KR (1) KR20100002856A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9438232B2 (en) 2013-12-12 2016-09-06 Samsung Electronics Co., Ltd. Buffer circuit for compensating for a mismatch between on-die termination resistors and semiconductor device including the same, and operating method thereof
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
US9748956B2 (en) 2015-01-13 2017-08-29 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same
CN113496748A (zh) * 2020-04-03 2021-10-12 美光科技公司 具有每引脚输入/输出终端及驱动器阻抗校准的存储器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9438232B2 (en) 2013-12-12 2016-09-06 Samsung Electronics Co., Ltd. Buffer circuit for compensating for a mismatch between on-die termination resistors and semiconductor device including the same, and operating method thereof
US9748956B2 (en) 2015-01-13 2017-08-29 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
CN113496748A (zh) * 2020-04-03 2021-10-12 美光科技公司 具有每引脚输入/输出终端及驱动器阻抗校准的存储器

Similar Documents

Publication Publication Date Title
CN107102669B (zh) 用于芯片上驱动和管芯上端接的校准电路
US7038486B2 (en) Semiconductor integrated circuit device
JP4199789B2 (ja) 半導体装置の出力回路調整方法
JP4428504B2 (ja) 半導体集積回路装置
US7859296B2 (en) Calibration circuit, on die termination device and semiconductor memory device using the same
KR20090121470A (ko) 임피던스 교정 회로를 포함하는 반도체 메모리 장치
US8120381B2 (en) Impedance adjusting device
KR20100131746A (ko) 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
KR100886644B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
US9209145B2 (en) Semiconductor memory device having pads
TWI565235B (zh) 電阻校正方法及其校正系統
KR20100002856A (ko) 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법
KR101699033B1 (ko) 출력 드라이버
JP4936054B2 (ja) インピーダンス調整回路およびインピーダンス調整方法
TW200814519A (en) Calibration circuit for resistance component
US10491216B2 (en) Termination circuit, semiconductor device and operating method thereof
JP2016004896A (ja) 半導体装置
KR20110131368A (ko) 반도체 장치
KR100838366B1 (ko) 오프셋 보상이 가능한 온 다이 터미네이션 장치의캘리브래이션 회로.
US10348291B2 (en) Resistor array, output buffer, and manufacturing method for semiconductor device
TW201444284A (zh) 半導體裝置
KR20090022043A (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
JP5115211B2 (ja) インピーダンス調整回路およびインピーダンス調整方法
JP2014033254A (ja) 電気信号出力装置、差動出力ドライバ、及び出力装置
US7439637B2 (en) Semiconductor circuit and resistance value controlling method

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination