CN113496748A - 具有每引脚输入/输出终端及驱动器阻抗校准的存储器 - Google Patents

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CN113496748A CN202110229708.4A CN202110229708A CN113496748A CN 113496748 A CN113496748 A CN 113496748A CN 202110229708 A CN202110229708 A CN 202110229708A CN 113496748 A CN113496748 A CN 113496748A
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Abstract

本文公开具有每引脚输入/输出终端及驱动器阻抗校准的存储器。在一个实施例中，装置设备包含专用于所述装置设备的个别DQ引脚的电路。所述电路可经配置以(i)至少部分地基于在电连接到所述装置设备的主机装置内部的阻抗而至少部分地在所述DQ引脚处生成电压，及(ii)比较所述电压与目标电压。至少部分地基于所述比较，所述电路可经配置以调整与所述DQ引脚相对应的所述装置设备的输出驱动器及/或终端电路的电阻，以将所述输出驱动器及/或终端电路的所述阻抗调整为匹配与所述主机装置的对应输入/输出引脚相关联的阻抗。

Description

具有每引脚输入/输出终端及驱动器阻抗校准的存储器
技术领域
本公开涉及存储器系统、装置及相关方法。具体来说，本公开涉及具有每引脚输入/输出终端及驱动器阻抗校准能力的存储器装置。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等各种电子装置相关的信息。频繁地提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路及/或外部可移动装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。包含静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等的易失性存储器可能需要所施加功率的源来维护其数据。相比之下，非易失性存储器即使当无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含闪存存储器(例如，NAND及NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或另外减少操作等待时间、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
发明内容
本公开的一个方面提供一种装置设备，其中所述装置设备包括：存储器阵列；多个DQ引脚，其可操作地连接到所述存储器阵列；及电路，其专用于所述多个DQ引脚中的个别DQ引脚且经配置以：至少部分地基于在经由所述DQ引脚电连接到所述装置设备的主机装置内部的阻抗而至少部分地在所述DQ引脚处生成电压，及至少部分地基于所述DQ引脚处的所述电压，调整与所述DQ引脚相关联的阻抗以匹配与对应于所述DQ引脚的所述主机装置的输入/输出(I/O)引脚相关联的阻抗。
本公开的另一方面提供一种方法，其中所述方法包括：使用仅专用于所述DQ引脚的电路至少部分地在存储器装置的DQ引脚处生成电压，其中所述电压至少部分地基于在经由所述DQ引脚电连接到所述存储器装置的主机装置内部的阻抗；比较所述电压与目标电压；及至少部分地基于所述比较，调整与所述DQ引脚相关联的阻抗以匹配与对应于所述DQ引脚的所述主机装置的输入/输出(I/O)引脚相关联的阻抗。
本公开的另一方面提供一种存储器系统，其中所述存储器系统包括：主机装置，其包含—输入/输出(I/O)引脚、对应于所述I/O引脚的输出驱动器及对应于所述I/O引脚的终端电路；及装置设备，其经由数据线电连接到所述主机装置，其中所述存储器装置包含—存储器阵列；DQ引脚，其可操作地连接到所述存储器阵列及对应于所述主机装置的所述I/O引脚；对应于所述DQ引脚的终端电路；对应于所述DQ引脚的输出驱动器；及仅专用于所述DQ引脚的电路，其中所述电路经配置以：至少部分地基于所述主机装置的所述输出驱动器及/或所述终端电路的阻抗而至少部分地在所述DQ引脚处生成电压；及至少部分地基于所述电压，调整(i)所述存储器装置的所述终端电路及/或所述输出驱动器的阻抗，以匹配(ii)所述主机装置的所述输出驱动器及/或所述终端电路的所述阻抗，及所述数据线的阻抗。
附图说明
参考下图可更好地理解本公开的许多方面。附图中的组件不一定按比例绘制。实际上，重点是清楚地说明本公开的原理。附图不应被视为将本公开限制于所描绘的特定实施例，而是仅用于解释及理解。
图1是示意性地说明根据本发明技术的各种实施例配置的存储器系统的框图。
图2是示意性地说明具有常规的ZQ校准电路的存储器装置的框图。
图3是根据本发明技术的各个实施例配置的具有DQ校准电路的存储器装置的框图。
图4是说明用于校准根据本技术的各种实施例配置的存储器装置及/或存储器系统的DQ引脚的例程的流程图。
图5是包含根据本发明技术的各种实施例配置的存储器装置的系统的示意图。
具体实施方式
如下文更详细地论述，本文所公开的技术涉及具有输入/输出(I/O)终端及驱动器校准能力的存储器系统及装置，及相关方法。在一些实施例中，本文所公开的存储器装置经配置以将存储器装置的DQ引脚校准为主机装置的相应I/O引脚。举例来说，存储器装置可包含DQ校准电路，其经配置以：调整(i)对应于DQ引脚的存储器装置的输出驱动器的阻抗，以匹配(ii)主机装置的相应I/O引脚的终端电路的阻抗与将存储器装置连接到主机装置的数据线的阻抗。另外或替代地，DQ校准电路可经配置以：调整(i)对应于DQ引脚的存储器装置的终端电路的阻抗，以匹配(ii)主机装置的相应I/O引脚的输出驱动器的阻抗与将存储器装置连接到主机装置的数据线的阻抗。
在一些实施例中，存储器装置上的DQ校准电路专用于个别DQ引脚。因此，DQ校准电路能够将DQ引脚的输出驱动器阻抗及/或终端电路阻抗分别校准为主机装置上的对应输出驱动器及对应终端电路的阻抗，同时还考虑将存储器装置连接到主机装置的对应数据线的阻抗。因此，与下面参考图2讨论的常规ZQ校准过程相反，本发明技术的DQ校准过程考虑(i)不同存储器装置的DQ引脚上可能存在的过程变化，及(ii)同一存储器装置的DQ引脚上可能存在的过程变化。此外，随着温度及电压(及因此阻抗)在存储器装置的正常操作期间发生变化，在一些实施例中，DQ校准电路可用于将DQ引脚的输出驱动器阻抗及/或终端电路阻抗分别周期性地校准为主机装置上的对应输出驱动器及/或对应终端电路的阻抗，以解释阻抗变化。因此，与下面参考图2讨论的常规ZQ校准过程相反，本发明技术的DQ校准过程还考虑在存储器装置的正常操作期间在存储器装置的DQ引脚(及对应电路)上发生的温度及电压的非均匀变化。
因此，与常规的ZQ校准技术相比，根据本发明技术的各种实施例配置的存储器装置的DQ校准电路可用于更佳地匹配在存储器装置的多个DQ引脚上的阻抗与主机装置及连接到存储器装置的数据线的相应阻抗。因此，DQ校准电路可进一步减小、最小化及/或防止在对应数据线上传输的数据信号的反射及/或振铃。继而，存储器装置及/或主机装置的数据输出驱动器不太可能过冲及/或下冲期望的信令电压电平，这意味着根据本发明技术配置的存储器装置与常规的ZQ校准技术相比能够更好地保持及/或改进信号时序及/或电压裕度。继而，与常规的ZQ校准技术相比，存储器装置能够保持及/或改进对应数据眼的尺寸，从而更好地保持及/或改进存储器装置的性能。
本领域的技术人员将理解，本技术可具有额外实施例，并且本技术可在没有下文参考图1到5所描述的实施例的若干个细节的情况下实践。在以下所说明的实施例中，主要在并入有DRAM存储媒体的装置的上下文中描述存储器装置及系统。然而，根据本发明技术的其它实施例配置的存储器装置可包含并入有其它类型的存储媒体的其它类型的存储器装置及系统，所述其它类型的存储媒体包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻及其它存储媒体，包含非易失性、闪存(例如，NAND及/或NOR)存储媒体。
图1是示意性地说明根据本发明技术的实施例配置的存储器系统190的框图。存储器系统190可包含存储器装置100，所述存储器装置可连接到能够利用存储器进行信息的临时或永久存储的多个电子装置中的任一个或其组件。举例来说，存储器装置100可以操作方式连接到主机装置108及/或存储器控制器101。主机装置108可为计算装置，例如桌上型或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字读取器、数字媒体播放器)，或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置108可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录仪、交通工具、电器、玩具，或多个其它产品中的任一个。在一个实施例中，主机装置108可直接连接到存储器装置100(例如，经由信号迹线的通信总线116)，但是在其它实施例中，主机装置108可间接连接到存储器装置100(例如，通过联网连接或通过中间装置，例如通过存储器控制器101及/或经由信号迹线的多个通信总线117及/或119中的一个)。
存储器装置100可采用包含耦合到命令总线及地址总线的命令及地址端子的多个外部端子，以分别接收命令信号CMD及地址信号ADDR。存储器装置可进一步包含：用于接收芯片选择信号CS的芯片选择端子、用于接收时钟信号CK及CKF的时钟端子、用于接收数据时钟信号WCK及WCKF的数据时钟端子、数据端子DQ、RDQS、DBI及DMI，及电源端子VDD、VSS及VDDQ。
可向存储器装置100的电源端子供应电源电势VDD及VSS。这些电源电势VDD及VSS可被供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势VDD及VSS而产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可在行解码器140中使用，内部电势VOD及VARY可在存储器装置100的存储器阵列150中包含的感测放大器中使用，且内部电势VPERI可在许多其它电路块中使用。
还可向电源端子供应电源电势VDDQ。可将电源电势VDDQ连同电源电势VSS一起供应到输入/输出(I/O)电路160。在本发明技术的实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本发明技术的另一个实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，专用电源电势VDDQ可用于I/O电路160，使得由I/O电路160产生的电源噪声不会传播到其它电路块。
可向时钟终端及数据时钟终端供应外部时钟信号及互补外部时钟信号。可将外部时钟信号CK、CKF、WCK、WCKF供应到时钟输入电路120。CK及CKF信号可互补，并且WCK及WCKF信号也可互补。互补时钟信号可同时具有相反的时钟级及相反的时钟级之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK及CKF信号以及WCK及WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。可将内部时钟信号ICLK供应到内部时钟电路130。内部时钟电路130可基于接收到的内部时钟信号ICLK及来自命令解码器115的时钟启用信号CKE提供各种相位及频率受控的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号(未展示)提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(I/O)时钟信号。I/O时钟信号可被供应到I/O电路160，并且可用作时序信号以例如确定读取数据的输出时序及/或写入数据的输入时序。可以多个时钟频率提供I/O时钟信号，使得可以不同的数据速率从存储器装置100输出数据及将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。还可将内部时钟信号ICLK供应到时序产生器135，因此可生成可由命令解码器115、列解码器145、I/O电路160及/或存储器装置100的其它组件使用的各种内部时钟信号。
存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150的存储器单元可布置在多个存储器区域中，并且每一存储器区域可包含多个字线(WL)、多个位线(BL)及布置在字线及位线的交点处的多个存储器单元。在一些实施例中，存储器区域可为一或多个存储器组或存储器单元的另一布置(例如，一半存储器组、存储器组中的子阵列等)。在这些及其它实施例中，存储器阵列150的存储器区域可布置在一或多个群组(例如，存储器组的一或多个群组、一或多个逻辑存储器列或裸片等)中。存储器阵列150中的存储器单元可包含多个不同存储器媒体类型中的任一个，包含电容、磁阻、铁电、相位改变等。字线WL的选择可由行解码器140执行，并且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对随后可通过传输门(TG)耦合到至少一个相应的主要I/O线对(MIOT/B)，所述传输门可充当开关。存储器阵列150还可包含板线及用于管理其操作的对应电路。
可从外部存储器装置100向命令端子及地址端子供应地址信号及组地址信号。可经由命令/地址输入电路105将供应到地址端子的地址信号及组地址信号传递到地址解码器110。地址解码器110可接收地址信号且将所解码行地址信号(XADD)供应到行解码器140，且将所解码列地址信号(YADD)供应到列解码器145。地址解码器110也可接收组地址信号(BADD)并且将组地址信号供应到行解码器140及列解码器145两者。
可(例如，从存储器控制器101及/或主机装置108)向命令及地址端子供应命令信号CMD、地址信号ADDR及芯片选择信号CS。命令信号可表示各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令及写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令及地址端子的命令及地址作出响应。当将有源CS信号提供到存储器装置100时，可对命令及地址进行解码，并且可执行存储器操作。可经由命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以生成用于执行存储器操作的各种内部信号及命令的电路，所述各种内部信号及命令例如，用于选择字线的行命令信号及用于选择位线的列命令信号。内部命令信号还可包含输出及输入激活命令，例如到命令解码器115的定时命令CMDCK(未展示)。命令解码器115可进一步包含用于跟踪各种计数或值的一或多个寄存器118。
当发布读取命令且及时向行地址及列地址供应读取命令时，可从存储器阵列150中的由这些行地址及列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可向I/O电路160提供内部命令，使得可根据RDQS时钟信号经由读取/写入(RW)放大器155及I/O电路160从数据端子DQ、RDQS、DBI及DMI输出读取数据。可在由可编程于存储器装置100中，例如编程于模式寄存器(图1中未展示)中的读取时延信息RL定义的时间处提供读取数据。可在CK时钟信号的时钟循环方面限定读取时延信息RL。举例来说，读取时延信息RL可为在读取命令由存储器装置100接收之后当提供相关联读取数据时CK信号的时钟循环的数目。
当发布写入命令且及时向行地址及列地址供应所述命令时，可根据WCK及WCKF时钟信号将写入数据供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到I/O电路160，使得写入数据可由I/O电路160中的数据接收器接收，且经由I/O电路160及RW放大器155供应到存储器阵列150。可将写入数据写入到由行地址及列地址指定的存储器单元中。可在由写入时延WL信息限定的时间处向数据端子提供写入数据。写入时延WL信息可编程于存储器装置100中，例如编程于模式寄存器(图1中未展示)中。可在CK时钟信号的时钟循环方面限定写入时延WL信息。举例来说，写入时延信息WL可为在写入命令由存储器装置100接收之后当接收到相关联写入数据时CK信号的时钟循环的数目。
在较高的数据速率下，当信号到达传输路径的端部时，数据信号反射(例如，反弹)及/或振铃。另外或替代地，当信号在传输路径上遇到阻抗变化(例如，失配、不连续等)时，数据信号反射(例如，反弹)及/或振铃。过程、电压、温度及其它因数(如，在存储器装置100的正常操作期间)的变化会引起这种阻抗失配。随着反射或振铃数据信号，信号可能会失真，从而损害信号及在其中传输的数据的质量。举例来说，存储器装置100的输出驱动器经配置以通过在高电压电平与低电压电平之间驱动数据信号来发送数据。高电压电平与低电压电平之间的差限定对应接收器的电压裕度，以解释信号内发送的数据。高电压电平与低电压电平之间的信号转换之间的时间间隔为对应接收器提供时序裕度，以解释信号内发送的数据。时序裕度及电压裕度共同限定数据眼的大小，这揭示了信令环境的质量的特征。
信号反射或振铃可导致数据输出驱动器过冲及/或下冲所需的信令电压电平，这可减少时序及/或电压裕度。减小的时序裕度限制最大信令速度，因为数据有效的时间窗(例如，数据眼的宽度)较小。减小的电压裕度(例如，数据眼的高度)可能需要较大的I/O电压摆幅，以确保数据的准确传输，这可能导致I/O功耗量增加及/或数据线串扰的敏感性增加。
为了解决这些问题，存储器装置100可在将存储器装置100连接到存储器控制器101及/或主机装置108的数据线的末端包含裸片上终端电路(图1中未展示)，以抑制数据线的末端处的信号反射。在这些及其它实施例中，如下面关于图2至4更详细地讨论，存储器装置100可包含ZQ及/或DQ校准电路(图1中未展示)以匹配(例如，校准)(i)存储器装置100的终端电路(未展示)及/或输出驱动器(未展示)的阻抗与(ii)(a)存储器控制器101及/或主机装置108的分别对应输出驱动器(未展示)及对应终端电路(未展示)，及/或(b)将存储器控制器101及/或主机装置108连接到存储器装置100的对应数据线(例如，数据线119及/或116)的阻抗。在一些实施例中，存储器装置100可使用ZQ及/或DQ校准电路，以在存储器装置100或存储器系统190的初始加电时及/或在存储器装置100及/或存储器系统190置于复位条件时校准阻抗。在这些及其它实施例中，存储器装置100可跟踪与存储器装置100的正常操作相关联的电压及/或温度变化，并且可使用ZQ及/或DQ校准电路来校准(例如，保持线性)在跟踪的电压及温度范围内的DQ输出驱动器及终端电路阻抗。
图2是示意性地说明具有常规的ZQ校准电路261的存储器装置200(例如，图1的存储器装置100或另一存储器装置)的框图。如图所示，ZQ校准电路261包含用于校准存储器装置200的四个DQ引脚DQ0-3的DQ校准控制电路262(“控制电路262”)。在一些实施例中，控制电路262包含模/数转换器(未展示)、比较器(未展示)、大部分滤波器(未展示)、内部参考电压产生器(未展示)，及/或近似值寄存器(未展示)。
控制电路262经由存储器装置200的ZQ引脚电连接到外部参考电阻器263。外部参考电阻器263在与存储器装置200的正常操作相关联的温度及电压范围内具有恒定电阻(例如，240Ω±1％)。在所说明的实施例中，参考电阻器263连接到地。在其它实施例中，参考电阻器263可连接到另一电势。
控制电路262经由多个相应的上拉支腿LEGPU0-PU6及多个相应的下拉支腿LEGPD0-PD6另外连接到DQ引脚DQ0-3中的每一个。为了清楚及理解起见，在图2中仅示出DQ引脚DQ0的上拉支腿LEGPU0-PU6及下拉支腿LEGPD0-PD6。尽管存储器装置200被说明为对于每个DQ引脚具有七个上拉支腿及七个下拉支腿，但是在其它实施例中，存储器装置200可包含每DQ引脚更少(例如，零到六)或更多(例如，多于七个)数目的上拉支腿及/或更少(例如，零到六)或更多(例如，多于七个)数目的下拉支腿。
控制电路262进一步连接到复制上拉支腿LEGPU_DUP及复制下拉支腿LEGPD_DUP，其用于校准DQ引脚DQ0-3中的每一个，但不是DQ引脚DQ0-3中的任一个的一部分。如图所示，复制上拉支腿LEGPU_DUP包含多个P沟道装置266及多晶硅电阻器268。在一些实施例中，多晶硅电阻器268的电阻略大于外部参考电阻器263的电阻(例如，略大于240Ω)。如下文更详细地论述，P沟道装置266及正电源电压VDD及/或VDDQ用于将多晶硅电阻器268调谐到外部参考电阻器263的电阻。DQ引脚DQ0-3中的每一个的上拉支腿LEGPU0-PU6具有与复制上拉支腿LEGPU_DUP相同或至少相似的电路。因此，为清楚起见，在图2中未展示上拉支腿LEGPU0-PU6的电路。
DQ引脚DQ0-3中的每一个的复制下拉支腿LEGPD_DUP及下拉支腿LEGPD0-PD6包含分别与复制上拉支腿LEGPU_DUP及上拉支腿LEGPU0-PU6相似的电路，不同之处在于，DQ引脚DQ0-3中的每一个的复制下拉支腿LEGPD_DUP及下拉支腿LEGPD0-PD6使用多个N沟道装置267及负电源电压VSS，以将多晶硅电阻器269调谐到外部参考电阻器263的电阻。在一些实施例中，多晶硅电阻器269类似于多晶硅电阻器268。然而，在其它实施例中，多晶硅电阻器269可不同于多晶硅电阻器268。为清楚起见，图2中仅展示复制下拉支腿LEGPD_DUP的电路。
当将ZQ校准命令ZQC提供到控制电路262时，存储器装置200将每个DQ引脚的支腿校准为外部参考电阻器263。具体来说，控制电路262将上拉线PUP0驱动为低，这将复制上拉支腿LEGPU_DUP拉至正电源电势VDDQ。复制上拉支腿LEGPU_DUP又输出至少部分地基于多晶硅电阻器268的电阻及外部参考电阻器263的电阻的上拉电压VPULL-UP。随后将上拉电压VPULL-UP馈送到控制电路262，并且控制电路262将上拉电压VPULL-UP与参考电压VDDQ/2相比较。基于比较，控制电路262使用调谐信号VOH<0:4>单独地调谐复制上拉支腿LEGPU_DUP的P沟道装置266，直到多晶硅电阻器268具有使上拉电压VPULL-UP等于参考电压VDDQ/2的电阻(例如，直到多晶硅电阻器268的电阻等于外部参考电阻器263的电阻)。使上拉电压VPULL-UP等于参考电压VDDQ/2的调谐信号VOH<0:4>的组合随后存储在控制电路262的近似值寄存器(未展示)中，且广播到DQ引脚DQ0-3中的每一个的上拉支腿LEGPU0-PU6中的每一个。
在使用调谐信号VOH<0:4>的所存储组合将DQ引脚DQ0-3的上拉支腿LEGPU0-PU6校准为外部参考电阻器263之后，存储器装置200使用类似过程来产生调谐信号VOL<0:4>的组合，所述调谐信号的组合使从复制下拉支腿LEGPD_DUP输出的下拉电压VPULL-DOWN等于参考电压VDDQ/2。举例来说，控制电路262驱动下拉线PDN0，使得将复制下拉支腿LEGPD_DUP拉动到负电源电势VSS。复制下拉支腿LEGPD-DUP又输出至少部分地基于多晶硅电阻器269的电阻及外部参考电阻器263的电阻的下拉电压VPULL-DOWN。随后将下拉电压VPULL-DOWN馈送到控制电路262，并且控制电路262将下拉电压VPULL-DWON与参考电压VDDQ/2相比较。基于比较，控制电路262使用调谐信号VOL<0:4>单独地调谐复制下拉支腿LEGPD_DUP的N沟道装置267，直到多晶硅电阻器269具有使下拉电压VPULL-DOWN等于参考电压VDDQ/2的电阻(例如，直到多晶硅电阻器269的电阻等于外部参考电阻器263的电阻)。使下拉电压VPULL-DOWN等于参考电压VDDQ/2的调谐信号VOL<0:4>的组合随后存储在控制电路262的近似值寄存器(未展示)中，且广播到DQ引脚DQ0-3中的每一个的下拉支腿LEGPD0-PD6中的每一个，从而完成DQ引脚DQ0-3的校准。
通过在存储器装置200的初始通电时及/或当存储器装置200处于复位条件时使用ZQ校准电路261执行ZQ校准，存储器装置200能够解释存储器装置200上存在的过程变化。另外，通过在存储器装置200的正常操作期间使用ZQ校准电路261周期性地执行ZQ校准，存储器装置200可解释影响输出驱动器及终端电路的阻抗的温度及电压变化。
如图2中所示，上拉支腿LEGSPU0-PU6一起限定DQ引脚DQ0的输出驱动器265。类似地，下拉支腿LEGSPD0-PD6一起限定DQ引脚DQ0的终端电路。在使用ZQ校准电路261执行ZQ校准之后，存储器装置200可通过实现每个DQ引脚的下拉支腿LEGPD0-PD6的各种组合来实现每DQ引脚的多个终端阻抗。类似地，存储器装置200可通过实现每个DQ引脚的上拉支腿LEGPU0-PU6的各种组合来实现各种输出驱动器阻抗(例如，驱动强度)。举例来说，当外部参考电阻器263及多晶硅电阻器268的电阻大约为240Ω时，当启用DQ引脚DQ0的所有七个上拉支腿LEGPU0-PU6时DQ引脚DQ0的输出驱动器265的输出阻抗大约为34Ω。以此方式，存储器装置200能够将输出驱动器阻抗(用于读取操作)及终端电路阻抗(用于写入操作)调谐为经由存储器装置200的DQ引脚将存储器装置200连接到存储器控制器及/或主机装置的数据线的阻抗，从而减少(i)输出驱动器阻抗及/或终端电路阻抗与(ii)将存储器装置200连接到存储器控制器及/或主机装置的迹线之间的阻抗不连续性或不匹配。
然而，上述常规的ZQ校准过程存在若干缺点。举例来说，因为单个复制上拉支腿LEGPU-DUP及单个复制下拉支腿LEGPD_DUP用于分别调谐存储器装置200的每个DQ引脚的上拉支腿及下拉支腿中的每一个，所以常规的ZQ校准过程不考虑在存储器装置200的上拉支腿LEGSPU0-PU6及下拉支腿LEGSPD0-PD6上存在的过程变化。另外，常规的ZQ校准过程假设在存储器装置200的正常操作期间，温度及电压在存储器装置200的所有DQ引脚DQ0-3的所有上拉支腿LEGSPU0-PU6及所有下拉支腿LEGSPD0-PD6上均匀地变化。此外，上述常规的ZQ校准过程不解释将存储器装置200的第一DQ引脚连接到存储器控制器及/或主机装置的第一数据线可具有与将存储器装置200的第二DQ引脚连接到存储器控制器及/或主机装置的第二数据线不同的阻抗的可能性。常规的ZQ校准过程也没有考虑对应于存储器装置200的第一DQ引脚的存储器控制器及/或主机装置的驱动器或终端电路可具有与对应于存储器装置200的第二DQ引脚的存储器控制器及/或主机装置的驱动器或终端电路不同的阻抗。
为了解决这些问题，根据本发明技术配置的存储器装置可包含用于存储器装置的个别DQ引脚的专用DQ校准电路。举例来说，图3是根据本发明技术的各种实施例配置的存储器装置300的框图。在一些实施例中，存储器装置300可为图1的存储器装置100及/或图2的存储器装置200。在其它实施例中，存储器装置300可为与存储器装置100及/或存储器装置200不同的存储器装置。
如图3中所示，存储器装置300包含电连接到存储器装置300的对应DQ引脚DQ0的DQ校准电路371。为了清楚及理解起见，图3中仅说明存储器装置300的一个DQ引脚及对应的DQ校准电路371。本领域的普通技术人员将容易地理解，可为存储器装置300的其它DQ引脚的全部或子集复制DQ校准电路371。
在所说明的实施例中，DQ校准电路371包含分压器378及两个比较器376及377。分压器378经由可变电阻器372、晶体管374(例如，P沟道装置)、晶体管375(例如，N沟道装置)及可变电阻器373将电源电势VDD连接到地。在一些实施例中，可变电阻器372可类似于可变电阻器373。在其它实施例中，可变电阻器372可不同于可变电阻器373。
在这些及其它实施例中，除了或代替图3中所说明的组件，DQ校准电路371可包含额外组件。举例来说，在一些实施例中，DQ校准电路371可包含两个晶体管来代替比较器376或比较器377。两个晶体管中的每一个的支腿可连接到其余比较器376或377的输出。在这些实施例中，存储器装置300可使用其余比较器376或377的输出来校准可变电阻器372及/或373中的任一个或两个(如下文更详细地论述)，这取决于馈送到两个晶体管的相应栅极的启用信号(未展示)的状态。
如下文相对于图4更详细地描述，图3中所说明的存储器装置300的分压器378充当DQ引脚DQ0的输出驱动器及终端电路两者。就此而言，可分别使用启用信号ENABLE C及ENABLE D激活晶体管374及晶体管375，这取决于分压器378分别作为DQ引脚DQ0的输出驱动器或终端电路的功能。因此，本领域的普通技术人员将容易地理解，图3中所说明的存储器装置300的分压器378可为一或多个其它更复杂电路的简化电路图。举例来说，可变电阻器372及晶体管374可为更复杂输出驱动器的简化电路图，所述输出驱动器具有与可变电阻器372的电阻相对应的电阻或阻抗及使用启用信号ENABLE C启用。作为另一实例，可变电阻器373及晶体管375可为更复杂终端电路的简化电路图，所述终端电路具有与可变电阻器373的电阻相对应的电阻或阻抗且使用启用信号ENABLE D启用。
在一些实施例中，存储器装置300包含DQ校准电路371来代替常规的ZQ校准电路(例如，代替图2的ZQ校准电路261)。在这些实施例中，存储器装置300可不包含ZQ引脚。在这些及其它实施例中，存储器控制器、PCB或连接到存储器装置300的主机装置可不包含外部参考电阻器(例如，图2的外部参考电阻器263)。在其它实施例中，存储器装置300包含除了ZQ校准电路之外的DQ校准电路371。
如图3中所示，DQ校准电路371经由DQ引脚DQ0、对应数据线319及主机装置308的对应I/O引脚I/O0电连接到主机装置308的分压器358(例如，输出驱动器及/或终端电路)。在一些实施例中，主机装置308可为存储器控制器(例如，图1的存储器控制器101)。在其它实施例中，主机装置308是另一主机装置308，例如图1的主机装置108。
在所说明的实施例中，主机装置308的分压器358类似于存储器装置300的分压器378。举例来说，分压器350经由电阻器351、晶体管353(例如，P沟道装置)、晶体管354(例如，N沟道装置)及电阻器352将电源电势VDD连接到地。本领域的普通技术人员将容易地理解，图3中所说明的主机装置308的分压器358可为一或多个其它更复杂电路的简化电路图。举例来说，电阻器351及晶体管353可为更复杂输出驱动器的简化电路图，所述输出驱动器具有与电阻器351的电阻相对应的电阻或阻抗及使用启用信号ENABLE A启用。作为另一实例，电阻器352及晶体管354可为更复杂终端电路的简化电路图，所述终端电路具有与电阻器352的电阻相对应的电阻或阻抗及使用启用信号ENABLE B启用。
如下文参考图4更详细地描述，主机装置308的分压器358及存储器装置300的分压器378串联地操作以在DQ引脚DQ0处(在分压器378的晶体管374及晶体管375之间)产生电压VDQ0，然后将其作为输入馈送到DQ校准电路371的比较器376及377中。在DQ引脚DQ0处产生的电压VDQ0至少部分地基于(i)主机装置308的分压器358的输出驱动器及/或终端电路的阻抗、(ii)分别存储器装置300的分压器378的终端电路及/或输出驱动器的阻抗，及(iii)将分压器358连接到分压器378的数据线319的阻抗。比较器376及377又将在DQ引脚DQ0处产生的电压VDQ0与目标电压相比较。在所说明的实施例中，目标电压是内部产生的参考电压VDD/2。在其它实施例中，目标电压可为另一内部产生的或外部供应的电势。举例来说，在一些实施例中，存储器装置300可包含外部目标电压引脚(未展示)，通过所述外部目标电压引脚可将任何期望的电压输入到存储器装置300中并且至少部分地馈送到比较器376及/或377的输入中作为目标电压。以此方式，外部供应的电势可用于将数据眼的电压中心调谐到用于存储器装置300的最佳性能的任何水平。
再次参考图3中所说明的实施例，比较器376及377至少部分地基于电压VDQ0与目标电压(例如，参考电压VDD/2)的比较而分别输出校准电势X1及X2。存储器装置300使用校准电势X1来调谐(例如，调整)可变电阻器372的电阻，直到电压VDQ0等于目标电压(例如，等于参考电压VDD/2)，此时分压器378的输出驱动器的阻抗(例如，驱动强度)与主机装置308上的分压器358的对应终端电路的阻抗及将存储器装置300连接到主机装置308的数据线319的阻抗匹配(例如，对准、相等、基本上相等、与其连续等)。类似地，存储器装置300使用校准电势X2来调谐可变电阻器373的电阻，直到电压VDQ0等于目标电压(例如，等于参考电压VDD/2)，此时分压器378的终端电路的阻抗与主机装置308上的分压器358的对应输出驱动器的阻抗及将存储器装置300连接到主机装置308的数据线319的阻抗匹配。
因为DQ校准电路371专用于(例如，仅电连接到及/或仅用于)单个DQ引脚，所以DQ校准电路371能够将DQ引脚的输出驱动器阻抗及终端电路阻抗分别校准(例如，匹配、对准等)到主机装置308上的对应输出驱动器及对应终端电路的阻抗及将存储器装置300连接到主机装置308的对应数据线319的阻抗。因此，与上文相对于图2讨论的常规ZQ校准过程相反，图3的DQ校准过程考虑(i)不同存储器装置300的DQ引脚上可能存在的过程变化及(ii)同一存储器装置300的DQ引脚上可能存在的过程变化。此外，随着温度及电压在存储器装置300的正常操作期间发生变化，在一些实施例中，图3的DQ校准电路371可用于将DQ引脚的输出驱动器阻抗及/或终端电路阻抗分别(例如，周期性地)校准为主机装置308上的对应输出驱动器及/或对应终端电路的阻抗。因此，与上文相对于图2论述的常规ZQ校准过程相反，图3的DQ校准过程还考虑在存储器装置300的正常操作期间在存储器装置300的DQ引脚(及对应电路)上发生的温度及电压的非均匀变化。
因此，与常规的ZQ校准技术相比，存储器装置300的DQ校准电路371可用于更佳地匹配存储器装置300的多个DQ引脚上的阻抗与主机装置308及数据线319的阻抗。因此，DQ校准电路371可进一步减小、最小化及/或防止在对应数据线319上传输的数据信号的反射及/或振铃。继而，存储器装置300及/或主机装置308的数据输出驱动器不太可能过冲及/或下冲期望的信令电压电平，这意味着存储器装置300能够与常规的ZQ校准技术相比更好地保持及/或改进信号时序和/或电压裕度。因此，与常规的ZQ校准技术相比，存储器装置300能够保持及/或改进对应数据眼的尺寸，从而更好地保持及/或改进存储器装置300的性能。
图4是说明用于校准根据本发明技术的各个实施例配置的存储器装置及/或存储器系统的一或多个DQ引脚的例程480的流程图。例程480被说明为一组步骤或框481-484且在下文至少部分地参考图3描述。例程480的框481-484中的一或多个的全部或子集可由以下项的组件或装置执行：(i)存储器装置(例如，分别图1、2及/或3的存储器装置100、200及/或300)；(ii)可操作地耦合到存储器装置的存储器控制器(例如，图1的存储器控制器101)；及/或(iii)可操作地耦合到存储器装置及/或存储器控制器的主机装置(例如，分别图1及/或3的主机装置108及/或308)。举例来说，例程480的框481-484中的一或多个的全部或子集可由存储器装置的DQ校准电路(例如，图3的DQ校准电路371)及/或存储器控制器及/或主机装置的一或多个输出驱动器及/或终端电路(例如，图3的分压器358)执行。在这些及其它实施例中，例程480的框481-484中的一或多个的全部或子集可由存储器装置的其它组件(例如，命令解码器、电压产生器、外部目标电压引脚等)、存储器控制器的组件、主机装置的组件，及/或含有存储器装置的存储器系统(例如，图1的存储器系统190)的其它组件执行。
在框481处，例程480开始于将存储器装置的DQ引脚驱动为高，同时将主机装置的对应I/O引脚驱动为低。一起参考图3及4，举例来说，通过驱动启用信号ENABLE C，使得激活DQ校准电路371的分压器378的晶体管374(例如，使得激活DQ引脚DQ0的输出驱动器)，例程480可将存储器装置300的DQ引脚DQ0驱动为高。在这些及其它实施例中，通过驱动启用信号ENABLE B，使得激活分压器358的晶体管354(例如，使得激活I/O引脚I/O0的终端电路)，例程480可将主机装置308的对应I/O引脚I/O0驱动为低。
在框482处，在DQ引脚被驱动为高及在对应I/O引脚被驱动为低时，例程480校准存储器装置的DQ引脚。在一些实施例中，例程480通过将与DQ引脚相关联的阻抗(例如，在存储器装置内部且对应于DQ引脚的输出驱动器的阻抗)调整为匹配(例如，对准、等于、基本上等于、与其连续等)与主机装置的对应I/O引脚相关联的阻抗(例如，在主机装置内部的终端电路及对应I/O引脚的阻抗及/或经由DQ引脚将主机装置电连接到存储器装置的数据线的阻抗)来校准存储器装置的DQ引脚。一起参考图3及4，举例来说，例程480通过调整分压器378的可变电阻器372的电阻(例如，通过调整DQ引脚DQ0的输出驱动器的电阻)直到DQ引脚DQ0处的电势或电压VDQ0等于目标电压来校准DQ引脚DQ0。具体来说，当例程480将DQ引脚DQ0驱动为高及将对应I/O引脚I/O0驱动为低时，图3的存储器装置300的分压器378及主机装置308的分压器358在DQ引脚DQ0处生成电压VDQ0。电压VDQ0至少部分地基于存储器装置300中的电源电势VDD、可变电阻器372的电阻、电阻器352的电阻，及/或将存储器装置300的分压器378连接到主机装置308的分压器358的数据线319的电阻。在框482处，例程480通过将电压VDQ0及目标电压馈送到DQ校准电路371的比较器376的输入中来比较电压VDQ0与目标电压。在图3中所说明的实施例中，目标电压是内部产生的参考电势VDD/2。在其它实施例中，目标电压可为不同电势。举例来说，可至少部分地基于供应到存储器装置300的外部引脚(未展示)的电势而供应或生成目标电压。至少部分地基于所述比较，例程480生成校准电势X1，例程480使用所述校准电势来调整可变电阻器372的电阻，直到DQ引脚DQ0处的电压VDQ0等于目标电压。此时，存储器装置300的DQ引脚DQ0的输出驱动器的阻抗与主机装置308的对应I/O引脚I/O0的终端电路的阻抗及数据线319的阻抗匹配。
在框483处，例程480将存储器装置的DQ引脚驱动为低，同时将主机装置的对应I/O引脚驱动为高。一起参考图3及4，举例来说，通过驱动启用信号ENABLE D，使得激活DQ校准电路371的分压器378的晶体管375(例如，使得激活DQ引脚DQ0的终端电路)，例程480可将存储器装置300的DQ引脚DQ0驱动为低。在这些及其它实施例中，通过驱动启用信号ENABLE A，使得激活分压器358的晶体管353(例如，使得激活I/O引脚I/O0的输出驱动器)，例程480可将主机装置308的I/O引脚I/O0驱动为高。
在框484处，在DQ引脚被驱动为低及在对应I/O引脚被驱动为高时，例程480校准存储器装置的DQ引脚。在一些实施例中，例程480通过将与DQ引脚相关联的阻抗(例如，在存储器装置内部且对应于DQ引脚的终端电路的阻抗)调整为匹配(例如，对准、等于、基本上等于、与其连续等)与主机装置的对应I/O引脚相关联的阻抗(例如，在主机装置内部且对应于I/O引脚的输出驱动器的阻抗及/或经由DQ引脚将主机装置电连接到存储器装置的数据线的阻抗)来校准存储器装置的DQ引脚。一起参考图3及4，举例来说，例程480通过调整分压器378的可变电阻器373的电阻(例如，通过调整DQ引脚DQ0的终端电路的电阻)直到DQ引脚DQ0处的电势或电压VDQ0等于目标电压来校准DQ引脚DQ0。具体来说，当例程480将DQ引脚DQ0驱动为低及将对应I/O引脚I/O0驱动为高时，图3的存储器装置300的分压器378及主机装置308的分压器358在DQ引脚DQ0处生成电压VDQ0。电压VDQ0至少部分地基于主机装置308中的电源电势VDD、可变电阻器373的电阻、电阻器351的电阻，及/或将存储器装置300的分压器378连接到主机装置308的分压器358的数据线319的电阻。在框484处，例程480通过将电压VDQ0及目标电压馈送到DQ校准电路371的比较器377的输入中来比较电压VDQ0与目标电压。在图3中所说明的实施例中，目标电压是内部产生的参考电势VDD/2。在其它实施例中，目标电压可为不同电势。举例来说，可至少部分地基于供应到存储器装置300的外部引脚(未展示)的电势而供应或生成目标电压。在这些及其它实施例中，在例程480的框484处的目标电压可为与在例程480的框482处的目标电压相同的目标电压或另一目标电压。至少部分地基于所述比较，例程480生成校准电势X2，例程480使用所述校准电势来调整可变电阻器373的电阻，直到DQ引脚DQ0处的电压VDQ0等于目标电压。此时，存储器装置300的DQ引脚DQ0的终端电路的阻抗与主机装置308的对应I/O引脚I/O0的输出驱动器的阻抗及数据线319的阻抗匹配。
尽管以特定次序论述及说明例程480的框481-484，但图4中所说明的例程480不受如此限制。在其它实施例中，例程480可以不同次序执行。举例来说，可在框481及482之前执行框483及484。在这些及其它实施例中，例程480的框481-484中的任一个可在例程480的其它框481-484中的任一个之前、期间及/或之后执行。此外，相关领域的普通技术人员将认识到，所说明的例程480可改变且仍保留在本发明技术的这些及其它实施例内。举例来说，在一些实施例中，可省略及/或重复图4中所说明的例程480的一或多个框481-484。
为清楚及理解起见，上文参考存储器装置的单个DQ引脚至少部分地描述例程480。本领域的普通技术人员将易于了解，例程480可用于校准存储器装置的多个DQ引脚(例如，其全部或子集)的阻抗。此外，本领域的普通技术人员将易于了解，在例程480用于校准存储器装置的第一DQ引脚的阻抗之前、期间及/或之后，例程480可用于校准存储器装置的第二DQ引脚的阻抗。举例来说，在一些实施例中，例程480可用于依序地或并行地校准存储器装置的DQ引脚的全部或群组的阻抗。
在一些实施例中，当存储器装置及/或并入有存储器装置的存储器系统通电及/或置于复位条件时，根据本发明技术的各种实施例配置的存储器装置可执行例程480的框481-484中的一或多个的全部或子集。另外或替代地，存储器装置可在存储器装置的正常操作期间执行(例如，周期性地)例程480的框481-484中的一或多个的全部或子集。举例来说，存储器装置及/或并入有存储器装置的存储器系统可在存储器装置及/或存储器系统的操作期间跟踪温度及/或电压。当温度及/或电压变化(例如，阈值量)时，存储器装置可执行例程480的框481-484中的一或多个的全部或子集，以将存储器装置的DQ引脚的全部或子集的数据输出驱动器及/或终端电路的阻抗分别与存储器控制器或连接到存储器装置的其它主机装置的对应终端电路及/或数据输出驱动器的阻抗(以及将存储器装置连接到存储器控制器及/或主机装置的数据线的阻抗)匹配。在这些及存储器装置另外包含ZQ校准电路的另外其它实施例中，在使用对应DQ校准电路执行例程480之前、期间及/或之后，存储器装置可使用ZQ校准电路执行ZQ校准。
图5是根据本发明技术的实施例的包含存储器装置的系统的示意图。上文参考图1至4所描述的前述存储器装置中的任一个可并入到无数更大及/或更复杂的系统中的任一个中，所述系统的代表性实例为图5中示意性地示出的系统590。系统590可包含半导体装置组合件500、电源592、驱动器594、处理器596及/或其它子系统及组件598。半导体装置组合件500可包含与上文参考图1至4描述的存储器装置的特征大体上类似的特征，及因此可包含DQ校准的各种特征。所得系统590可执行广泛多种功能中的任一种，例如存储器存储、数据处理及/或其它合适的功能。因此，代表性系统590可包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、电器及其它产品。系统590的组件可容纳于单个单元中或分布在多个互连的单元上(例如，通过通信网络)。系统590的组件还可包含远程装置及各种计算机可读媒体中的任一个。
结论
本技术的实施例的以上详细描述并不意图是详尽的或将本技术限制于上文所公开的确切形式。如相关领域的技术人员将认识到，尽管上文出于说明性目的描述了本技术的特定实施例及实例，但是可在本技术的范围内进行各种等效的修改。举例来说，尽管步骤以给定次序呈现及/或论述，但替代性实施例可以不同次序执行步骤。此外，也可组合本文中所描述的各种实施例以提供另外实施例。
根据前述内容，应了解，本文中已出于说明性目的描述本技术的特定实施例，但尚未示出或详细描述熟知结构及功能以避免不必要地模糊本技术的实施例的描述。在以引入的方式并入本文中的任何材料与本公开冲突的程度上，本公开主导。在情境准许的情况下，单数或复数术语还可分别包含复数或单数术语。此外，除非词语“或”明确地限制成仅意指对参看两个或更多个项目的列表的其它项目排他的单个项目，否则此列表中的“或”的使用可理解为包含：(a)列表中的任何单个项目、(b)列表中的所有项目或(c)列表中的项目的任何组合。在情境准许的情况下，单数或复数术语还可分别包含复数或单数术语。此外，如本文中所使用，如“A及/或B”中的词组“及/或”是指仅A、仅B，及A及B两者。此外，术语“包括”、“包含”、“具有”及“带有”贯穿全文用于意指至少包含一或多个所叙述特征，使得不排除任何更大数目个相同特征及/或额外类型的其它特征。
根据前述内容，还应了解，可在不背离本技术的情况下作出各种修改。例如，本技术的各种组件可进一步划分为子组件，或本技术的所述各种组件及功能可经组合及/或整合。此外，尽管已经在那些实施例的背景下描述了与本技术的某些实施例相关联的优点，但其它实施例也可呈现这些优点，且并非所有的实施例都必需呈现这些优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。

Claims (20)

1.一种装置设备，其包括：
存储器阵列，
多个DQ引脚，其可操作地连接到所述存储器阵列；及
电路，其专用于所述多个DQ引脚中的个别DQ引脚且经配置以：
至少部分地基于在经由所述DQ引脚电连接到所述装置设备的主机装置内部的阻抗而至少部分地在所述DQ引脚处生成电压，及
至少部分地基于所述DQ引脚处的所述电压，调整与所述DQ引脚相关联的阻抗以匹配与对应于所述DQ引脚的所述主机装置的输入/输出I/O引脚相关联的阻抗。
2.根据权利要求1所述的装置设备，其中所述电路包含对应于所述DQ引脚的输出驱动器及/或终端电路，且其中与所述DQ引脚相关联的所述阻抗是所述输出驱动器的阻抗及/或所述终端电路的阻抗。
3.根据权利要求2所述的装置设备，其中所述电路进一步包含对应于所述DQ引脚的所述输出驱动器及/或所述终端电路的至少一个可变电阻器及至少一个比较器。
4.根据权利要求1所述的装置设备，其中所述电路进一步经配置以：
比较在所述DQ引脚处生成的所述电压与目标电压；及
至少部分地基于所述比较，调整对应于所述DQ引脚的所述装置设备的输出驱动器及/或终端电路的可变电阻。
5.根据权利要求4所述的装置设备，其进一步包括经配置以接收所述目标电压的外部引脚。
6.根据权利要求1所述的装置设备，其中：
所述多个DQ引脚包含所述存储器装置的每一DQ引脚；
所述电路是专用于所述多个DQ引脚中的第一DQ引脚的第一DQ校准电路；
所述存储器装置包含多个DQ校准电路；及
所述多个DQ引脚中的每个DQ引脚电连接到所述多个DQ校准电路中的专用DQ校准电路。
7.根据权利要求1所述的装置设备，其中：
在所述DQ引脚处的所述电压是在所述第一DQ引脚处的第一电压；
在所述主机装置内部的所述阻抗是第一阻抗；
所述I/O引脚是所述主机装置的第一I/O引脚；
所述电路是专用于第一DQ引脚的第一电路；
所述装置设备进一步包含第二电路，所述第二电路不同于所述第一电路且专用于所述多个DQ引脚中的第二个别DQ引脚；及
所述第二电路经配置以：
至少部分地在所述第二DQ引脚处生成第二电压，其中在所述第二DQ引脚处的所述第二电压至少部分地基于不同于所述第一阻抗的在所述主机装置内部的第二阻抗，及
至少部分地基于在所述第二DQ引脚处的所述第二电压，调整与所述第二DQ引脚相关联的阻抗以匹配与对应于所述第二DQ引脚的所述主机装置的输入/输出I/O引脚相关联的对应阻抗。
8.一种方法，其包括：
使用仅专用于所述DQ引脚的电路至少部分地在存储器装置的DQ引脚处生成电压，其中所述电压至少部分地基于在经由所述DQ引脚电连接到所述存储器装置的主机装置内部的阻抗；
比较所述电压与目标电压；及
至少部分地基于所述比较，调整与所述DQ引脚相关联的阻抗以匹配与对应于所述DQ引脚的所述主机装置的输入/输出I/O引脚相关联的阻抗。
9.根据权利要求8所述的方法，其中：
在所述DQ引脚处生成所述电压包含将所述存储器装置的输出驱动器驱动为高，同时将所述主机装置的终端电路驱动为低；
所述输出驱动器对应于所述DQ引脚且所述终端电路对应于所述I/O引脚。
10.根据权利要求9所述的方法，其中：
与所述DQ引脚相关联的所述阻抗是所述输出驱动器的阻抗；及
调整所述输出驱动器的所述阻抗包含至少部分地基于所述比较调整与所述输出驱动器相关联的电阻。
11.根据权利要求8所述的方法，其中：
在所述DQ引脚处生成所述电压包含将所述存储器装置的终端电路驱动为低，同时将所述主机装置的输出驱动器驱动为高；
所述终端电路对应于所述DQ引脚且所述输出驱动器对应于所述I/O引脚。
12.根据权利要求11所述的方法，其中：
与所述DQ引脚相关联的所述阻抗是所述终端电路的阻抗；及
调整所述阻抗包含至少部分地基于所述比较调整与所述终端电路相关联的电阻。
13.根据权利要求8所述的方法，其进一步包括在所述存储器装置的外部引脚处接收所述目标电压。
14.根据权利要求8所述的方法，其中在加电所述存储器装置时及/或在所述存储器装置置于复位条件时，执行所述生成、所述比较及所述调整。
15.根据权利要求8所述的方法，其中：
所述方法进一步包括跟踪在所述DQ引脚处的电压及/或温度；及
每当所述电压及/或所述温度改变阈值量时，执行所述生成、所述比较及所述调整。
16.根据权利要求8所述的方法，其中：
所述DQ引脚是第一DQ引脚，所述电路是第一电路，所述生成的电压是第一电压，在所述主机装置内部的所述阻抗是第一阻抗，与所述DQ引脚相关联的所述阻抗是与所述第一DQ引脚相关联的阻抗，所述I/O引脚是第一I/O引脚，且与所述I/O引脚相关联的所述阻抗是与所述第一I/O引脚相关联的阻抗；及
所述方法进一步包括—
使用仅专用于所述第二DQ引脚的第二电路至少部分地在所述存储器装置的第二DQ引脚处生成第二电压，其中第二DQ引脚不同于所述第一DQ引脚，且其中所述第二电压至少部分地基于与所述第一阻抗不同的在所述主机装置内部的第二阻抗；
比较所述第二电压与所述目标电压；及
至少部分地基于所述比较，调整与所述第二DQ引脚相关联的阻抗，以匹配与对应于所述第二DQ引脚的所述主机装置的第二输入/输出I/O引脚相关联的阻抗。
17.根据权利要求16所述的方法，其中分别与生成所述第一电压，比较所述第一电压，及调整与所述第一DQ引脚相关联的所述阻抗并行地执行生成所述第二电压，比较所述第二电压，及调整与所述第二DQ引脚相关联的所述阻抗。
18.一种存储器系统，其包括：
主机装置，其包含—
输入/输出I/O引脚，
对应于所述I/O引脚的输出驱动器，及
对应于所述I/O引脚的终端电路；及
装置设备，其经由数据线电连接到所述主机装置，其中所述存储器装置包含—存储器阵列，
DQ引脚，其可操作地连接到所述存储器阵列及对应于所述主机装置的所述I/O引脚，
对应于所述DQ引脚的终端电路，
对应于所述DQ引脚的输出驱动器，及
仅专用于所述DQ引脚的电路，其中所述电路经配置以：
至少部分地基于所述主机装置的所述输出驱动器及/或所述终端电路的阻抗而至少部分地在所述DQ引脚处生成电压；及
至少部分地基于所述电压，调整(i)所述存储器装置的所述终端电路及/或所述输出驱动器的阻抗，以匹配(ii)所述主机装置的所述输出驱动器及/或所述终端电路的所述阻抗，及所述数据线的阻抗。
19.根据权利要求18所述的存储器系统，其中：
所述存储器系统经配置以将所述主机装置的所述输出驱动器驱动为高，同时将所述存储器装置的所述终端电路驱动为低，以在所述DQ引脚处生成所述电压；及
所述电路经配置以调整(i)所述存储器装置的所述终端电路的所述阻抗，以匹配(ii)所述主机装置的所述输出驱动器的所述阻抗与所述数据线的所述阻抗。
20.根据权利要求19所述的存储器系统，其中：
所述存储器系统经配置以将所述主机装置的所述终端电路驱动为低，同时将所述存储器装置的所述输出驱动器驱动为高，以在所述DQ引脚处生成所述电压；及
所述电路经配置以调整(i)所述存储器装置的所述输出驱动器的所述阻抗，以匹配(ii)所述主机装置的所述终端电路的所述阻抗与所述数据线的所述阻抗。
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