CN107818802A - 半导体装置及存储器系统 - Google Patents

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Abstract

本发明的实施方式提供能够缩短校正动作所需的时间的半导体装置及存储器系统。一实施方式的半导体装置具备第一芯片及第二芯片。所述第一芯片包含含有第一输出端的第一电路。所述第二芯片包含含有第二输出端的第二电路，在所述第二输出端经由第一信号线而与所述第一输出端电连接。当所述第一芯片及所述第二芯片接收到第一指令时，所述第二电路经由所述第一信号线，根据所述第一芯片的所述第一输出端的输出阻抗，而通过第一校正动作对所述第二芯片的所述第二输出端的输出阻抗进行校正。

Description

半导体装置及存储器系统
[相关申请案]
本申请案享有以日本专利申请案2016-178546号(申请日：2016年9月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体装置及存储器系统。
背景技术
已知有如下存储器系统，其具备：NAND(与非)型闪速存储器，作为半导体装置；及控制器，控制该NAND型闪速存储器。
发明内容
本发明的实施方式提供能够缩短校正动作所需的时间的半导体装置及存储器系统。
实施方式的半导体装置具备第一芯片及第二芯片。所述第一芯片包含含有第一输出端的第一电路。所述第二芯片包含含有第二输出端的第二电路，在所述第二输出端经由第一信号线而与所述第一输出端电连接。当所述第一芯片及所述第二芯片接收到第一指令时，所述第二电路经由所述第一信号线，根据所述第一芯片的所述第一输出端的输出阻抗，而通过第一校正动作对所述第二芯片的所述第二输出端的输出阻抗进行校正。
附图说明
图1是用以说明第一实施方式的存储器系统的构成的方块图。
图2是用以说明第一实施方式的半导体装置的构成的方块图。
图3是用以说明第一实施方式的半导体装置的ZQ校正电路的构成的方块图。
图4是用以说明第一实施方式的半导体装置的ZQ校正电路的第一复制缓冲器电路的构成的电路图。
图5是用以说明第一实施方式的半导体装置的ZQ校正电路的第二复制缓冲器电路的构成的电路图。
图6是用以说明第一实施方式的半导体装置的ZQ校正电路的第三复制缓冲器电路的构成的电路图。
图7是用以说明第一实施方式的半导体装置的接口电路及输入输出垫的连接关系的方块图。
图8是用以说明第一实施方式的半导体装置的接口电路的构成的电路图。
图9是用以说明第一实施方式的半导体装置的ZQ校正动作及芯片间校正动作的时序图。
图10是用以说明第一实施方式的半导体装置的ZQ校正动作及芯片间校正动作的流程图。
图11是用以说明第一实施方式的半导体装置的芯片间校正动作的表格。
图12是用以说明第一实施方式的半导体装置的上拉侧的芯片间校正动作的示意图。
图13是用以说明第一实施方式的半导体装置的下拉侧的芯片间校正动作的示意图。
图14是用以说明第二实施方式的半导体装置的ZQ校正动作及芯片间校正动作的时序图。
图15是用以说明第二实施方式的半导体装置的ZQ校正动作及芯片间校正动作的流程图。
图16是用以说明变化例的半导体装置的ZQ校正动作及芯片间校正动作的时序图。
具体实施方式
以下，参照图式对实施方式进行说明。另外，在以下说明中，对具有相同功能及构成的构成要素附上共通的参照符号。
另外，在以下说明中，信号X＜m:0＞(m为自然数)为(m+1)位信号，且是指分别为1位的信号即信号X＜0＞、X＜1＞、…、及X＜m＞的集合。此外，构成要素Y＜m:0＞是指与信号X＜m:0＞的输入或输出一一对应的构成要素Y＜0＞、Y＜1＞、…、及Y＜m＞的集合。
1.第一实施方式
对第一实施方式的半导体装置进行说明。第一实施方式的半导体装置包含例如作为半导体存储装置的NAND型闪速存储器。
1.1构成
1.1.1关于存储器系统的全体构成
使用图1对第一实施方式的存储器系统的全体构成进行说明。存储器系统1与例如外部的未图示的主机设备通信。存储器系统1保持来自主机设备的数据，此外将数据读出至主机设备。
如图1所示般，存储器系统1具备基准电阻2、控制器10、及多个半导体存储装置20～50。存储器系统1设置在例如一个封装内。控制器10从主机设备接收命令，并根据所接收的命令而控制半导体存储装置20～50。具体而言，控制器10将从主机设备指示写入的数据写入至半导体存储装置20～50，且将从主机设备指示读出的数据从半导体存储装置20～50读出并发送至主机设备。控制器10通过NAND总线而连接于半导体存储装置20～50。
基准电阻2作为用以对半导体存储装置20～50的输出阻抗进行校正的基准电阻发挥功能。基准电阻2例如一端接地，且另一端连接于半导体存储装置20～50。
半导体存储装置20～50的各者具备多个存储器单元，例如非易失性地存储数据。并不限定于此，存储器单元也可易失性地存储数据。半导体存储装置20～50的各者例如为能够通过预先分配芯片地址而识别为唯一的半导体芯片，且能够根据控制器10的指示而独立动作地构成。
另外，在以下说明中，半导体存储装置20～50分别也可替换为芯片0～3。此外，图1中表示在控制器10及基准电阻2连接有四个芯片0～3的例，但并不限定于四个，任意个数的芯片均能够连接于控制器10。
在与半导体存储装置20～50的各者连接的NAND总线上接收发送同种信号。NAND总线包含多个信号线，进行依照NAND接口的信号/CE0～/CE3、CLE、ALE、/WE、/RE、/WP、/RB0～/RB3、DQ＜7：0＞、及DQS的接收发送。信号CLE、ALE、/WE、/RE、及/WP通过半导体存储装置20～50接收，信号/RB0～/RB3通过控制器10接收。此外，信号/CE0～/CE3分别通过半导体存储装置20～50接收。
信号/CE0～/CE3分别为用以将半导体存储装置20～50赋能的信号。信号CLE在信号CLE为"H(High，高)"电平的期间，对半导体存储装置20～50通知流动于半导体存储装置20～50的信号DQ＜7：0＞为指令。信号ALE在信号ALE为"H"电平的期间，对半导体存储装置20～50通知流动于半导体存储装置20～50的信号DQ＜7：0＞分别为地址。信号/WE在信号/WE为"L(Low，低)"电平的期间，指示将流动于半导体存储装置20～50的信号DQ＜7：0＞取入至半导体存储装置20～50。信号/RE指示对半导体存储装置20～50输出信号DQ＜7：0＞。信号/WP对半导体存储装置20～50指示禁止数据写入及删除。信号/RB0～/RB3分别表示半导体存储装置20～50为就绪状态(受理来自外部的命令的状态)、或忙碌状态(不受理来自外部的命令的状态)。信号DQ＜7：0＞例如为8位信号。信号DQ＜7：0＞为在半导体存储装置20～50与控制器10之间接收发送的数据的实体，包含指令、地址、及数据。信号DQS用于控制例如信号DQ＜7：0＞所涉及的半导体存储装置20～50的动作时序。
1.1.2关于控制器构成
继而，使用图1对第一实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU:Central Processing Unit，中央处理器)11、内置存储器(RAM:Random AccessMemory，随机存取存储器)12、NAND接口电路13、缓冲存储器14、及主机接口电路15。
处理器11对控制器10全体的动作进行控制。处理器11例如响应于从主机设备接收到的数据的写入命令，而对半导体存储装置20～50发行基于NAND接口的写入命令。该动作在读出、删除、及校正动作等其他动作的情况下也相同。
内置存储器12为例如DRAM(Dynamic RAM，动态RAM)等半导体存储器，作为处理器11的作业区域而使用。内置存储器12保持用以管理半导体存储装置20～50的固件、及各种管理表等。
NAND接口电路13经由所述NAND总线而与半导体存储装置20～50连接，负责与半导体存储装置20～50的通信。NAND接口电路13通过处理器11的指示而将指令、地址、及写入数据发送至半导体存储装置20～50。此外，NAND接口电路13从半导体存储装置20～50接收状态、及读出数据。
缓冲存储器14暂时性地保持控制器10从半导体存储装置20～50及主机设备接收到的数据等。缓冲存储器14也可暂时性地保持例如半导体存储装置20～50的ZQ校正动作或芯片间校正动作的校正结果信息。
主机接口电路15与主机设备连接，负责与主机设备的通信。主机接口电路15将例如从主机设备接收到的命令及数据分别传输至处理器11及缓冲存储器14。
1.1.3半导体装置的构成
其次，使用图2对第一实施方式的半导体装置的构成例进行说明。另外，半导体存储装置20～50具有例如同等的构成。因此，在以下说明中，对半导体存储装置20～50中的半导体存储装置20的构成进行说明，省略半导体存储装置30～50的构成的说明。
如图2所示般，半导体存储装置20具备输入输出垫群21、ZQ垫22、接口电路23、ZQ校正电路24、存储器核心25、及定序器26。
输入输出垫群21将从控制器10接收到的信号/CE0、CLE、ALE、/WE、/RE、/WP、DQ＜7：0＞、及DQS传输至接口电路23。此外，输入输出垫群21将从接口电路23发送的信号DQ＜7：0＞及/RB传输至半导体存储装置20的外部。另外，输入输出垫群21包含多个垫(未图示)，对一垫经由一信号线输入输出同种信号。输入输出垫群21中的一个垫可从半导体存储装置20的外部被识别为具有一输出阻抗的一个输出端子。
ZQ垫22的一端连接于基准电阻2，且另一端ZQ连接于校正电路24。ZQ垫22可从半导体存储装置20的外部被识别为具有一输出阻抗的一个输出端子。
接口电路23将信号DQ＜7：0＞中的指令及地址发送至定序器26，且与存储器核心25接收发送数据。接口电路23包含多个输入接收电路23a及多个输出缓冲器电路23b。对一个输入接收电路23a及一个输出缓冲器电路23b分配例如同种信号。即，一个输入接收电路23a经由一个垫而从控制器10接收信号/CE0、CLE、ALE、/WE、/RE、/WP、及DQS中的任一者。一个输出缓冲器电路23b经由一个垫而将信号/RB0传输至控制器10而对外部通知半导体存储装置20的状态。此外，一个输入接收电路23a及一个输出缓冲器电路23b的组经由一个垫而与控制器10接收发送信号DQ＜7：0＞。在以下说明中，将多个输入接收电路23a及多个输出缓冲器电路23b中与信号DQ＜k＞(k为0≦k＜8的整数)对应者称为输入接收电路23a＜k＞及输出缓冲器电路23b＜k＞(未图示)。
输入接收电路23a＜k＞及输出缓冲器电路23b＜k＞的组具有执行芯片间校正动作的功能，即，经由一个垫，且基于其他半导体存储装置30～50的任一者的输出阻抗而对半导体存储装置20的输出阻抗进行校正。下文对输入接收电路23a＜k＞及输出缓冲器电路23b＜k＞的详细内容进行说明。
ZQ校正电路24具有执行ZQ校正动作的功能，即，经由ZQ垫22，且根据基准电阻2对半导体存储装置20的输出阻抗进行校正。下文对ZQ校正电路24的详细内容进行说明。
存储器核心25包含存储数据的存储器单元阵列(未图示)。存储器核心25以能够对存储器单元阵列进行数据的读出处理及写入处理的方式构成。
定序器26接收指令，并依照基于所接收到的指令的序列而控制半导体存储装置20全体。具体而言，例如定序器26基于指令控制接口电路23及ZQ校正电路24而使之执行ZQ校正动作或芯片间校正动作。
1.1.4 ZQ校正电路的构成
其次，对第一实施方式的半导体装置的ZQ校正电路的构成进行说明。
1.1.4.1 ZQ校正电路的全体构成
使用图3对第一实施方式的ZQ校正电路的全体构成进行说明。如图3所示般，ZQ校正电路24包含计数器101、第一复制缓冲器电路102、第二复制缓冲器电路103、第三复制缓冲器电路104、第一比较器105、第二比较器106、第一输出缓冲器控制部107、及第二输出缓冲器控制部108。ZQ校正电路24对第一复制缓冲器电路102及第三复制缓冲器电路104执行ZQ校正动作。
计数器101在执行对第一复制缓冲器电路102及第三复制缓冲器电路104的ZQ校正动作时，分别接收来自第一比较器105的输出信号PCOMPA、及来自第二比较器106的输出信号NCOMPA。计数器101基于根据输出信号PCOMPA及NCOMPA而更新的计数值，分别产生阻抗控制信号PCODEA＜4：0＞及NCODEA＜4:0＞。计数器101将阻抗控制信号PCODEA＜4:0＞及NCODEA＜4：0＞分别送出至第一复制缓冲器电路102及第三复制缓冲器电路104。
计数器101例如当接收到"H"电平的输出信号PCOMPA或NCOMPA时，以使计数值增加的方式更新计数值。此外，计数器101例如当接收到"L"电平的输出信号PCOMPA或NCOMPA时，以使计数值减少的方式更新计数值。计数器101当输出信号PCOMPA或NCOMPA的电平从"H"电平反转为"L"电平，或从"L"电平反转为"H"电平时，停止计数值的更新。
第一复制缓冲器电路102当从计数器101接收到阻抗控制信号PCODEA＜4：0＞时，根据该阻抗控制信号PCODEA＜4：0＞而使输出端的阻抗变化。第一复制缓冲器电路102的输出端连接于ZQ垫22。第一复制缓冲器电路102根据输出端的阻抗大小，而对第一比较器105的第一输入端传输电压VP。电压VP由例如第一复制缓冲器电路102的输出阻抗与经由ZQ垫22连接的基准电阻2的阻抗的大小比例而决定。
第二复制缓冲器电路103具有与第一复制缓冲器电路102实质上相同的构成。第二复制缓冲器电路103当从第一输出缓冲器控制部107接收到阻抗控制信号PCODEB＜4：0＞时，根据该阻抗控制信号PCODEB＜4：0＞而使输出端的阻抗变化。第二复制缓冲器电路103的输出端连接于节点N1。第二复制缓冲器电路103通过阻抗控制信号PCODEB＜4：0＞，以具有与第一复制缓冲器电路102实质上相同的输出阻抗的方式调整。
第三复制缓冲器电路104当从计数器101接收到阻抗控制信号NCODEA＜4：0＞时，根据该阻抗控制信号NCODEA＜4：0＞而使输出端的阻抗变化。第三复制缓冲器电路104的输出端连接于节点N1。第三复制缓冲器电路104根据输出端的阻抗大小，而对第二比较器106的第一输入端传输电压VN。电压VN由例如第三复制缓冲器电路104的输出阻抗与第二复制缓冲器电路103的输出阻抗的大小比例来决定。
第一比较器105及第二比较器106对第一输入端及第二输入端的电压进行比较，且将与该比较结果对应的输出信号分别送出至计数器101及第一输出缓冲器控制部107、及计数器101及第二输出缓冲器控制部108。
第一比较器105的第一输入端被供给ZQ垫22的电压VP，且第二输入端被供给电压VREF。第一比较器105在例如电压VP较电压VREF高的情况下，送出"H"电平的输出信号PCOMPA，且在电压VP较电压VREF低的情况下，送出"L"电平的输出信号PCOMPA。
第二比较器106的第一输入端被供给节点N1的电压VN，且第二输入端被供给电压VREF。第二比较器106在例如电压VN较电压VREF高的情况下，送出"H"电平的输出信号NCOMPA，且在电压VN较电压VREF低的情况下，送出"L"电平的输出信号NCOMPA。
另外，电压VREF例如以成为电压VDDQ与电压VSS的中间值的方式设定。即，该情况下，电压VREF、电压VDDQ、及电压VSS的关系成为“VREF＝(VDDQ－VSS)/2”。电压VDDQ在ZQ校正动作及芯片间校正动作中为从半导体存储装置20供给的电源电压，较电压VSS大。电压VSS为接地电压，例如为0 V。
第一输出缓冲器控制部107将通过对第一复制缓冲器电路102的ZQ校正动作而获得的第一复制缓冲器电路102的输出阻抗，设定在第二复制缓冲器电路103及接口电路23中的多个输出缓冲器电路23b。具体而言，第一输出缓冲器控制部107例如内置有与计数器101同等的计数器，在执行对第一复制缓冲器电路102的ZQ校正动作的期间，根据来自第一比较器105的输出信号PCOMPA而对计数值进行更新。而且，第一输出缓冲器控制部107当该输出信号PCOMPA的电平反转时，停止计数值的更新。此处，第一输出缓冲器控制部107的计数值，与在执行对第一复制缓冲器电路102的ZQ校正动作的期间利用计数器101更新的计数值一致。
第一输出缓冲器控制部107在进行对第一复制缓冲器电路102的ZQ校正动作时，将与停止更新的计数值对应的阻抗控制信号PCODEB＜4：0＞送出至第二复制缓冲器电路103。阻抗控制信号PCODEB＜4：0＞在对第三复制缓冲器电路104的ZQ校正动作结束后也被送出至输出缓冲器电路23b。
此外，第一输出缓冲器控制部107将通过对接口电路23的芯片间校正动作而获得的输出阻抗，反馈设定在接口电路23中的多个输出缓冲器电路23b。具体而言，第一输出缓冲器控制部107在执行对接口电路23的芯片间校正动作的期间，根据来自输入接收电路23a＜7：0＞的任一者(例如输入接收电路23a＜k＞)的输出信号PCOMPB而更新计数值。第一输出缓冲器控制部107当接收到例如"H"电平的输出信号PCOMPB时，以使计数值增加的方式更新计数值，且当接收到"L"电平的输出信号PCOMPB时，以使计数值减少的方式更新计数值。第一输出缓冲器控制部107当输出信号PCOMPB的电平从"H"电平反转为"L"电平，或从"L"电平反转为"H"电平时，停止计数值的更新。而且，第一输出缓冲器控制部107将与所更新的计数值对应的阻抗控制信号PCODEB＜4:0＞反馈至输出缓冲器电路23b＜k＞。最终，第一输出缓冲器控制部107将与该停止更新时的计数值对应的阻抗控制信号PCODEB＜4：0＞送出至输出缓冲器电路23b＜k＞。而且，第一输出缓冲器控制部107也将与该停止更新时的计数值对应的阻抗控制信号PCODEB＜4：0＞送出至其他输出缓冲器电路23b。
另外，第一输出缓冲器控制部107基于通过ZQ校正动作或芯片间校正动作而停止更新时的计数值，而产生上拉侧的校正结果信息。上拉侧的校正结果信息例如为与校正前及校正后的阻抗控制信号PCODEB＜4：0＞的差分对应的信息，例如为DAC(Digital toAnalog Converter，数字模拟转换器)值。产生的上拉侧的校正结果信息以例如能够在以后利用接口电路23输出各种信号时应用的方式保持在第一输出缓冲器控制部107中的未图示的暂存器。
第二输出缓冲器控制部108将通过对第三复制缓冲器电路104的ZQ校正动作而获得的第三复制缓冲器电路104的输出阻抗设定在接口电路23中的多个输出缓冲器电路23b。具体而言，第二输出缓冲器控制部108内置有与计数器101同等的计数器，在执行对第三复制缓冲器电路104的ZQ校正动作的期间，根据来自第二比较器106的输出信号NCOMPA而更新计数值。而且，第二输出缓冲器控制部108当该输出信号NCOMPA的电平反转时，停止计数值的更新。此处，第二输出缓冲器控制部108的计数值与在执行第三复制缓冲器电路104的ZQ校正动作的期间利用计数器101更新的计数值一致。第二输出缓冲器控制部108也将表示该停止更新时的计数值的阻抗控制信号NCODEB＜4：0＞，在第三复制缓冲器电路104的ZQ校正动作结束后送出至输出缓冲器电路23b。
此外，第二输出缓冲器控制部108将通过对接口电路23的芯片间校正动作而获得的输出阻抗反馈设定在接口电路23中的多个输出缓冲器电路23b。具体而言，第二输出缓冲器控制部108在执行对接口电路23的芯片间校正动作的期间，根据来自多个输入接收电路23a＜7：0＞的任一者的(例如输入接收电路23a＜k＞)的输出信号NCOMPB而更新计数值。第二输出缓冲器控制部108例如当接收到"H"电平的输出信号NCOMPB时，以使计数值增加的方式更新计数值，且当接收到"L"电平的输出信号NCOMPB时，以使计数值减少的方式更新计数值。第二输出缓冲器控制部108当输出信号NCOMPB的电平从"H"电平反转为"L"电平时，或从"L"电平反转为"H"电平时停止计数值的更新。而且，第二输出缓冲器控制部108将与所更新的计数值对应的阻抗控制信号NCODEB＜4：0＞反馈至输出缓冲器电路23b＜k＞。最终，第二输出缓冲器控制部108将与该停止更新时的计数值对应的阻抗控制信号NCODEB＜4：0＞送出至输出缓冲器电路23b＜k＞。而且，第二输出缓冲器控制部108也将与该停止更新时的计数值对应的阻抗控制信号NCODEB＜4：0＞送出至其他输出缓冲器电路23b。
另外，第二输出缓冲器控制部108基于通过ZQ校正动作或芯片间校正动作而停止更新时的计数值，产生下拉侧的校正结果信息。下拉侧的校正结果信息例如为与校正前及校正后的阻抗控制信号NCODEB＜4：0＞的差分对应的信息，例如为DAC值。产生的下拉侧的校正结果信息能够在以后利用接口电路23输出各种信号时应用地保持在例如第二输出缓冲器控制部108中的未图示的暂存器。
1.1.4.2复制缓冲器电路的构成
其次，使用图4～图6对第一实施方式的ZQ校正电路中的复制缓冲器电路的构成进行说明。
使用图4对第一复制缓冲器电路102的构成进行说明。如图4所示般，第一复制缓冲器电路102包含例如五个晶体管111～115、及电阻116。第一复制缓冲器电路102中的晶体管的个数对应于从计数器101送出的阻抗控制信号PCODEA＜4：0＞的位数，并不限定于五个，能够根据阻抗控制信号PCODEA＜4：0＞的位数而应用任意个数。
晶体管111～115为p通道的MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管，并联连接在电压VDDQ的电源与电阻116的一端之间。即，晶体管111～115各者的一端被供给电压VDDQ，且另一端连接在电阻116的一端。此外，晶体管111～115分别为栅极被输入阻抗控制信号PCODEA＜0＞～PCODEA＜4＞。电阻116的另一端连接在ZQ垫22。
此外，晶体管111～115通过阻抗控制信号PCODEA＜4：0＞而选择使哪一晶体管为接通状态。阻抗控制信号PCODEA＜4:0＞的"L"电平可使晶体管111～115为接通状态，且阻抗控制信号PCODEA＜4:0＞的"H"电平可使晶体管111～115为断开状态。此外，晶体管111～115例如具有各不相同的尺寸(接通电阻)。因此，晶体管111～115能够通过根据计数器101的计数值而变化的阻抗控制信号PCODEA＜4：0＞而选择不同接通电阻的任一者。具体而言，晶体管111～115例如随着计数器101的计数值增加而接通电阻的合成电阻变小，且随着计数器101的计数值减少而接通电阻的合成电阻变大。
通过如以上般构成，第一复制缓冲器电路102能够将通过阻抗控制信号PCODEA＜4：0＞而选择为接通电阻的选择晶体管111～115与电阻116的合成电阻设定为向ZQ垫22的输出阻抗。此外，第一复制缓冲器电路102能够随着计数器101的计数值增加而使该输出阻抗减少，且随着计数值减少而使该输出阻抗增加。
接下来，使用图5对第二复制缓冲器电路103的构成进行说明。如图5所示般，第二复制缓冲器电路103包含例如五个晶体管121～125、及电阻126。
如上所述，第二复制缓冲器电路103具有与第一复制缓冲器电路102实质上相同的构成。即，晶体管121～125为p通道的MOS晶体管，并联连接在电压VDDQ的电源与电阻126的一端之间。此外，晶体管121～125例如具有各不相同的尺寸。电阻126的另一端连接在节点N1。
此外，晶体管121～125分别被输入栅极阻抗控制信号PCODEB＜0＞～PCODEB＜4＞。阻抗控制信号PCODEB＜4:0＞的"L"电平可使晶体管121～125为接通状态，且阻抗控制信号PCODEB＜4:0＞的"H"电平可使晶体管121～125为断开状态。因此，晶体管121～125能够通过根据第一输出缓冲器控制部107的计数值而变化的阻抗控制信号PCODEB＜4：0＞而选择不同的接通电阻的任一者。具体而言，晶体管121～125例如随着第一输出缓冲器控制部107的计数值增加而接通电阻的合成电阻变小，且随着计数器101的计数值减少而接通电阻的合成电阻变大。
通过如上述般构成，第二复制缓冲器电路103能够将通过阻抗控制信号PCODEB＜4：0＞而选择为接通电阻的晶体管121～125与电阻126的合成电阻设定为向节点N1的输出阻抗。此外，第二复制缓冲器电路103随着计数器101的计数值增加而使该输出阻抗减少，且随着计数值减少而使该输出阻抗增加。
其次，使用图6对第三复制缓冲器电路104的构成进行说明。如图6所示般，第三复制缓冲器电路104包含例如五个晶体管131～135、及电阻136。第三复制缓冲器电路104中的晶体管的个数对应于从计数器101送出的阻抗控制信号NCODEA＜4：0＞的位数，并不限定于五个，能够根据阻抗控制信号NCODEA＜4：0＞的位数而应用任意个数。
晶体管131～135为n通道的MOS晶体管，并联连接在电压VSS的接地电源与电阻136的一端之间。即，晶体管131～135各者的一端被供给电压VSS，且另一端连接在电阻136的一端。此外，晶体管131～135各自的栅极被输入阻抗控制信号NCODEA＜0＞～NCODEA＜4＞。电阻136的另一端连接在节点N1。
此外，晶体管131～135通过阻抗控制信号NCODEA＜4:0＞而选择使哪一晶体管为接通状态。阻抗控制信号NCODEA＜4:0＞的"H"电平可使晶体管131～135为接通状态，阻抗控制信号NCODEA＜4:0＞的"L"电平可使晶体管131～135为断开状态。此外，晶体管131～135例如具有各不相同的尺寸。因此，晶体管131～135能够通过根据计数器101的计数值而变化的阻抗控制信号NCODEA＜4：0＞而选择不同接通电阻的任一者。具体而言，晶体管131～135例如随着计数器101的计数值增加而接通电阻的合成电阻变大，且随着计数器101的计数值减少而接通电阻的合成电阻变小。
通过如上述般构成，第三复制缓冲器电路104能够将通过阻抗控制信号NCODEA＜4：0＞选择为接通电阻的晶体管131～135与电阻136的合成电阻设定为向节点N1的输出阻抗。此外，第三复制缓冲器电路104能够随着计数器101的计数值增加而使该输出阻抗增加，且随着计数值减少而使该输出阻抗减少。
1.1.5接口电路的构成
其次，对第一实施方式的半导体装置的接口电路的构成进行说明。
1.1.5.1关于与输入输出垫的连接
使用图7对第一实施方式的接口电路的与输入输出垫的连接进行说明。如图7所示般，输入输出垫群21包含分别传输多个信号DQ＜7：0＞的多个垫21＜7:0＞。图7中将输入输出垫群21中传输信号DQ＜7：0＞的多个垫21＜7：0＞与接口电路23的连接作为一例而表示。
接口电路23如上所述包含输入接收电路23a＜7：0＞及输出缓冲器电路23b＜7：0＞。一个输入接收电路23a＜k＞及一个输出缓冲器电路23b＜k＞的组例如连接在一个垫21＜k＞。
与垫21＜7：0＞的各者连接的输入接收电路23a＜k＞及输出缓冲器电路23b＜k＞的组具有实质上相同的构成。因此，在以下说明中，作为一例，对与一垫21＜k＞连接的一个输入接收电路23a＜k＞及输出缓冲器电路23b＜k＞的组的构成进行说明。
1.1.5.2输出缓冲器电路的构成
使用图8对第一实施方式的接口电路的输出缓冲器电路的构成进行说明。如图8所示般，输出缓冲器电路23b＜k＞包含上拉电路210、及下拉电路230。
上拉电路210具有与第一复制缓冲器电路102及第二复制缓冲器电路103同等的构成。即，上拉电路210包含五个OR电路211～215、五个晶体管216～220、及电阻221。
OR电路211～215各自的第一输入端被输入阻抗控制信号PCODEB＜0＞～PCODEB＜4＞。此外，OR电路211～215的第二输入端被输入上拉信号DOP。OR电路211～215分别将阻抗控制信号PCODEB＜0＞～PCODEB＜4＞与上拉信号DOP的逻辑和(OR运算)的结果作为动作信号P＜0＞～P＜4＞而分别输出。输出的动作信号P＜0＞～P＜4＞分别被输入至晶体管216～220的栅极。
晶体管216～220为p通道的MOS晶体管，并联连接在电压VDDQ的电源与电阻221之间。具体而言，晶体管216～220的一端被供给电压VDDQ，且另一端连接在电阻221的一端。电阻221的另一端连接在垫21＜k＞。
此外，晶体管216～220具有较晶体管111～115大的尺寸。因此，上拉电路210具有较第一复制缓冲器电路102高的驱动能力。即，上拉电路210使电压VOUT快速变化的能力，高于第一复制缓冲器电路102使电压VP快速变化的能力。
通过如上述般构成，上拉电路210能够将通过阻抗控制信号PCODEB＜4：0＞而选择为接通电阻的晶体管216～220与电阻221的合成电阻设定为输出阻抗。此外，上拉电路210能够随着第一输出缓冲器控制部107的计数值增加而使该输出阻抗减少，且随着计数值减少而使该输出阻抗增加。
下拉电路230具有与第三复制缓冲器电路104同等的构成。即，下拉电路230包含五个AND电路231～235、五个晶体管236～240、及电阻241。
AND电路231～235各自的第一输入端被输入从第二输出缓冲器控制部108送出的阻抗控制信号NCODEB＜0＞～NCODEB＜4＞。此外AND电路231～235的第二输入端被输入下拉信号DON。AND电路231～235分别将阻抗控制信号NCODEB＜0＞～NCODEB＜4＞与下拉信号DON的逻辑积(AND运算)的结果作为动作信号N＜0＞～N＜4＞而分别输出。输出的动作信号N＜0＞～N＜4＞分别被输入至晶体管236～240的栅极。
晶体管236～240为n通道的M0S晶体管，并联连接在电压VSS的接地与电阻241之间。具体而言，晶体管236～240的一端被供给电压VSS，且另一端连接在电阻241的一端。电阻241的另一端连接在垫21＜k＞。
此外，晶体管236～240具有较晶体管131～135大的尺寸。因此，下拉电路230具有较第三复制缓冲器电路104高的驱动能力。即，下拉电路230使电压VOUT快速变化的能力，高于第三复制缓冲器电路104使电压VN快速变化的能力。
通过如上述般构成，下拉电路230能够将通过阻抗控制信号NCODEB＜4：0＞选择为接通电阻的晶体管236～240与电阻241的合成电阻设定为输出阻抗。此外，下拉电路230能够随着第二输出缓冲器控制部108的计数值增加而使该输出阻抗增加，且随着计数值减少而使该输出阻抗减少。
另外，上拉信号DOP及下拉信号DON例如为脉冲信号，该脉冲信号的电平是根据从垫21＜k＞输出的数据信号的电平来控制。具体而言，例如在从垫21＜k＞输出"H"电平的数据信号的情况下，上拉信号DOP及下拉信号DON通过接口电路23而均被控制为"L"电平。此外，例如在从垫21＜k＞输出"L"电平的数据信号的情况下，上拉信号DOP及下拉信号DON通过接口电路23而均被控制为"H"电平。另外，在将垫21＜k＞的内部与外部电性切断的情况下，例如上拉信号DOP被控制为"H"电平，下拉信号DON被控制为"L"电平。
1.1.5.3输入接收电路的构成
其次，继而使用图8对第一实施方式的接口电路的输入接收电路的构成进行说明。
输入接收电路23a＜k＞具有如下功能，即，判定例如从垫21＜k＞输入的数据信号的电平，且将该判定结果向存储器核心25或ZQ校正电路24发送。输入接收电路23a＜k＞包含例如第三比较器251及晶体管252～255。
第三比较器251为例如从电源供给电压VDD而动作的比较器，且电源输入端连接在晶体管252的一端。第三比较器251的第一输入端被供给垫21＜k＞的电压VOUT，且第二输入端被供给电压VREF。第三比较器251对第一输入端及第二输入端的电压进行比较，且将与该比较结果对应的输出信号送出至节点N2。第三比较器251例如在垫21＜k＞的电压VOUT高于电压VREF的情况下，送出"H"电平的输出信号，且在电压VOUT低于电压VREF的情况下，送出"L"电平的输出信号。
晶体管252例如为p通道的MOS晶体管。晶体管252的栅极被输入信号/CE0，且一端连接在第三比较器251的电源输入端，另一端被供给电压VDD。即，晶体管252在信号/CE0为"H"电平的情况下成为断开状态，在信号/CE0为"L"电平的情况下成为接通状态。
晶体管253～255例如为n通道的MOS晶体管。晶体管253～255分别为栅极被输入信号SWa、SWb及SWc，且一端连接在节点N2，另一端分别连接在第一输出缓冲器控制部107、第二输出缓冲器控制部108及存储器核心25。
即，晶体管253在信号SWa为"H"电平的情况下成为接通状态，将第三比较器251输出的输出信号PCOMPB传输至第一输出缓冲器控制部107。晶体管253在信号SWa为"L"电平的情况下成为断开状态，将第三比较器251与第一输出缓冲器控制部107的连接切断。
此外，晶体管254在信号SWb为"H"电平的情况下成为接通状态，将第三比较器251输出的输出信号NCOMPB传输至第二输出缓冲器控制部108。晶体管254在信号SWb为"L"电平的情况下成为断开状态，将第三比较器251与第二输出缓冲器控制部108的连接切断。
此外，晶体管255在信号SWc为"H'电平的情况下成为接通状态，将第三比较器251输出的信号传输至存储器核心25。晶体管255在信号SWc为"L"电平的情况下成为断开状态，将第三比较器251与存储器核心25的连接切断。
1.2动作
其次，对第一实施方式的半导体装置的动作进行说明。
1.2.1校正动作的概要
使用图9所示的时序图对第一实施方式的校正动作的概要进行说明。如图9所示般，第一实施方式的校正动作包含ZQ校正动作、及芯片间校正动作。图9中表示如下情况下的动作的一例，即，使半导体存储装置20执行ZQ校正动作，且使半导体存储装置30～50执行与半导体存储装置20的芯片间校正动作。
首先，控制器10使半导体存储装置20执行ZQ校正动作。具体而言，在时刻T0，控制器10使信号/CE0为"L"电平而将半导体存储装置20赋能。信号/CE1～/CE3维持在"H"电平。继而，控制器10发行指令"ZQh"并发送至半导体存储装置20。指令"ZQh"为向半导体存储装置20～50的任一者命令执行ZQ校正动作的指令。
控制器10例如遍及一循环而发行地址ADD1并发送至半导体存储装置20～50。地址ADD1指定例如ZQ校正动作的执行对象即半导体存储装置20的芯片地址。
当指令"ZQh"及地址ADD1的组(以下，也称为“ZQ校正指令”)储存在半导体存储装置20中的暂存器时，定序器26控制接口电路23及ZQ校正电路24等而开始ZQ校正动作。
在时刻T1，半导体存储装置20使信号/RB0为"L"电平，对控制器10通知半导体存储装置20为忙碌状态。期间tCAL0表示在半导体存储装置20中执行ZQ校正动作的期间。ZQ校正动作结束后，在时刻T2，半导体存储装置20使信号/RB0为"H"电平，对控制器10通知半导体存储装置20为就绪状态。
继而，控制器10使半导体存储装置30～50在半导体存储装置30～50的各者与半导体存储装置20之间执行芯片间校正动作。具体而言，在时刻T3，控制器10使信号/CE1～/CE3为"L"电平而将半导体存储装置30～50赋能。信号/CE0持续维持在"L"电平。继而，控制器10发行指令"XXh"并发送至半导体存储装置20～50。指令"XXh"为命令执行芯片间校正动作的指令，该芯片间校正动作是以半导体存储装置20～50的任一个输出阻抗为基准对其他半导体存储装置的输出阻抗进行校正。
在以下说明中，将在芯片间校正动作中成为基准的半导体存储装置称为“基准芯片”，将输出阻抗被校正的半导体存储装置称为“校正芯片”。即，图9中，半导体存储装置20为基准芯片，半导体存储装置30～50为校正芯片，即便在以下说明中，只要未特别限定则也设为相同。
控制器10例如遍及一循环而发行地址ADD2并发送至半导体存储装置20～50。地址ADD2例如在芯片间校正动作中指定基准芯片的芯片地址。半导体存储装置20～50例如于在地址ADD2中未指定自己芯片地址的情况下，将自己识别为校正芯片。
当指令"XXh"及地址ADD2的组(以下，也称为“芯片间校正指令”、或简单地称为“指令”)储存在半导体存储装置20～50的暂存器时，半导体存储装置20～50的各者控制接口电路23及ZQ校正电路24等而开始芯片间校正动作。在时刻T4，半导体存储装置30～50分别使信号/RB1～/RB3为"L"电平，对控制器10通知半导体存储装置30～50为忙碌状态。期间tCAL1～3分别表示在半导体存储装置30～50与半导体存储装置20之间执行芯片间校正动作的期间。图9的例中，期间tCAL1～3均包含在从时刻T4至时刻T5为止之间。芯片间校正动作结束后，在时刻T5，半导体存储装置30～50分别使信号/RB1～/RB3为"H"电平，对控制器10通知半导体存储装置30～50为就绪状态。
在时刻T10，控制器10使信号/CE0～/CE3为"L"电平而将半导体存储装置20～50全部去能。
以上结束ZQ校正动作及芯片间校正动作。
1.2.2校正动作的详细内容
其次，使用图10所示的流程图对第一实施方式的半导体装置的校正动作的详细内容进行说明。图10中表示半导体存储装置20(基准芯片)的ZQ校正动作、及基准芯片以及半导体存储装置30～50(多个校正芯片)的芯片间校正动作。
如图10所示般，在步骤ST10中，控制器10发行指令"ZQh"及地址ADD1作为ZQ校正指令。
在步骤ST11～ST13中，基准芯片执行ZQ校正动作。
具体而言，在步骤ST11中，基准芯片的ZQ校正电路24执行对第一复制缓冲器电路102的ZQ校正动作。即，第一比较器105将相同电平的输出信号PCOMPA输出至计数器101直至ZQ垫22的电压VP成为与电压VREF同程度为止。计数器101使计数值增加或减少直至输出信号PCOMPA的电平反转为止，并且送出与该计数值对应的阻抗控制信号PCODEA＜4：0＞。第一复制缓冲器电路102使晶体管111～115中通过阻抗控制信号PCODEA＜4：0＞选择的晶体管为接通状态。由此，电压VP被调整至与电压VREF同程度为止。在电压VP成为与电压VREF同程度后，在第一输出缓冲器控制部107中，产生上拉侧的ZQ校正动作结果即阻抗控制信号PCODEB＜4：0＞。第一输出缓冲器控制部107将阻抗控制信号PCODEB＜4：0＞设定在第二复制缓冲器电路103。第二复制缓冲器电路103使晶体管121～125中通过阻抗控制信号PCODEB＜4：0＞选择的晶体管为接通状态。
在步骤ST12中，基准芯片的ZQ校正电路24执行对第三复制缓冲器电路104的ZQ校正动作。即，第二比较器106输出相同电平的输出信号NCOMPA直至节点N1的电压VN成为与电压VREF同程度为止。计数器101使计数值增加或减少直至输出信号NCOMPA的电平反转为止，并且送出与该计数值对应的阻抗控制信号NCODEA＜4：0＞。第三复制缓冲器电路104使晶体管131～135中通过阻抗控制信号NCODEA＜4：0＞选择的晶体管为接通状态。由此，电压VN被调整直至成为与电压VREF同程度为止。电压VN成为与电压VREF同程度后，在第二输出缓冲器控制部108中，产生下拉侧的ZQ校正动作结果即阻抗控制信号NCODEB＜4：0＞。
在步骤ST13中，基准芯片的第一输出缓冲器控制部107及第二输出缓冲器控制部108分别将阻抗控制信号PCODEB＜4：0＞及NCODEB＜4:0＞送出至输出缓冲器电路23b。而且，输出缓冲器电路23b的上拉电路210侧及下拉电路230侧的输出阻抗分别是根据阻抗控制信号PCODEB＜4：0＞及NCODEB＜4：0＞来设定。
通过以上动作而校正基准芯片的输出阻抗。
继而，在步骤ST14中，控制器10发行指令"XXh"及地址ADD2作为芯片间校正指令。
在步骤ST15～ST18中，各校正芯片在与基准芯片之间执行芯片间校正动作。具体而言，各校正芯片在与基准芯片之间，在步骤ST15及ST16中执行对下拉电路230的芯片间校正动作，且在步骤ST17及ST18中执行对上拉电路210的芯片间校正动作。另外，在步骤ST15～ST18中，各校正芯片经由与互不相同的垫21＜k＞连接的信号线而与基准芯片电连接。与步骤ST15～ST18相关的以下说明是限定于在某一个校正芯片与基准芯片之间电连接的部分来说明。
在步骤ST15中，基准芯片中的上拉电路210成为接通状态，下拉电路230成为断开状态。另一方面，在步骤ST16中，各校正芯片中的上拉电路210成为断开状态，下拉电路230成为接通状态。此外，各校正芯片中的晶体管254成为接通状态，晶体管253及255成为断开状态。
在各校正芯片内，第三比较器251经由晶体管254将输出信号NCOMPB输出直至电压VOUT成为与电压VREF同程度为止。第二输出缓冲器控制部108使计数值增加或减少直至输出信号NCOMPB的电平反转为止，并且送出与该计数值对应的阻抗控制信号NCODEB＜4:0＞。下拉电路230使晶体管236～240中通过阻抗控制信号NCODEB＜4：0＞选择的晶体管为接通状态。由此，电压VOUT被调整直至与电压VREF为同程度为止。电压VOUT成为与电压VREF同程度后，在第二输出缓冲器控制部108中产生下拉电路230侧的芯片间校正动作结果即阻抗控制信号NCODEB＜4：0＞。
通过以上动作而校正各校正芯片的下拉电路230的输出阻抗。
继而，在步骤ST17及ST18中，各校正芯片在与基准芯片之间执行对上拉电路210的芯片间校正动作。
在步骤ST17中，基准芯片中的上拉电路210成为断开状态，下拉电路230成为接通状态。另一方面，在步骤ST18中，各校正芯片中的上拉电路210成为接通状态，下拉电路230成为断开状态。此外，各校正芯片中的晶体管253成为接通状态，且晶体管254及255成为断开状态。
在各校正芯片内，第三比较器251经由晶体管253将输出信号PCOMPB输出直至电压VOUT成为与电压VREF同程度为止。第一输出缓冲器控制部107使计数值增加或减少直至输出信号PCOMPB的电平反转为止，并且送出与该计数值对应的阻抗控制信号PCODEB＜4：0＞。上拉电路210使晶体管216～220中通过阻抗控制信号PCODEB＜4：0＞选择的晶体管为接通状态。由此，电压VOUT被调整直至成为与电压VREF同程度为止。在电压VOUT成为与电压VREF同程度后，在第一输出缓冲器控制部107中产生上拉电路210侧的芯片间校正动作结果即阻抗控制信号PCODEB＜4：0＞。
通过以上动作而校正各校正芯片的上拉电路210的输出阻抗。另外，在图10的例中对在上拉电路210侧的芯片间校正动作之前先执行下拉电路230侧的芯片间校正动作的例进行了说明，但并不限定于此。例如，图10所示的步骤ST15及ST16也可在步骤ST17及ST18之后执行。
另外，在芯片间校正动作中将基准芯片与校正芯片间电连接的信号线也可针对每一芯片而预先规定。图11中表示针对设置在存储器系统1中的每一芯片而在芯片间校正动作时分配的信号线的一例。
如图11所示般，于在芯片间校正动作中半导体存储装置20成为校正芯片的情况下，半导体存储装置20与基准芯片之间使用通信信号DQ＜0＞的信号线来电连接。该情况下，半导体存储装置30～50中除基准芯片以外的芯片从通信信号DQ＜0＞的信号线电性切断。
相同地，于在芯片间校正动作中半导体存储装置30～50成为校正芯片的情况下，半导体存储装置30～50与基准芯片之间分别使用通信DQ＜1＞～DQ＜3＞的信号线来电连接。另外，在半导体存储装置30成为校正芯片的情况下，半导体存储装置20、40及50中除基准芯片以外的芯片从通信信号DQ＜1＞的信号线电性切断。在半导体存储装置40成为校正芯片的情况下，半导体存储装置20、30及50中除基准芯片以外的芯片从通信信号DQ＜2＞的信号线电性切断。在半导体存储装置50成为校正芯片的情况下，半导体存储装置20～40中除基准芯片以外的芯片从通信信号DQ＜3＞的信号线电性切断。
此外，在图11的例中，通信信号DQ＜4＞～DQ＜7＞的信号线不在芯片间校正动作时使用。然而，并不限定于图11的例，信号线只要分配给每一校正芯片即可，通信信号DQ＜7：0＞的信号线中任意信号线的组合能够使用于芯片间校正动作。
当应用图11的设定例时，半导体存储装置20～50在图10的步骤ST15及ST16时如图12所示般成为连接关系。
即，如图12所示般，在步骤ST15，在基准芯片即半导体存储装置20中，与垫21＜1＞～21＜3＞的各者连接的三个上拉电路210成为接通状态，三个下拉电路230成为断开状态。
在步骤ST16，在校正芯片即半导体存储装置30～50中分别为与垫21＜1＞～21＜3＞连接的上拉电路210成为断开状态，且下拉电路230成为接通状态。
此外，当应用图11的设定例时，半导体存储装置20～50在图10的步骤ST17及ST18时如图13所示般成为连接关系。
即，如图13所示般，在步骤ST17，在基准芯片即半导体存储装置20中，与垫21＜1＞～21＜3＞的各者连接的三个上拉电路210成为断开状态，三个下拉电路230成为接通状态。
在步骤ST18中，在校正芯片即半导体存储装置30～50中分别为与垫21＜1＞～21＜3＞连接的上拉电路210成为接通状态，且下拉电路230成为断开状态。
即便在步骤ST16及ST18的任一者，在半导体存储装置30中，与垫21＜2＞及21＜3＞连接的上拉电路210及下拉电路230均成为断开状态。在半导体存储装置40中，与垫21＜1＞及21＜3＞连接的上拉电路210及下拉电路230成为断开状态。在半导体存储装置50中，与垫21＜1＞及21＜2＞连接的上拉电路210及下拉电路230均成为断开状态。
通过如上述般动作，而在芯片间校正动作中，半导体存储装置30经由通信信号DQ＜1＞的信号线而仅与半导体存储装置20电连接。半导体存储装置40经由通信信号DQ＜2＞的信号线而仅与半导体存储装置20电连接。半导体存储装置50经由通信信号DQ＜3＞的信号线而仅与半导体存储装置20电连接。
1.3本实施方式的效果
例如于在半导体存储装置与存储器控制器之间进行通信的情况下，为了将用于通信的信号设为适当而必须进行ZQ校正动作。ZQ校正动作通过使用具有与输出缓冲器电路同等的构成的复制缓冲器电路、及高精度的基准电阻，而对半导体存储装置的输出阻抗进行校正。然而，一般而言，复制缓冲器电路的驱动能力小于输出缓冲器电路的驱动能力。此外，一般而言，基准电阻相对于与一个存储器控制器连接的多个芯片而仅设置有一个。该情况下，ZQ校正动作必须针对每一芯片而执行。
根据第一实施方式的半导体装置，半导体存储装置30～50的输出阻抗根据半导体存储装置20的输出阻抗而被校正。具体而言，在芯片间校正动作中，对各校正芯片中的驱动能力较第一复制缓冲器电路102及第三复制缓冲器电路104高的上拉电路210及下拉电路230执行校正动作。因此，某一个芯片的校正动作所需的时间是芯片间校正动作短于ZQ校正动作。
此外，根据第一实施方式的第一形态，对多个校正芯片分配信号线作为在芯片间校正动作时与基准芯片电连接的信号线。因此，多个芯片间校正动作能够并列执行。因此，与针对每一芯片执行校正动作的情况相比能够缩短校正动作所需的时间。
此外，根据第一实施方式的第二形态，芯片间校正动作包含对上拉电路210的芯片间校正动作、及对下拉电路230的芯片间校正动作。在对上拉电路210的芯片间校正动作中，基准芯片的下拉电路230及校正芯片的上拉电路210电连接。此外，在对下拉电路230的芯片间校正动作中，基准芯片的上拉电路210及校正芯片的下拉电路230电连接。因此，能够根据基准芯片的下拉电路230及上拉电路210的输出阻抗，而分别对校正芯片的上拉电路210及下拉电路230的输出阻抗进行校正。
此外，根据第一实施方式的第三形态，芯片间校正动作使用第三比较器251、第一输出缓冲器控制部107及第二输出缓冲器控制部108、及上拉电路210及下拉电路230而执行。由此，不追加新电路即可执行芯片间校正动作。
此外，根据第一实施方式的第四形态，半导体存储装置20～50的各者根据指令"XXh"及后续的地址ADD2而指定芯片间校正动作中的基准芯片。由此，半导体存储装置20～50能够判定自己为基准芯片或为校正芯片。因此，多个校正芯片的芯片间校正动作能够互不干涉地执行。
此外，根据第一实施方式的第五形态，芯片间校正动作在执行对基准芯片的ZQ校正动作之后执行。由此，校正芯片能够根据通过基准电阻校正的基准芯片的输出阻抗而校正。因此，芯片间校正动作能够获得与ZQ校正动作的校正结果同等的精度。
2.第二实施方式
其次，对第二实施方式的半导体装置进行说明。第二实施方式的半导体装置的校正芯片在不对自己的输出缓冲器电路或复制缓冲器电路执行校正动作的方面，与第一实施方式的半导体装置不同。即，第二实施方式的半导体装置的校正芯片接收通过基准芯片的ZQ校正动作获得的校正结果信息，并设定为自己的芯片校正结果信息。
另外，第二实施方式的半导体装置具备与第一实施方式的半导体装置相同的构成。以下，对与第一实施方式相同的构成要素附上相同符号并省略其说明，仅对与第一实施方式不同的部分进行说明。
2.1校正动作的概要
使用图14所示的时序图对第二实施方式的校正动作的概要进行说明。如图14所示般，第二实施方式的校正动作包含与第一实施方式相同的ZQ校正动作、及与第一实施方式不同的芯片间校正动作。
首先，控制器10在时刻T20～T22使半导体存储装置20执行ZQ校正动作。另外，如上所述，在时刻T20～T22的ZQ校正动作与在第一实施方式的图9所示的时刻T0～T2的ZQ校正动作相同，因此省略说明。
继而，在时刻T23中，控制器10使信号/RE为"L"电平而对半导体存储装置20指示开始输出数据DAT。伴随此，半导体存储装置20将数据DAT送出至控制器10。数据DAT包含通过ZQ校正动作获得的校正结果信息。
在时刻T24，控制器10使信号/RE为"H"电平而指示数据DAT的输出结束。
在时刻T25，控制器10使信号/CE0为"H"电平而将半导体存储装置20去能。
继而，控制器10使在半导体存储装置30～50的各者与半导体存储装置20之间执行芯片间校正动作。具体而言，在时刻T25，控制器10分别使信号/CE1～/CE3为"L"电平而将半导体存储装置30～50赋能。继而，控制器10发行指令"YYh"并发送至半导体存储装置20～50。指令"YYh"为命令执行芯片间校正动作的指令，该芯片间校正动作是使基准芯片的校正结果信息设定在校正芯片。
控制器10例如遍及一循环而发行地址ADD2并发送至半导体存储装置30～50。由此，半导体存储装置30～50识别自己为校正芯片。继而，控制器10将包含校正结果信息的数据DAT送出至半导体存储装置30～50。
当指令"YYh"、地址ADD2及数据DAT的组(以下，称为“芯片间校正指令”，或也简单地称为“指令”)储存在半导体存储装置30～50的暂存器时，半导体存储装置30～50控制接口电路23及ZQ校正电路24等而开始芯片间校正动作。
在时刻T27，半导体存储装置30～50分别使信号/RB1～/RB3为"L"电平，对控制器10通知半导体存储装置30～50为忙碌状态。在图14的例中，期间tCAL1～3均包含在从时刻T27至时刻T28为止之间。芯片间校正动作结束后，在时刻T28，半导体存储装置30～50分别使信号/RB1～/RB3为"H"电平，对控制器10通知半导体存储装置30～50为就绪状态。
在时刻T29，控制器10分别使信号/CE0～/CE3为"L"电平而将半导体存储装置30～50去能。
以上结束ZQ校正动作及芯片间校正动作。
2.2校正动作的详细内容
其次，使用图15所示的流程图对第二实施方式的半导体装置的校正动作的详细内容进行说明。另外，图15中表示半导体存储装置20(基准芯片)的ZQ校正动作、及基准芯片以及半导体存储装置30～50(多个校正芯片)的芯片间校正动作。
如图15所示般，在步骤ST20，控制器10对基准芯片ZQ发行校正指令。
在步骤ST21，基准芯片执行ZQ校正动作。另外，步骤ST21执行与第一实施方式的图10所示的步骤ST11～ST13同等的动作。基准芯片根据通过对上拉侧及下拉侧的ZQ校正动作而获得的校正结果而产生校正结果信息。校正结果信息例如作为校正前及校正后的DAC值的偏移量(例如+2)而保持在第一输出缓冲器控制部107及第二输出缓冲器控制部108内。
在步骤ST22，基准芯片将通过ZQ校正动作产生的校正结果信息送出至控制器10。
在步骤ST23，控制器10将所接收的校正结果信息保持在缓冲存储器14。
在步骤ST24，控制器10对各校正芯片发行芯片间校正指令。另外，如上所述，芯片间校正指令的发行包含基准芯片的校正结果信息的送出。
在步骤ST25，各校正芯片对自己的第一输出缓冲器控制部107及第二输出缓冲器控制部108设定所接收的校正结果信息。由此，各校正芯片的第一输出缓冲器控制部107使阻抗控制信号PCODEB＜4：0＞仅变化校正结果信息中所包含的上拉侧的DAC值的偏移量。此外，各校正芯片的第二输出缓冲器控制部108使阻抗控制信号NCODEB＜4：0＞仅变化校正结果信息中所包含的下拉侧的DAC值的偏移量。
2.3本实施方式的效果
根据第二实施方式的半导体装置，校正芯片从控制器10接收基准芯片的校正结果信息并将该校正结果信息设定在自己的芯片。由此，校正芯片不执行使用自己芯片中的电路的校正动作即可获得校正结果信息。因此，能够以较第一实施方式的芯片间校正动作更短的时间完成校正。因此，能够进一步缩短校正动作所需的时间。
另外，第二实施方式的芯片间校正动作新需要将基准芯片的校正结果信息向控制器10送出的动作。然而，该动作所需的时间(从图14所示的时刻T23至时刻T24为止的期间)，与伴随校正动作的电压的静定所需的时间相比较短。因此，第二实施方式能够以较第一实施方式短的时间完成校正。
此外，根据第二实施方式的第一形态，校正结果信息包含基准芯片的校正前及校正后的DAC值的偏移量。由此，校正芯片能够将基准芯片通过ZQ校正动作而获得的设定值的变化直接应用于自己芯片。因此，在基准芯片及校正芯片的初始设定相同的情况下，能够使校正后的各芯片的设定值一致。此种校正动作在例如如下情况下特别有效，即，通过基准芯片及校正芯片暴露在同程度的环境变化(例如温度变动等)下，而在基准芯片及校正芯片的输出阻抗产生同等变化。
3.变化例
实施方式并不限定于所述第一实施方式及第二实施方式中所述的形态，能够进行各种变化。
例如，在所述第一实施方式中，关于多个校正芯片，对相互并列执行与基准芯片的芯片间校正动作的情况进行了说明，但并不限定于此。多个校正芯片例如也能以如下方式执行芯片间校正动作，即，不使基准芯片与多个校正芯片的芯片间校正动作的期间相互干渉。使用图16对所述变化例进行说明。
如图16所示般，从时刻T0至时刻T3为止的动作，与第一实施方式的图9中所示的从时刻T0至时刻T3为止同等，因此省略说明。
在时刻T4，半导体存储装置30使信号/RB1为"L"电平，对控制器10通知半导体存储装置30为忙碌状态。期间tCAL1包含在从时刻T4至时刻T5为止之间。半导体存储装置30与半导体存储装置20之间的芯片间校正动作结束后，在时刻T5，半导体存储装置30使信号/RB1为"H"电平，对控制器10通知半导体存储装置30为就绪状态。
在时刻T6，半导体存储装置40使信号/RB2为"L"电平，对控制器10通知半导体存储装置40为忙碌状态。期间tCAL2包含在从时刻T6至时刻T7为止之间。半导体存储装置40与半导体存储装置20之间的芯片间校正动作结束后，在时刻T7，半导体存储装置40使信号/RB2为"H"电平，对控制器10通知半导体存储装置40为就绪状态。
在时刻T8，半导体存储装置50使信号/RB3为"L"电平，对控制器10通知半导体存储装置50为忙碌状态。期间tCAL3包含在从时刻T8至时刻T9为止之间。半导体存储装置50与半导体存储装置20之间的芯片间校正动作结束后，在时刻T9，半导体存储装置50使信号/RB3为"H"电平，对控制器10通知半导体存储装置50为就绪状态。
在时刻T10，控制器10分别使信号/CE0～/CE3为"L"电平而对将半导体存储装置20～50去能。
通过如上述般动作，能够使基准芯片与各校正芯片的芯片间校正动作在时间上不相互干渉而执行芯片间校正动作。由此，能够在与各校正芯片的芯片间校正动作中使对基准芯片同时施加的负载分散。因此，即便在以较第一实施方式低的电压电源使基准芯片动作的情况下，也能够执行芯片间校正动作。另外，如上所述，芯片间校正动作能够以较ZQ校正动作短的时间执行。因此，变化例与对所有芯片应用ZQ校正动作的现有技术相比，依然具有能够缩短校正动作所需的时间的效果。
此外，所述第一实施方式及第二实施方式的存储器系统1对设置在一个封装内的情况下进行说明，但并不限定于此。例如，存储器系统1也可将控制器10与多个半导体存储装置20～50设置在不同的封装内。此外，基准电阻2也可构成为能够从封装外部进行外部安装。
此外，在各实施方式及各变化例中能够应用以下事项。
在多值电平的读出动作(读出)中，在A电平的读出动作中对所选择的字线施加的电压为例如0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V的任一者之间。
在B电平的读出动作中对所选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可设为1.75V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V的任一者之间。
在C电平的读出动作中对所选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.7V、及3.7V～4.0V的任一者之间。
作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs、及70μs～80μs的任一者之间。
写入动作包含编程动作及验证动作。在写入动作中，在编程动作时对所选择的字线最初施加的电压为例如13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V、及14.0V～14.7V的任一者之间。
也可改变写入第奇数个字线时的对所选择的字线最初施加的电压、与写入第偶数个字线时的对所选择的字线最初施加的电压。
在将编程动作设为ISPP(Incremental Step Pulse Program，递增阶跃脉冲编程)方式时，作为阶跃电压，列举例如0.5V左右。
作为对非选择的字线施加的电压，也可设为例如7.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，也可设为7.0V以下。
也可根据非选择的字线为第奇数个字线或第偶数个字线而改变施加的导通电压。
作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs的任一者之间。
在删除动作中，对形成在半导体衬底上部且在上方配置有存储器单元的井最初施加的电压为例如12V～13.7V之间。并不限定于该情况，也可设为例如13.7V～14.8V、14.8V～19.0V、19.0～19.8V、及19.8V～21V的任一者之间。
作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、及4000μs～9000μs的任一者之间。
存储器单元具有隔着膜厚4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层也可是膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。此外，也可在多晶硅添加Ru等金属。在电荷蓄积层上形成有绝缘膜。该绝缘膜具有隔在例如膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。作为High-k膜，可列举HfO等。此外，氧化硅膜的膜厚也可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等金属氧化膜、或TaN等金属氮化膜。作为控制电极，也可使用W等。
此外，能够在存储器单元间形成气隙。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示者，并未意图限定发明范围。这些实施方式能够以其他各种形态实施，且能够在不脱离发明主旨的范围进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且同样包含在权利要求书中所记载的发明及其均等范围。
[符号的说明]
1 存储器系统
2 基准电阻
10 控制器
11 处理器
12 内置存储器
13 NAND接口电路
14 缓冲存储器
15 主机接口电路
20、30、40、50 半导体存储装置
21 输入输出垫群
22 ZQ垫
23 接口电路
23a 输入接收电路
23b 输出缓冲器电路
24 ZQ校正电路
25 存储器核心
26 定序器
101 计数器
102 第一复制缓冲器电路
103 第二复制缓冲器电路
104 第三复制缓冲器电路
105 第一比较器
106 第二比较器
107 第一输出缓冲器控制部
108 第二输出缓冲器控制部
111～115、121～125、131～135、216～220、236～240、252～255晶体管
116、126、136、221、241 电阻
211～215 OR电路
231～235 AND电路
251 第三比较器

Claims (19)

1.一种半导体装置，其特征在于具备：
第一芯片，包含含有第一输出端的第一电路；及
第二芯片，包含含有第二输出端的第二电路，且在所述第二输出端经由第一信号线而与所述第一输出端电连接；且
当所述第一芯片及所述第二芯片接收到第一指令时，所述第二电路经由所述第一信号线，根据所述第一芯片的所述第一输出端的输出阻抗，而通过第一校正动作对所述第二芯片的所述第二输出端的输出阻抗进行校正。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第一芯片及所述第二芯片具有相对于所述第一信号线的第一输出状态及第二输出状态，且
所述第一校正动作包含：
第一动作，所述第一芯片成为所述第一输出状态，且所述第二芯片成为所述第二输出状态；及
第二动作，所述第一芯片成为所述第二输出状态，且所述第二芯片成为所述第一输出状态。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第一电路包含：第一上拉电路，其第一端被供给第一电压，且第二端与所述第一输出端电连接；及第一下拉电路，其第一端被供给较所述第一电压小的第二电压，且第二端与所述第一输出端电连接；且
所述第二电路包含：第二上拉电路，其第一端被供给所述第一电压，且第二端与所述第二输出端电连接；第二下拉电路，其第一端被供给所述第二电压，且第二端与所述第二输出端电连接；及比较器，其第一输入端被供给所述第二输出端的电压，且第二输入端被供给所述第一电压与所述第二电压之间的第三电压。
4.根据权利要求3所述的半导体装置，其特征在于：
所述第一上拉电路及所述第二下拉电路在所述第一动作中成为接通状态，
所述第二上拉电路及所述第一下拉电路在所述第二动作中成为接通状态。
5.根据权利要求3所述的半导体装置，其特征在于：
所述第二电路在所述第一动作中，根据利用所述比较器的所述第二输出端的电压及所述第三电压的比较结果，而对所述第二下拉电路的电阻值进行校正。
6.根据权利要求3所述的半导体装置，其特征在于：
所述第二电路在所述第二动作中，根据利用所述比较器的所述第二输出端的电压及所述第三电压的比较结果，而对所述第二上拉电路的电阻值进行校正。
7.根据权利要求3所述的半导体装置，其特征在于：
所述第二上拉电路包含分别在所述第一电压与所述第二输出端之间相互并联连接的第一晶体管及第二晶体管，且
所述第一晶体管及所述第二晶体管在接通状态下具有互不相同的电阻值。
8.根据权利要求3所述的半导体装置，其特征在于：
所述第二下拉电路包含分别在所述第二电压与所述第二输出端之间相互并联连接的第三晶体管及第四晶体管，且
所述第三晶体管及所述第四晶体管在接通状态下具有互不相同的电阻值。
9.根据权利要求1所述的半导体装置，其特征在于：
所述第一芯片进而包含含有第三输出端的第三电路，且
进而具备第三芯片，该第三芯片包含含有第四输出端的第四电路，且在所述第四电路的所述第四输出端经由第二信号线而与所述第一芯片的所述第三输出端电连接，
当所述第一芯片及所述第三芯片接收到所述第一指令时，所述第四电路经由所述第二信号线，且根据所述第一芯片的所述第三输出端的输出阻抗，而通过第二校正动作对所述第三芯片的所述第四输出端的输出阻抗进行校正。
10.根据权利要求9所述的半导体装置，其特征在于：
所述第一校正动作及所述第二校正动作并列执行。
11.根据权利要求1所述的半导体装置，其特征在于：
所述半导体装置具备多个芯片，且
所述第一指令指定多个所述芯片中的哪一个为所述第一芯片。
12.根据权利要求1所述的半导体装置，其特征在于：
所述第一芯片的输出阻抗预先在所述第一校正动作之前被校正。
13.根据权利要求1所述的半导体装置，其特征在于：
所述第一芯片及所述第二芯片具有相对于所述第一信号线的第一输出状态及第二输出状态，
所述第一校正动作包含：
第三动作，将所述第一芯片的所述第一输出状态下的第一信息设定在第二芯片；及
第四动作，将所述第一芯片的所述第二输出状态下的第二信息设定在所述第二芯片。
14.根据权利要求13所述的半导体装置，其特征在于，
所述第一电路包含：第一上拉电路，其一端被供给第一电压，且另一端与所述第一输出端电连接；及第一下拉电路，其一端被供给较所述第一电压小的第二电压，且另一端与所述第一输出端电连接；且
所述第一信息对应于所述第一上拉电路的电阻值，
所述第二信息对应于所述第一下拉电路的电阻值。
15.根据权利要求13所述的半导体装置，其特征在于：
所述第二电路包含：第二上拉电路，其一端被供给第一电压，且另一端与所述第二输出端电连接；及第二下拉电路，其一端被供给较所述第一电压小的第二电压，且另一端与所述第二输出端电连接；且
所述第一信息设定为所述第二上拉电路的电阻值，
所述第二信息设定为所述第二下拉电路的电阻值。
16.根据权利要求13所述的半导体装置，其特征在于：
所述第一信息及所述第二信息包含DAC(Digital to Analog Converter，数字模拟比较器)值。
17.一种存储器系统，其特征在于具备：
根据权利要求1所述的半导体装置；及
控制器，其发行所述第一指令。
18.一种存储器系统，其特征在于具备：
根据权利要求13所述的半导体装置；及
控制器，经由所述第一信号线而与所述第一芯片及所述第二芯片电连接，且发行所述第一指令。
19.根据权利要求18所述的存储器系统，其特征在于：
所述第一信息及所述第二信息从所述第一芯片经由所述控制器发送至所述第二芯片，且最终设定在所述第二芯片。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299168A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 半导体装置
CN113496748A (zh) * 2020-04-03 2021-10-12 美光科技公司 具有每引脚输入/输出终端及驱动器阻抗校准的存储器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045743A (ja) 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
JP2021034084A (ja) 2019-08-26 2021-03-01 キオクシア株式会社 半導体記憶装置
JP2021043536A (ja) 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置、及び半導体装置の制御方法
JP6890701B1 (ja) 2020-05-19 2021-06-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． コードシフト算出回路およびコードシフト値の算出方法
JP2022050232A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
JP2023043011A (ja) 2021-09-15 2023-03-28 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349251A (zh) * 2000-01-24 2002-05-15 02细微国际股份有限公司 用于微调集成电路的电路和方法
US20040164763A1 (en) * 2003-02-26 2004-08-26 Kim Yang Gyun Semiconductor device with impedance calibration function
CN1809960A (zh) * 2003-06-24 2006-07-26 松下电器产业株式会社 信号传输系统中使输出阻抗匹配的装置及方法
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件
US20160204782A1 (en) * 2015-01-13 2016-07-14 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333639B1 (en) * 2000-06-23 2001-12-25 Micron Technology, Inc. Method and apparatus for independent output driver calibration
US7626416B2 (en) 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
US7514954B2 (en) 2006-05-10 2009-04-07 Micron Technology, Inc. Method and apparatus for output driver calibration
US7528626B2 (en) 2006-06-30 2009-05-05 Hynix Semiconductor Inc. Semiconductor memory device with ZQ calibration circuit
US8064250B2 (en) * 2008-12-16 2011-11-22 Micron Technology, Inc. Providing a ready-busy signal from a non-volatile memory device to a memory controller
US8531898B2 (en) * 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device
KR101806817B1 (ko) * 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102089613B1 (ko) * 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9779039B2 (en) * 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
KR20150049267A (ko) * 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102083005B1 (ko) * 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR102126716B1 (ko) * 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
JP2015219936A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
US10025685B2 (en) * 2015-03-27 2018-07-17 Intel Corporation Impedance compensation based on detecting sensor data
US9665462B2 (en) * 2015-10-14 2017-05-30 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
JP6640677B2 (ja) * 2016-08-19 2020-02-05 キオクシア株式会社 半導体記憶装置
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
KR20180029347A (ko) * 2016-09-12 2018-03-21 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템
JP2018045743A (ja) * 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349251A (zh) * 2000-01-24 2002-05-15 02细微国际股份有限公司 用于微调集成电路的电路和方法
US20040164763A1 (en) * 2003-02-26 2004-08-26 Kim Yang Gyun Semiconductor device with impedance calibration function
CN1809960A (zh) * 2003-06-24 2006-07-26 松下电器产业株式会社 信号传输系统中使输出阻抗匹配的装置及方法
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件
US20160204782A1 (en) * 2015-01-13 2016-07-14 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299168A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 半导体装置
CN110299168B (zh) * 2018-03-22 2023-08-11 铠侠股份有限公司 半导体装置
CN113496748A (zh) * 2020-04-03 2021-10-12 美光科技公司 具有每引脚输入/输出终端及驱动器阻抗校准的存储器

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Publication number Publication date
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JP2018045743A (ja) 2018-03-22
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US10454721B2 (en) 2019-10-22
US11381425B2 (en) 2022-07-05
TWI738362B (zh) 2021-09-01
US20210105158A1 (en) 2021-04-08
TW201812751A (zh) 2018-04-01

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