CN110299168B - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够改善输入信号的特性的半导体装置。实施方式的半导体装置具备包含第1比较器的输入电路，该第1比较器基于第1输入信号与作为第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与第1输出信号反相的第2输出信号。第1输出信号及第2输出信号的占空比与第1输入信号及第2输入信号的占空比不同。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2018-54330号(申请日：2018年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
已知有作为半导体装置的NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够改善输入信号的特性的半导体装置。
实施方式的半导体装置具备包含第1比较器的输入电路，该第1比较器基于第1输入信号与作为所述第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与所述第1输出信号反相的第2输出信号。所述第1输出信号及所述第2输出信号的占空比与所述第1输入信号及所述第2输入信号的占空比不同。
附图说明
图1是用来说明第1实施方式的存储器系统的构成的框图。
图2是用来说明第1实施方式的半导体存储装置的构成的框图。
图3是用来说明第1实施方式的半导体存储装置的输入输出电路的构成的框图。
图4是用来说明第1实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。
图5是用来说明第1实施方式的半导体存储装置中的输入输出信号的输入电路的构成的电路图。
图6是用来说明第1实施方式的半导体存储装置中的选通信号的输入电路的构成的电路图。
图7是用来说明第1实施方式的半导体存储装置中的输入动作的时序图。
图8是用来说明第1实施方式的变化例的半导体存储装置的选通信号的输入电路的构成的电路图。
图9是用来说明第1实施方式的变化例的半导体存储装置中的输入动作的时序图。
图10是用来说明第2实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图11是用来说明第2实施方式的半导体存储装置中的输入动作的时序图。
图12是用来说明第2实施方式的变化例的半导体存储装置的输入输出电路的构成的电路图。
图13是用来说明第2实施方式的变化例的半导体存储装置中的训练动作的时序图。
图14是用来说明第3实施方式的半导体存储装置的输入输出电路的构成的电路图。
图15是用来说明第3实施方式的半导体存储装置中的输入动作的时序图。
图16是用来说明第4实施方式的半导体存储装置的输入输出电路的构成的电路图。
图17是用来说明第4实施方式的半导体存储装置中的输入动作的时序图。
图18是用来说明第4实施方式的变化例的半导体存储装置的输入输出电路的构成的电路图。
图19是用来说明第5实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图20是用来说明第5实施方式的半导体存储装置中的输入动作的时序图。
图21是用来说明第6实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图22是用来说明第6实施方式的半导体存储装置中的输入动作的时序图。
图23是用来说明第7实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图24是用来说明第7实施方式的半导体存储装置中的输入动作的时序图。
图25是用来说明第7实施方式的变化例的半导体存储装置的选通信号的输入电路的构成的电路图。
图26是用来说明第8实施方式的半导体存储装置的选通信号的输入电路的构成的电路图。
图27是用来说明第8实施方式的半导体存储装置中的输入动作的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标附共通的参照符号。
此外，在以下的说明中，所谓信号X<n：0>(n为自然数)，是指(n+1)比特的信号，表示各为1比特的信号的信号X<0>、X<1>、…、及X<n>的集合。另外，所谓构成要素Y<n：0>，表示与信号X<n：0>的输入或输出一对一对应的构成要素Y<0>、Y<1>、…、及Y<n>的集合。
另外，在以下的说明中，信号/Z表示信号Z的互补信号。另外，所谓“信号Z及/Z的占空比”，表示相对于信号Z及/Z中的脉冲的1个周期来说从脉冲上升算起到脉冲下降为止的时间的比率。
1.第1实施方式
对第1实施方式的存储器系统进行说明。第1实施方式的存储器系统例如包含作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的存储器控制器。
1.1关于构成
1.1.1关于存储器系统的整体构成
使用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一个例子的框图。存储器系统1例如与外部的主机机器(未图示)通信。存储器系统1保存来自主机机器的数据，另外将数据读出至主机机器。
如图1所示，存储器系统1具备控制器10、及半导体存储装置(NAND闪速存储器)20。控制器10从主机机器接收命令，基于所接收到的命令控制半导体存储装置20。具体来说，控制器10将被主机机器指示写入的数据写入至半导体存储装置20，将被主机机器指示读出的数据从半导体存储装置20读出并发送至主机机器。控制器10通过NAND总线连接于半导体存储装置20。半导体存储装置20具备多个存储单元，非易失性地存储数据。
NAND总线对遵循NAND接口的信号/CE、CLE、ALE、/WE、RE、/RE、/WP、/RB、DQS、/DQS、及DQ<7：0>各者，经由各自的信号线进行收发。信号/CE是用来启动半导体存储装置20的信号。信号CLE是通知半导体存储装置20如下内容的信号，即，在信号CLE为"H(High，高)"电平的期间流至半导体存储装置20的信号DQ<7：0>是指令。信号ALE是通知半导体存储装置20如下内容的信号，即，在信号ALE为"H"电平的期间流至半导体存储装置20的信号DQ<7：0>是地址。信号/WE是指示如下动作的信号，即，将在信号/WE为"L(Low，低)"电平的期间流至半导体存储装置20的信号DQ<7：0>撷取至半导体存储装置20。信号RE及/RE是互补信号，指示向半导体存储装置20输出信号DQ<7：0>。信号/WP对半导体存储装置20指示数据写入及删除的禁止。信号/RB表示半导体存储装置20是待命状态(接收来自外部的命令的状态)还是忙碌状态(不接收来自外部的命令的状态)。信号DQS及/DQS是互补信号，作为用来控制信号DQ<7：0>所涉及的半导体存储装置20的动作时点的选通信号来使用。信号DQ<7：0>例如为8比特的信号。信号DQ<7：0>是在半导体存储装置20与控制器10之间收发的数据的实体，包含指令CMD、地址ADD、及数据DAT。数据DAT包括写入数据、及读出数据。
1.1.2关于控制器的构成
接着使用图1对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：Central Processing Unit，中央处理器)11、内置存储器(RAM：Random AccessMemory，随机存取存储器)12、错误检测与校正(ECC：Error Check and Correction)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。
处理器11控制控制器10整体的动作。处理器11例如响应从主机机器接收到的数据的读出命令，对半导体存储装置20发布基于NAND接口的读出命令。该动作在写入及删除的情况下也是相同的。另外，处理器11具有对来自半导体存储装置20的读出数据执行各种运算的功能。
内置存储器12例如为DRAM(Dynamic RAM，动态随机存取存储器)等半导体存储器，作为处理器11的作业区域来使用。内置存储器12保存用来管理半导体存储装置20的固件、及各种管理表等。
ECC电路13进行错误检测及错误校正处理。更具体来说，在数据的写入时，基于从主机机器接收到的数据，对某数量的数据的每一组逐一生成ECC码。另外，在数据的读出时，基于ECC码进行ECC解码，检测错误的有无。然后，在检测到错误时，特定出它的比特位置，而校正错误。
NAND接口电路14经由NAND总线与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路14通过处理器11的指示，将指令CMD、地址ADD、及写入数据发送至半导体存储装置20。另外，NAND接口电路14从半导体存储装置20接收读出数据。
缓冲存储器15临时保存控制器10从半导体存储装置20及主机机器接收到的数据等。缓冲存储器15例如也作为临时保存来自半导体存储装置20的读出数据、及对读出数据进行运算所得的结果等的存储区域来使用。
主机接口电路16与主机机器连接，负责与主机机器的通信。主机接口电路16例如将从主机机器接收到的命令及数据分别传送至处理器11及缓冲存储器15。
1.1.3关于半导体存储装置的构成
其次，使用图2对第1实施方式的半导体存储装置的构成例进行说明。
如图2所示，半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、序列发生器25、电压产生电路26、驱动器集合27、行解码器28、读出放大器29、输入输出用焊垫群30、及逻辑控制用焊垫群31。
存储单元阵列21包含与字线及位线相关联的多个非易失性存储单元(未图示)。
输入输出电路22在自己与控制器10之间收发信号DQ<7：0>、以及信号DQS及/DQS。输入输出电路22基于信号DQS及/DQS使信号DQ<7：0>内的指令及地址得以确定，并将它们传送至寄存器24。输入输出电路22基于信号DQS及/DQS使写入数据及读出数据得以确定，并在自己与读出放大器29之间收发它们。
逻辑控制电路23从控制器10接收信号/CE、CLE、ALE、/WE、RE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传送至控制器10，而将半导体存储装置20的状态通知给外部。
寄存器24保存指令及地址。寄存器24将地址传送至行解码器28及读出放大器29，并且将指令传送至序列发生器25。
序列发生器25接收指令，按照基于所接收到的指令的序列，控制半导体存储装置20的整体。
电压产生电路26基于来自序列发生器25的指示，产生数据的写入、读出、及删除等动作所需的电压。电压产生电路26将所产生的电压供给至驱动器集合27。
驱动器集合27包含多个驱动器，基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给至行解码器28及读出放大器29。驱动器集合27例如基于地址中的行地址，向行解码器28供给各种电压。
行解码器28从寄存器24接收地址中的行地址，选择基于该行地址的那一行的存储单元。然后，经由行解码器28向被选择的那一行的存储单元传送来自驱动器集合27的电压。
读出放大器29在数据的读出时，感应从存储单元读出至位线的读出数据，并将所感应到的读出数据传送至输入输出电路22。读出放大器29在数据的写入时，将经由位线而写入的写入数据传送至存储单元。另外，读出放大器29从寄存器24接收地址中的列地址，并输出基于该列地址的那一列的数据。
输入输出用焊垫群30将从控制器10接收到的信号DQ<7：0>、以及信号DQS及/DQS传送至输入输出电路22。另外，输入输出用焊垫群30将从输入输出电路22发送来的信号DQ<7：0>传送至半导体存储装置20的外部。
逻辑控制用焊垫群31将从控制器10接收到的信号/CE、CLE、ALE、/WE、RE、/RE、及/WP传送至逻辑控制电路23。另外，逻辑控制用焊垫群31将从逻辑控制电路23发送来的/RB传送至半导体言己忆装置5的外部。
1.1.4输入输出电路的构成
其次，对第1实施方式的半导体存储装置的输入输出电路的构成进行说明。
1.1.4.1关于输入输出电路的功能构成
使用图3对第1实施方式的半导体存储装置的输入输出电路的功能构成进行说明。图3是用来说明第1实施方式的半导体存储装置的输入输出电路的功能构成的框图。
如图3所示，输入输出电路22包含输入电路221<7：0>、输出电路222<7：0>、输入电路223、输出电路224、及数据锁存225<7：0>。
对1个输入电路221<k>与输出电路222<k>之组，例如分配同种信号DQ<k>(0≤k≤7)。也就是说，输入电路221<k>与输出电路222<k>之组可以经由输入输出用焊垫群30内的焊垫30<k>与外部的控制器10通传信号DQ<k>。输入电路221<k>如果接收到信号DQ<k>，那么生成信号Din<k>，并将它送出至对应的数据锁存225<k>。
输入电路223与输出电路224之组可以经由输入输出用焊垫群30内的焊垫30_dqs与外部的控制器10通传信号DQS及/DQS。输入电路223如果接收到信号DQS及/DQS，那么生成信号Sig1及Sig2，并将它们送出至数据锁存225<7：0>。
数据锁存225<7：0>如果从对应的输入电路221<7：0>分别接收到信号Din<7：0>，并且从输入电路223接收到信号Sig1及Sig2，那么基于这些信号锁存信号DQ<7：0>内所包含的数据。
1.1.4.2关于输入电路及数据锁存的构成
其次，使用图4对第1实施方式的输入输出电路中的输入电路及数据锁存的构成的详情进行说明。图4是用来说明第1实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。此外，在以后的说明中，为了简单起见，将输入电路221<7：0>及数据锁存225<7：0>中的任意一者记作对应于信号DQ的输入电路221及数据锁存225来进行说明。
如图4所示，输入电路221包含比较器COMP1、及反相器群INV1。输入电路223包含比较器COMP2、以及反相器群INV2及INV3。
首先，对输入电路221及223进行说明。
比较器COMP1包含被供给信号DQ的第1输入端、被供给电压VREF的第2输入端、及连接于反相器群INV1的输入端的输出端。电压VREF是用于信号DQ的放大的具有固定值的基准电压(参照信号)。反相器群INV1包含输出信号Din的输出端。反相器群INV1例如生成来自比较器COMP1的输出信号的相位反转所得的信号Din。
比较器COMP2包含被供给信号DQS的第1输入端、被供给信号/DQS的第2输入端、连接于反相器群INV2的输入端的第1输出端、及连接于反相器群INV3的输入端的第2输出端。反相器群INV2及INV3分别包含输出信号Sig1及Sig2的输出端。反相器群INV2及INV3例如分别生成与来自比较器COMP2的输出信号的相位相同的信号Sig1及Sig2。信号Sig1与Sig2例如为相位相反的信号。
其次，对数据锁存225进行说明。
数据锁存225包含数据锁存225e及225o。数据锁存225e及225o分别交替地锁存信号Din内所包含的数据中彼此相邻的数据。也就是说，在数据锁存225e锁存信号Din内所包含的第偶数个数据的情况下，数据锁存225o锁存信号Din内所包含的第奇数个数据。
数据锁存225e包含晶体管Tr1、Tr2、Tr3及Tr4、以及反相器INV4及INV5。数据锁存225o包含晶体管Tr5、Tr6、Tr7及Tr8、以及反相器INV6及INV7。晶体管Tr1、Tr2、Tr5及Tr6例如为P型晶体管，晶体管Tr3、Tr4、Tr7及Tr8例如为N型晶体管。
晶体管Tr1包含被供给电压VDDA的第1端、连接于晶体管Tr2的第1端的第2端、及被供给信号Din的栅极。晶体管Tr2包含连接于节点N1的第2端、及被供给信号Sig2的栅极。晶体管Tr3包含连接于节点N1的第1端、连接于晶体管Tr4的第1端的第2端、及被供给信号Sig1的栅极。晶体管Tr4包含被供给电压VSS的第2端、及被供给信号Din的栅极。电压VDDA是电源电压，作为锁存信号Din内的数据时的"H(High)"电平而发挥功能。电压VSS是接地电压，作为输入电路221及223内的"L(Low)"电平，及作为锁存信号Din内的数据时的"L"电平而发挥功能。通过按照如上所述来构成，晶体管作为能够向节点N1输出使信号Din反转所得的信号的反相器而发挥功能。
反相器INV4包含连接于节点N1的输入端、及连接于反相器INV5的输入端的输出端。反相器INV5包含连接于节点N1的输出端。这样的话，反相器INV4及INV5就会交叉连接，作为锁存传送至节点N1的数据的锁存电路而发挥功能。
晶体管Tr5包含被供给电压VDDA的第1端、连接于晶体管Tr6的第1端的第2端、及被供给信号Din的栅极。晶体管Tr6包含连接于节点N2的第2端、及被供给信号Sig1的栅极。晶体管Tr7包含连接于节点N2的第1端、连接于晶体管Tr8的第1端的第2端、及被供给信号Sig2的栅极。晶体管Tr8包含被供给电压VSS的第2端、及被供给信号Din的栅极。通过按照如上所述来构成，晶体管作为能够向节点N2输出使信号Din反转所得的信号的反相器而发挥功能。
反相器INV6包含连接于节点N2的输入端、及连接于反相器INV7的输入端的输出端。反相器INV7包含连接于节点N2的输出端。这样的话，反相器INV6及INV7就会交叉连接，作为锁存传送至节点N2的数据的锁存电路而发挥功能。
关于数据锁存225的构成，例如在2011年3月31日提出申请的名为"输入电路"的日本专利特愿2011-81064号中有所记载。
1.1.4.3关于输入电路的构成的详情
其次，使用图5及图6对第1实施方式的输入输出电路中的输入电路的构成的详情进行说明。图5是用来说明第1实施方式的半导体存储装置中的输入输出信号DQ的输入电路的构成的电路图。图5是用来说明第1实施方式的半导体存储装置中的选通信号DQS及/DQS的输入电路的构成的电路图。
首先，使用图5对信号DQ的输入电路221的构成进行说明。
如图5所示，输入电路221内的比较器COMP1包含晶体管Tr9、Tr10、Tr11、Tr12、Tr13、Tr14、Tr15、Tr16、Tr17、Tr18、Tr19、Tr20、Tr21及Tr22、以及电流源I1及I2。晶体管Tr9、Tr11、Tr14、Tr16、Tr19及Tr21例如为N型晶体管，晶体管Tr10、Tr12、Tr13、Tr15、Tr17、Tr18、Tr20及Tr22例如为P型晶体管。
晶体管Tr9及Tr11以及电流源I1之组、晶体管Tr13及Tr15以及电流源I2之组各自构成放大器电路。
晶体管Tr10及Tr17之组、晶体管Tr12及Tr18之组、晶体管Tr14及Tr19之组、晶体管Tr16及Tr21之组、晶体管Tr20及Tr22之组各自构成电流镜电路。
电流源I1包含连接于节点N3的输入端、及被供给电压VSS的输出端。晶体管Tr9包含连接于节点N4的第1端、连接于节点N3的第2端、及被供给电压VREF的栅极。晶体管Tr10包含被供给电压VCCQ的第1端、以及连接于节点N4的第2端及栅极。电压VCCQ是用于输入输出信号的电源电压，作为输入电路221及223内的"H"电平而发挥功能。电压VCCQ例如具有电压VREF的2倍的大小(VREF＝VCCQ/2)。晶体管Tr11包含连接于节点N5的第1端、连接于节点N3的第2端、及被供给信号DQ的栅极。晶体管Tr12包含被供给电压VCCQ的第1端、以及连接于节点N5的第2端及栅极。
电流源I2包含被供给电压VCCQ的输入端、及连接于节点N6的输出端。晶体管Tr13包含连接于节点N6的第1端、连接于节点N7的第2端、及被供给信号DQ的栅极。晶体管Tr14包含连接于节点N7的第1端及栅极、以及被供给电压VSS的第2端。晶体管Tr15包含连接于节点N6的第1端、连接于节点N8的第2端、及被供给电压VREF的栅极。晶体管Tr16包含连接于节点N8的第1端及栅极、以及被供给电压VSS的第2端。
晶体管Tr17包含被供给电压VCCQ的第1端、连接于节点N7的第2端、及连接于节点N4的栅极。晶体管Tr18包含被供给电压VCCQ的第1端、连接于节点N8的第2端、及连接于节点N5的栅极。
晶体管Tr19包含连接于节点N9的第1端、被供给电压VSS的第2端、及连接于节点N7的栅极。晶体管Tr20包含被供给电压VDDA的第1端、以及连接于节点N9的第2端及栅极。晶体管Tr21包含连接于节点N10的第1端、被供给电压VSS的第2端、及连接于节点N8的栅极。晶体管Tr22包含被供给电压VDDA的第1端、连接于节点N10的第2端、及连接于节点N9的栅极。
反相器群INV1的输入端连接于节点N10。也就是说，反相器群INV1经由节点N10接收来自比较器COMP1的输出信号，并输出与该输出信号反相的信号Din。此外，由于节点N10被供给的是与信号DQ反相的信号，因此信号Din成为与信号DQ同相的信号。
其次，使用图6对信号DQS及/DQS的输入电路223的构成进行说明。
如图6所示，输入电路223内的比较器COMP2包含晶体管Tr23、Tr24、Tr25、Tr26、Tr27、Tr28、Tr29、Tr30、Tr31、Tr32、Tr33、Tr34、Tr35、Tr35a、Tr36、Tr37、Tr38、Tr39、Tr39a及Tr40、以及电流源I3及I4。晶体管Tr23、Tr25、Tr28、Tr30、Tr33、Tr35、Tr35a、Tr37、Tr39及Tr39a例如为N型晶体管，晶体管Tr24、Tr26、Tr27、Tr29、Tr31、Tr32、Tr34、Tr36、Tr38及Tr40例如为P型晶体管。
晶体管Tr23及Tr25以及电流源I3之组、晶体管Tr27及Tr29以及电流源I4之组各自构成放大器电路。
晶体管Tr24及Tr31之组、晶体管Tr26及Tr32之组、晶体管Tr28及Tr33之组、晶体管Tr28、Tr39及Tr39a之组、晶体管Tr30、Tr35及Tr35a之组、晶体管Tr30及Tr37之组、晶体管Tr34及Tr36之组、晶体管Tr38及Tr40之组各自构成电流镜电路。
电流源I3包含连接于节点N11的输入端、及被供给电压VSS的输出端。晶体管Tr23包含连接于节点N12的第1端、连接于节点N11的第2端、及被供给信号/DQS的栅极。晶体管Tr24包含被供给电压VCCQ的第1端、以及连接于节点N12的第2端及栅极。晶体管Tr25包含连接于节点N13的第1端、连接于节点N11的第2端、及被供给信号DQS的栅极。晶体管Tr26包含被供给电压VCCQ的第1端、以及连接于节点N13的第2端及栅极。
电流源I4包含被供给电压VCCQ的输入端、及连接于节点N14的输出端。晶体管Tr27包含连接于节点N14的第1端、连接于节点N15的第2端、及被供给信号DQS的栅极。晶体管Tr28包含连接于节点N15的第1端及栅极、以及被供给电压VSS的第2端。晶体管Tr29包含连接于节点N14的第1端、连接于节点N16的第2端、及被供给信号/DQS的栅极。晶体管Tr30包含连接于节点N16的第1端及栅极、以及被供给电压VSS的第2端。
晶体管Tr31包含被供给电压VCCQ的第1端、连接于节点N15的第2端、及连接于节点N12的栅极。晶体管Tr32包含被供给电压VCCQ的第1端、连接于节点N16的第2端、及连接于节点N13的栅极。
晶体管Tr33包含连接于节点N17的第1端、被供给电压VSS的第2端、及连接于节点N15的栅极。晶体管Tr34包含被供给电压VDDA的第1端、以及连接于节点N17的第2端及栅极。晶体管Tr35及Tr35a包含连接于节点N18的第1端、被供给电压VSS的第2端、及连接于节点N16的栅极。晶体管Tr36包含被供给电压VDDA的第1端、连接于节点N18的第2端、及连接于节点N17的栅极。
此外，晶体管Tr35及Tr35a的合计尺寸例如大于晶体管Tr36的尺寸。所谓晶体管的尺寸，例如是指晶体管的栅极宽度W相对于晶体管的栅极长度L的比率(W/L))。由此，能够以晶体管Tr35及Tr35a下拉节点N18的能力大于晶体管Tr36上拉节点N18的能力的方式构成。
晶体管Tr37包含连接于节点N19的第1端、被供给电压VSS的第2端、及连接于节点N16的栅极。晶体管Tr38包含被供给电压VDDA的第1端、以及连接于节点N19的第2端及栅极。晶体管Tr39及Tr39a包含连接于节点N20的第1端、被供给电压VSS的第2端、及连接于节点N15的栅极。晶体管Tr40包含被供给电压VDDA的第1端、连接于节点N20的第2端、及连接于节点N19的栅极。
此外，晶体管Tr39及Tr39a的合计尺寸例如大于晶体管Tr40的尺寸。由此，能够以晶体管Tr39及Tr39a下拉节点N20的能力大于晶体管Tr40上拉节点N20的能力的方式构成。
此外，在以后的说明中，将和下拉供给至节点N18及N20的信号的能力与上拉该信号的能力的大小关系相关的特性也称作比较器COMP2的“下拉/上拉特性”。
反相器群INV2的输入端连接于节点N18。也就是说，反相器群INV2经由节点N18接收来自比较器COMP2的输出信号，并输出与该输出信号同相的信号Sig1。此外，由于节点N18被供给的是与信号DQS反相的信号，因此信号Sig1成为与信号DQS反相的信号。
反相器群INV3的输入端连接于节点N20。也就是说，反相器群INV3经由节点N20接收来自比较器COMP2的输出信号，并输出与该输出信号同相的信号Sig2。此外，由于节点N20被供给的是与信号/DQS反相的信号(也就是说，与信号DQS同相的信号)，因此信号Sig2成为与信号DQS反相的信号(与信号DQS同相的信号)。
1.2关于动作
其次，对第1实施方式的半导体存储装置的动作进行说明。
使用图7所示的时序图对第1实施方式的半导体存储装置的输入电路的动作进行说明。在图7中，表示出了信号DQ、以及信号DQS及/DQS、从所述各种信号生成的信号Din、以及信号Sig1及Sig2。
首先，对从输入电路221中的信号DQ生成信号Din的动作进行说明。
如图7所示，信号DQ例如具有在每一个期间T都对数据进行编码的脉冲连续的形状。也就是说，信号DQ较为理想的是，每一个期间T都能够获得"H"电平或"L"电平中任一种电平(占空比能够成为50％)。
在如上所述的信号DQ从"H"电平切换至"L"电平的情况下，晶体管Tr13成为导通状态，向节点N7充入电荷。如果节点N7成为"H"电平，那么晶体管Tr19成为导通状态，从节点N9释出电荷。如果节点N9成为"L"电平，那么晶体管Tr22成为导通状态。另一方面，如果晶体管Tr13成为导通状态，那么经由晶体管Tr15流至节点N8的电流减少，从节点N8释出电荷。如果节点N8成为"L"电平，那么晶体管Tr21成为断开状态，向节点N10充入电荷。由此，节点N10成为"H"电平，最终经由反相器群INV1，被输出具有若干延迟且与信号DQ同相的"L"电平的信号Din。
另外，例如，在信号DQ从"L"电平切换至"H"电平的情况下，晶体管Tr11成为导通状态，从节点N5释出电荷。如果节点N5成为"L"电平，那么晶体管Tr18成为导通状态，向节点N8充入电荷。如果节点N8成为"H"电平，那么晶体管Tr21成为导通状态。另一方面，如果晶体管Tr11成为导通状态，那么经由晶体管Tr9流至节点N4的电流减少，向节点N4充入电荷。如果节点N4成为"H"电平，那么晶体管Tr17成为断开状态，从节点N7释出电荷。如果节点N7成为"L"电平，那么晶体管Tr19成为断开状态，向节点N9充入电荷。如果节点N9成为"H"电平，那么晶体管Tr22成为断开状态。由此，节点N10成为"L"电平，最终经由反相器群INV1，被输出具有若干延迟且与信号DQ同相的"H"电平的信号Din。
然而，比较器COMP1是基于电压VREF与信号DQ的电压的大小关系，生成信号Din的。因此，信号Din的占空比相对于信号DQ的占空比来说，更易变动。因此，如图7所示，关于信号Din，例如，"H"电平相对于"L"电平的比率会变大(占空比会变得大于50％)。在图7的例子中，关于信号Din，成为"H"电平的脉冲期间是比期间T长期间D的期间(T+D)，而相对地成为"L"电平的期间是期间(T－D)。
其次，接着使用图7对从输入电路223中的信号DQS及/DQS生成信号Sig1及Sig2的动作进行说明。
如图7所示，信号DQS及/DQS例如是以相位相对于信号DQ偏移了90度后的波形输入的。也就是说，信号DQS及/DQS较为理想的是，能够与信号DQ同样地具有50％的占空比。另外，信号DQS与/DQS的交点较为理想的是，能够位于距离前后存在的信号DQ与电压VREF的交点分别隔开期间T/2的位置。
在如上所述的信号DQS从"H"电平切换至"L"电平的情况下，晶体管Tr27成为导通状态，向节点N15充入电荷。如果节点N15成为"H"电平，那么晶体管Tr33成为导通状态，从节点N17释出电荷。如果节点N17成为"L"电平，那么晶体管Tr36成为导通状态。另一方面，如果晶体管Tr27成为导通状态，那么经由晶体管Tr29流至节点N16的电流减少，从节点N16释出电荷。如果节点N16成为"L"电平，那么晶体管Tr35及Tr35a成为断开状态，向节点N18充入电荷。由此，节点N18成为"H"电平，最终经由反相器群INV3，被输出与信号DQS反相的"H"电平的信号Sig1。
另外，如果节点N16成为"L"电平，那么晶体管Tr37成为断开状态，向节点N19充入电荷。如果节点N19成为"H"电平，那么晶体管Tr40成为断开状态。另一方面，如果节点N15成为"H"电平，那么晶体管Tr39及39a成为导通状态，从节点N20释出电荷。由此，节点N20成为"L"电平，最终经由反相器群INV3，被输出与信号DQS同相的"L"电平的信号Sig2。
另外，例如，在信号DQS从"L"电平切换至"H"电平的情况下，晶体管Tr25成为导通状态，从节点N13释出电荷。如果节点N13成为"L"电平，那么晶体管Tr32成为导通状态，向节点N16充入电荷。如果节点N16成为"H"电平，那么晶体管Tr35及35a成为导通状态。另一方面，如果晶体管Tr25成为导通状态，那么经由晶体管Tr23流至节点N12的电流减少，向节点N12充入电荷。如果节点N12成为"H"电平，那么晶体管Tr31成为断开状态，从节点N15释出电荷。如果节点N15成为"L"电平，那么晶体管Tr33成为断开状态，向节点N17充入电荷。如果节点N17成为"H"电平，那么晶体管Tr36成为断开状态，从节点N18释出电荷。由此，节点N18成为"L"电平，最终经由反相器群INV2，被输出与信号DQS反相的"L"电平的信号Sig1。
另外，如果节点N16成为"H"电平，那么晶体管Tr37成为导通状态，从节点N19释出电荷。如果节点N19成为"L"电平，那么晶体管Tr40成为导通状态。另一方面，如果节点N15成为"L"电平，那么晶体管Tr39及Tr39a成为断开状态，向节点N20充入电荷。由此，节点N20成为"H"电平，最终经由反相器群INV3，被输出与信号DQS同相的"H"电平的信号Sig2。
比较器COMP2是基于信号DQS的电压与信号/DQS的电压的大小关系，生成信号Sig1及Sig2的。信号DQS与/DQS具有彼此互补的关系，因此比起比较器COMP1，信号之间的相对变化量增大。由此，能够使信号Sig1及Sig2相对于信号DQS及/DQS的占空比的意外变动量小于信号Din相对于信号DQ的占空比的意外变动量。
在第1实施方式中，会有意识地根据信号Sig1及Sig2的占空比，使具有如上所述的性质的比较器COMP2发生变化。也就是说，比较器COMP2除了晶体管Tr35以外，还并联连接着晶体管Tr35a。由此，晶体管Tr35及Tr35a下拉节点N18的电位的能力大于晶体管Tr36上拉节点N18的电位的能力。因此，比较器COMP2能够使向节点N18供给的信号的占空比小于50％。此外，信号Sig1通过反相器群INV2成为与节点N18同相的信号。因此，如图7所示，结果，信号Sig1与信号DQS反相，且其占空比小于50％。
同样地，比较器COMP2除了晶体管Tr39以外，还并联连接着晶体管Tr39a。由此，晶体管Tr39及Tr39a下拉节点N20的电位的能力大于晶体管Tr40上拉节点N20的电位的能力。因此，比较器COMP2能够使向节点N20供给的信号的占空比小于50％。此外，信号Sig2通过反相器群INV3成为与节点N20同相的信号。因此，如图7所示，结果，信号Sig2与信号DQS同相，且其占空比小于50％。
在图7的例子中，信号Sig1及Sig2被晶体管Tr35a及Tr39a调整为成为"H"电平的期间是比期间T短期间D的期间(T－D)，而相对地成为"L"电平的期间是期间(T+D)。
因此，信号Sig1内的上升边缘RE_sig1被调整为位于使信号Din中第奇数个(在图7中，记作"odd")的脉冲下降至"L"电平的边缘FE1与使第偶数个(在图7中，记作"even")的脉冲下降至"L"电平的边缘FE2的中间。信号Sig1内的下降边缘FE_sig1被调整为位于使信号Din中第偶数个脉冲上升至"H"电平的边缘RE2与使第奇数个脉冲上升至"H"电平的边缘RE3的中间。
另外，信号Sig2内的上升边缘RE_sig2被调整为位于使信号Din中第偶数个脉冲下降至"L"电平的边缘FE2与使第奇数个脉冲下降至"L"电平的边缘FE3的中间。信号Sig2内的下降边缘FE_sig2被调整为位于使信号Din中第奇数个脉冲上升至"H"电平的边缘RE1与使第偶数个脉冲上升至"H"电平的边缘RE2的中间。
通过按照如上所述来动作，利用信号Sig1及Sig2选通信号Din的时点会被调整为距离信号Din的电平发生变化的时点较远。由此，能够抑制设置时间及保持时间的劣化。
1.3本实施方式的效果
根据第1实施方式，能够改善输入信号的特性。以下对本效果进行说明。
比较器COMP2基于信号DQS及/DQS，输出信号Sig1及Sig2。比较器COMP2通过使下拉节点N18的电位的能力大于上拉该电位的能力，能够使信号Sig1的占空比小于信号DQS的占空比。由此，就算在信号Din的占空比大于信号DQ的占空比的情况下，也能够将输入至数据锁存225的信号Sig1的边缘的位置调整至相对于信号Din的边缘的位置来说恰当的位置。更具体来说，能够将输入至数据锁存225e的信号Sig1的下降边缘FE_sig1的位置调整至信号Din的上升边缘RE2与RE3的中间位置，能够将输入至数据锁存225o的信号Sig1的上升边缘RE_sig1的位置调整至信号Din的下降边缘FE1与FE2的中间位置。
另外，比较器COMP2通过使下拉节点N20的电位的能力大于上拉该电位的能力，能够使信号Sig2的占空比小于信号/DQS的占空比。由此，就算在信号Din的占空比大于信号DQ的占空比的情况下，也能够将输入至数据锁存225的信号Sig2的边缘的位置调整至相对于信号Din的边缘的位置来说恰当的位置。更具体来说，能够将输入至数据锁存225e的信号Sig2的上升边缘RE_sig2的位置调整至信号Din的下降边缘FE2与FE3的中间位置，能够将输入至数据锁存225o的信号Sig2的下降边缘RE_sig2的位置调整至信号Din的上升边缘RE1与RE2的中间位置。
因此，就算在信号Din的特性比起信号Sig1及Sig2的特性更易劣化的情况下，也能够通过使信号Sig1及Sig2的波形追随于信号Din，来补偿该劣化。因此，能够并用将互补信号彼此差动放大的比较器COMP2、及相对于参照电压而差动放大的比较器COMP1，并且改善输入信号的特性。
另外，如上所述，根据第1实施方式，使信号Sig1及Sig2的波形追随于信号Din。因此，就算在输入至输入电路223的信号DQS及/DQS的占空比已经偏移(也就是说，信号DQS与/DQS的交点偏离电压VREF)的情况下，也能够补偿该偏移，并且取得与信号Din的整合性。因此，能够在考虑到信号DQS及/DQS的占空比偏移的同时，改善输入信号的特性。
1.4变化例
在第1实施方式中，对信号Din的占空比大于50％的情况下的比较器COMP2的构成及动作进行了说明，但并不限于此。例如，在信号Din的占空比小于50％的情况下，也能够通过恰当地构成比较器COMP2，来改善输入信号的特性。
在以下的说明中，对与第1实施方式的构成及动作等同的部分省略说明，而主要对与第1实施方式的构成及动作不同的部分进行说明。
1.4.1关于输入电路的构成的详情
图8是用来说明第1实施方式的变化例的选通信号的输入电路的构成的电路图。图8与第1实施方式中所说明的图6对应。
如图8所示，比较器COMP1包含晶体管Tr36a及Tr40a，来取代晶体管Tr35a及Tr39a。晶体管Tr36a及Tr40a为P型晶体管。
晶体管Tr34、Tr36及Tr36a的组、晶体管Tr38、Tr40及Tr40a的组各自构成电流镜电路。
晶体管Tr36a与晶体管Tr36并联连接。也就是说，晶体管Tr36a包含被供给电压VDDA的第1端、连接于节点N18的第2端、及连接于节点N17的栅极。
晶体管Tr36及Tr36a的合计尺寸例如大于晶体管Tr36的尺寸。由此，能够构成为晶体管Tr36及T36a上拉节点N18的能力大于晶体管Tr35下拉节点N18的能力。
晶体管Tr40a包含被供给电压VDDA的第1端、连接于节点N20的第2端、及连接于节点N19的栅极。
晶体管Tr40及Tr40a的合计尺寸例如大于晶体管Tr39的尺寸。由此，能够构成为晶体管Tr40及T40a上拉节点N20的能力大于晶体管Tr39下拉节点N20的能力。
通过按照如上所述来构成，在信号Din的占空比小于50％的情况下，能够将选通的时点设定为恰当的时点。
1.4.2关于输入电路的动作
图9是用来说明第1实施方式的变化例的半导体存储装置的输入电路的动作的时序图。图9与第1实施方式中所说明的图7对应。
如图9所示，关于信号Din，例如，"H"电平相对于"L"电平的比率会变小(占空比会变得小于50％)。在图9的例子中，关于信号Din，成为"H"电平的脉冲期间是比期间T短了期间D的期间(T－D)，相对地成为"L"电平的期间是期间(T+D)。
在第1实施方式的变化例中，比较器COMP2除了晶体管Tr36以外，还并联连接着晶体管Tr36a。由此，晶体管Tr36及Tr36a上拉节点N18的电位的能力大于晶体管Tr35下拉节点N18的电位的能力。因此，比较器COMP2能够使向节点N18供给的信号的占空比大于50％。因此，如图9所示，结果，信号Sig1与信号DQS反相，且其占空比大于50％。
同样地，比较器COMP2除了晶体管Tr40以外，还并联连接着晶体管Tr40a。由此，晶体管Tr40及Tr40a上拉节点N20的电位的能力大于晶体管Tr39下拉节点N20的电位的能力。因此，比较器COMP2能够使向节点N20供给的信号的占空比大于50％。因此，如图9所示，结果，信号Sig2与信号DQS同相，且其占空比大于50％。
在图9的例子中，信号Sig1及Sig2被晶体管Tr36a及Tr40a调整为成为"H"电平的期间是比期间T长了期间D的期间(T+D)，相对地成为"L"电平的期间是期间(T－D)。
因此，信号Sig1内的上升边缘RE_sig1被调整为位于使信号Din中第奇数个脉冲下降至"L"电平的边缘FE4与使第偶数个脉冲下降至"L"电平的边缘FE5的中间。信号Sig1内的下降边缘FE_sig1被调整为位于使信号Din中第偶数个脉冲上升至"H"电平的边缘RE5与使第奇数个脉冲上升至"H"电平的边缘RE6的中间。
另外，信号Sig2内的上升边缘RE_sig2被调整为位于使信号Din中第偶数个脉冲下降至"L"电平的边缘FE5与使第奇数个脉冲下降至"L"电平的边缘FE6的中间。信号Sig2内的下降边缘RE_sig2被调整为位于使信号Din中第奇数个脉冲上升至"H"电平的边缘RE4与使第偶数个脉冲上升至"H"电平的边缘RE5的中间。
通过按照如上所述来动作，利用信号Sig1及Sig2选通信号Din的时点会被调整为距离信号Din的电平发生变化的时点较远。由此，能够抑制设置时间及保持时间的劣化。
1.4.3关于变化例的效果
根据第1实施方式的变化例，比较器COMP2通过使上拉节点N18的电位的能力大于下拉该电位的能力，能够使信号Sig1的占空比大于信号DQS的占空比。由此，就算在信号Din的占空比小于信号DQ的占空比的情况下，也能够将输入至数据锁存225的信号Sig1的边缘的位置调整至相对于信号Din的边缘的位置来说恰当的位置。更具体来说，能够将输入至数据锁存225e的信号Sig1的下降边缘FE_sig1的位置调整至信号Din的上升边缘RE5与RE6的中间位置，能够将输入至数据锁存225o的信号Sig1的上升边缘RE_sig1的位置调整至信号Din的下降边缘FE4与FE5的中间位置。
另外，比较器COMP2通过使上拉节点N20的电位的能力大于下拉该电位的能力，能够使信号Sig2的占空比大于信号/DQS的占空比。由此，就算在信号Din的占空比小于信号DQ的占空比的情况下，也能够将输入至数据锁存225的信号Sig2的边缘的位置调整至相对于信号Din的边缘的位置来说恰当的位置。更具体来说，能够将输入至数据锁存225e的信号Sig2的下降边缘FE_sig2的位置调整至信号Din的上升边缘RE4与RE5的中间位置，能够将输入至数据锁存225o的信号Sig2的上升边缘RE_sig2的位置调整至信号Din的下降边缘FE5与FE6的中间位置。
2.第2实施方式
其次，对第2实施方式的半导体存储装置进行说明。在第1实施方式中，对利用信号Sig1及Sig2这2个信号来控制将信号Din内的数据锁存的4个时点的情况进行了说明。第2实施方式在利用4个信号来控制4个时点这一方面，与第1实施方式不同。以下，对与第1实施方式或第1实施方式的变化例的构成及动作相同的部分省略说明，而主要对与第1实施方式或第1实施方式的变化例的构成及动作不同的部分进行说明。
2.1关于输入电路及数据锁存的构成
图10是用来说明第2实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。图10与第1实施方式中所说明的图4对应。
如图10所示，输入电路223包含比较器COMP2-1及COMP2-2、以及反相器群INV2-1、INV2-2、INV3-1及INV3-2。
更具体来说，比较器COMP2-1包含被供给信号DQS的第1输入端、被供给信号/DQS的第2输入端、连接于反相器群INV2-1的输入端的第1输出端、及连接于反相器群INV3-1的输入端的第2输出端。反相器群INV2-1及INV3-1分别包含输出信号Sig1-1及Sig2-1的输出端。信号Sig1-1连接于数据锁存225e内的晶体管Tr3的栅极。信号Sig2-1连接于数据锁存225o内的晶体管Tr7的栅极。
比较器COMP2-2包含被供给信号DQS的第1输入端、被供给信号/DQS的第2输入端、连接于反相器群INV2-2的输入端的第1输出端、及连接于反相器群INV3-2的输入端的第2输出端。反相器群INV2-2及INV3-2分别包含输出信号Sig1-2及Sig2-2的输出端。信号Sig1-2连接于数据锁存225o内的晶体管Tr6的栅极。信号Sig2-2连接于数据锁存225e内的晶体管Tr2的栅极。
比较器COMP2-1及COMP2-2的电路构成基本上与第1实施方式或第1实施方式的变化例中所说明的比较器COMP2的电路构成等同。但是，比较器COMP2-1内的节点N18的下拉/上拉特性、及节点N20的下拉/上拉特性是相互独立地选择的。另外，比较器COMP2-2内的节点N18的下拉/上拉特性、及节点N20的下拉/上拉特性是相互独立地选择的。另外，比较器COMP2-1的下拉/上拉特性与比较器COMP2-2的下拉/上拉特性是分别独立地设定的。
通过按照如上所述来构成，能够分别独立地控制信号Sig1-1、Sig1-2、Sig2-1及Sig2-2。
2.2关于输入电路的动作
使用图11所示的时序图对第2实施方式的半导体存储装置的输入电路的动作进行说明。在图11中，表示出了从信号Din、以及信号DQS及/DQS生成的信号Sig1及Sig2。此外，在图11中，作为一个例子，表示出了供给与第1实施方式的变化例中所示的图9相同的信号Din的情况。
如图11所示，信号Sig1-1仅供给至数据锁存255e的晶体管Tr3。由此，信号Sig1-1成为仅在信号Din的第偶数个脉冲成为"H"电平的情况下的锁存动作时有效的信号。因此，信号Sig1-1如果被控制为下降边缘FE_sig1-1位于使第偶数个脉冲上升至"H"电平的边缘RE4与使第奇数个脉冲上升至"H"电平的边缘RE5的中间，那么就能够成为最佳。
另外，信号Sig2-2仅供给至数据锁存255e的晶体管Tr2。由此，信号Sig2-2成为仅在信号Din的第偶数个脉冲成为"L"电平的情况下的锁存动作时有效的信号。因此，信号Sig2-2如果被控制为上升边缘RE_sig2-2位于使第偶数个脉冲下降至"L"电平的边缘FE4与使第奇数个脉冲下降至"L"电平的边缘FE5的中间，那么就能够成为最佳。
另外，信号Sig1-2仅供给至数据锁存255o的晶体管Tr6。由此，信号Sig1-2成为仅在信号Din的第奇数个脉冲成为"L"电平的情况下的锁存动作时有效的信号。因此，信号Sig1-2如果被控制为上升边缘RE_sig1-2位于使第奇数个脉冲上升至"L"电平的边缘FE5与使第偶数个脉冲下降至"L"电平的边缘FE6的中间，那么就能够成为最佳。
另外，信号Sig2-1仅供给至数据锁存255o的晶体管Tr7。由此，信号Sig2-1成为仅在信号Din的第奇数个脉冲成为"H"电平的情况下的锁存动作时有效的信号。因此，信号Sig2-1如果被控制为下降边缘FE_sig2-1位于使第奇数个脉冲上升至"H"电平的边缘RE5与使第偶数个脉冲上升至"H"电平的边缘RE6的中间，那么就能够成为最佳。
如上所述，信号Sig1-1、Sig1-2、Sig2-1及Sig2-2能够分别独立地进行控制。更具体来说，信号Sig1-1及Sig2-1分别与供给至比较器COMP2-1内的节点N18的信号、及供给至节点N2-的信号相对应。信号Sig1-2及Sig2-2分别与供给至比较器COMP2-2内的节点N18的信号、及供给至节点N2-的信号相对应。通过分别独立地调整比较器COMP2-1内的节点N18及N20的下拉/上拉特性、以及比较器COMP2-2内的节点N18及N20的下拉/上拉特性，能够将所有锁存时点调整至最佳位置。
2.3关于本实施方式的效果
在第2实施方式中，通过2个比较器COMP2-1及COMP2-2，生成4个相互独立的信号Sig1-1、Sig2-1、Sig1-2及Sig2-2。由此，能够对在数据锁存225内使数据得以确定的4个锁存时点，供给相互独立的选通信号。因此，就算在信号Din成为复杂且混乱的形状的情况下，也能够将4个锁存时点分别调整至最佳位置。因此，能够改善输入信号的特性。
2.4变化例
在第2实施方式中，对通过预先调整比较器COMP2-1及COMP2-2内的下拉/上拉特性，将4个锁存时点调整至最佳位置的情况进行了说明，但并不限于此。例如，也可以基于被锁存的数据，动态地控制4个锁存时点。
2.4.1关于输入电路及数据锁存的构成
图12是用来说明第2实施方式的变化例的半导体存储装置的输入电路及数据锁存的构成的电路图。图12与第2实施方式中所说明的图10对应。
如图12所示，序列发生器25如果接收到锁存在数据锁存225e及225o中的数据LD，那么基于该数据LD，生成控制信号Cnt。控制信号Cnt例如为4个独立的控制信号，这4个控制信号分别供给至输入电路223内的反相器群INV2-1、INV3-1、INV2-2及INV3-2。
作为延迟量可变的反相器的例子，例如可列举帽形偏压电压调整型的延迟电路、或驱动器能力可变型的延迟电路。在帽形偏压电压调整型的延迟电路中，例如，在串联连接的多个反相器之间连接着作为电容器而发挥功能的晶体管，通过控制信号Cnt变更该晶体管的连接数量，由此来调整延迟量。在驱动器能力可变型的延迟电路中，例如，通过控制信号Cnt变更在反相器内串联连接的晶体管的尺寸，由此来调整反相器的延迟量。
通过按照如上所述来构成，能够将信号Sig1-1、Sig2-1、Sig1-2及Sig2-2的边缘的时点相互独立地调整至任意位置。
2.4.2关于延迟量的训练动作
其次，使用图13对第2实施方式的变化例的半导体存储装置中的延迟量的训练动作进行说明。在图13中，作为一个例子，表示出了用来决定信号Sig1-1相对于信号Din的延迟量的训练动作的例子。
如图13所示，在训练动作时，信号DQ与信号DQS及/DQS是以相同的相位输入的。由此，从输入电路221输出的信号Din、及从输入电路223输出的信号Sig1-1是以相位偏移了各自的输入电路所具有的延迟量后的信号输出的。在图13的例子中，表示出了信号Din的上升边缘RE_t例如产生于时刻t0的情况。
首先，对信号Sig1-1的相位相对于信号Din提前了偏移量D1的情况进行说明。在这种情况下，信号Sig1-1的下降边缘FE_tm产生于相对于信号Din的上升边缘RE_t早了偏移量D1的时刻tm。在这种情况下，下降边缘FE_tm会选通"L"电平的信号Din，因此在数据锁存225e锁存"H"电平。
序列发生器25例如如果从数据锁存225e接收到"H"电平的数据，那么基于该数据，将使反相器群INV2-1的延迟量慢慢增加的控制信号Cnt送出至反相器群INV2-1。由此，信号Sig1-1的相位慢慢推迟，随之，信号Sig1-1的下降边缘的时点接近于信号Din的下降边缘RE_t。此外，于信号Sig1-1的下降边缘的时点比信号Din的上升边缘RE_t早产生的期间，在数据锁存225e继续锁存"H"电平。因此，序列发生器25继续送出使反相器群INV2-1的延迟量增加的控制信号Cnt。
如果相对于反相器群INV2-1的延迟量的增加量超过偏移量D1，那么信号Sig1-1的下降边缘FE_t0产生于比信号Din的上升边缘RE_t产生的时刻t0晚的时点。在这种情况下，下降边缘会选通"H"电平的信号Din，因此在数据锁存225e锁存"L"电平。也就是说，在相对于反相器群INV2-1的延迟量的增加量超过偏移量D1的时间点，被数据锁存225e锁存的数据反转。序列发生器25如果从数据锁存225e接收到"L"电平的数据，那么判定信号Din与信号Sig1-1的延迟量之差为"0"，存储这个时间点的反相器群INV2-1的延迟量的增加量力D1，而结束训练动作。
其次，对信号Sig1-1的相位相对于信号Din推迟了偏移量D2的情况进行说明。在这种情况下，信号Sig1-1的下降边缘FE_tp产生于相对于信号Din的上升边缘RE_t晚了偏移量D2的时刻tp。在这种情况下，下降边缘FE_tp会选通"H"电平的信号Din，因此在数据锁存225e锁存"L"电平。
序列发生器25例如如果从数据锁存225e接收到"H"电平的数据，那么基于该数据，将使反相器群INV2-1的延迟量慢慢减少的控制信号Cnt送出至反相器群INV2-1。由此，信号Sig1-1的相位慢慢提前，随之，信号Sig1-1的下降边缘的时点接近于信号Din的下降边缘RE_t。此外，于信号Sig1-1的下降边缘的时点比信号Din的上升边缘RE_t晚产生的期间，在数据锁存225e继续锁存"L"电平。因此，序列发生器25继续送出使反相器群INV2-1的延迟量增加的控制信号Cnt。
如果相对于反相器群INV2-1的延迟量的减少量超过D2，那么信号Sig1-1的下降边缘产生于比信号Din的上升边缘RE_t产生的时刻t0早的时点。在这种情况下，下降边缘会选通"L"电平的信号Din，因此在数据锁存225e锁存"H"电平。也就是说，在反相器群INV2-1的延迟量的减少量超过D2的时间点，被数据锁存225e锁存的数据反转。序列发生器25如果从数据锁存225e接收到"H"电平的数据，那么判定信号Din与信号Sig1-1的延迟量之差为"0"，存储这个时间点的反相器群INV2-1的延迟量的减少量D2，而结束训练动作。
序列发生器25在以后的动作中，将通过训练动作而存储的延迟量(D1或D2)应用于反相器群INV2-1。由此，能够缩小输入电路221与输入电路223之间的延迟量之差。
2.4.3关于变化例的效果
根据第2实施方式的变化例，输入电路223内的反相器群INV2-1、INV3-1、INV2-2及INV3-2是以延迟量可变的方式构成的。序列发生器25在训练动作中，基于锁存在数据锁存225e及225o中的数据，送出能够控制所述各反相器的延迟量的信号。由此，能够将规定锁存信号Din的数据的时点的信号Sig1-1、Sig2-1、Sig1-2及Sig2-2的边缘的位置调整至所希望的位置。
补充来说，像第2实施方式中所说明的那样，从信号DQ生成信号Din时发生的占空比的偏移能够通过预先调整比较器COMP2-1及COMP2-2内的下拉/上拉特性来抵消。然而，例如，随着时间的经过，信号Din与信号Sig1-1、Sig2-1、Sig1-2及Sig2-2之间的延迟量会发生变化。由此，有将信号Din的数据锁存的时点偏离最佳位置，进而输入信号的特性劣化的可能性。
根据第2实施方式，通过执行训练动作，能够使输入电路221的输入输出信号之间的相位差与输入电路223的输入输出信号之间的相位差一致。由此，就算在延迟量发生了变化的情况下，也能够将锁存信号Din的数据的时点设定于最佳位置，进而能够改善输入信号的特性。
3.第3实施方式
其次，对第3实施方式的半导体存储装置进行说明。在第1实施方式及第2实施方式中，对通过调整输入电路223来以追随于信号Din的占空比的变动的方式使信号Sig1及Sig2位于恰当时点的例子进行了说明。第3实施方式在通过进而调整输入电路221来抑制信号Din的占空比的变动而将信号Sig1及Sig2的时点保持在恰当位置这一方面，与第1实施方式及第2实施方式不同。以下，对与第1实施方式的构成及动作等同的部分省略说明，而主要对与第1实施方式的构成及动作不同的部分进行说明。
3.1关于输入电路及数据锁存的构成
图14是用来说明第3实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。图14与第1实施方式中所说明的图4对应。
如图14所示，输入电路221包含比较器COMP1-1及COMP1-2、以及反相器INVa、INVb、INVc、INVd、INVe、INVf、INVg、INVh、INFi及INVj。
比较器COMP1-1包含被供给信号DQ的第1输入端、被供给电压VREF的第2输入端、及连接于反相器INVa的输入端的输出端。
比较器COMP1-1具有与第1实施方式中所说明的比较器COMP1等同的构成。因此，比较器COMP1-1能够向反相器INVa输出与信号DQ反相的信号x。
比较器COMP1-2包含被供给电压VREF的第1输入端、被供给信号DQ的第2输入端、及连接于反相器INVd的输入端的输出端。比较器COMP1-2具有与第1实施方式中所说明的比较器COMP1等同的构成，但被供给信号DQ及电压VREF的端子颠倒。因此，比较器COMP1-2能够向反相器INVd输出与信号DQ同相的信号y。
反相器INVa的输出端、反相器INVb的输入端、反相器INVg的输出端、及反相器INVh的输入端共同连接于节点n1。
反相器INVb的输出端、反相器INVc的输入端、反相器INVi的输出端、及反相器INVj的输入端共同连接于节点n2。
反相器INVd的输出端、反相器INVe的输入端、反相器INVg的输入端、及反相器INVh的输出端共同连接于节点n3。
反相器INVe的输出端、反相器INVf的输入端、反相器INVi的输入端、及反相器INVj的输出端共同连接于节点n4。
从反相器INVc的输出端输出信号Din。
此外，如上所述，在输入电路221上，连接着数量比第1实施方式中所说明的反相器群INV1多的反相器。因此，从第3实施方式的输入电路221输出的信号Din比起第1实施方式，延迟量增大。因此，输入电路223还包含仿真负载dum。
仿真负载dum连接于反相器群INV2及INV3，例如能够对信号Sig1及Sig2的输出路径赋予与反相器等同的负载。
3.2关于输入电路的动作
图15是用来说明第3实施方式的半导体存储装置的输入电路的动作的电路图。在图15中，表示出了在输入电路221中生成的各种信号的波形。
如图15所示，比较器COMP1-1例如基于信号Din及电压VREF，输出上升的期间为(T－D)且下降的期间为(T+D)的占空比(例如，占空比为(50－X)％)的信号x。在这种情况下，比较器COMP1-2输出与信号x反相的信号。也就是说，比较器COMP1-2输出上升的期间为(T+D)且下降的期间为(T－D)的占空比(例如，占空比为(50+X)％)的信号y。
反相器INVa具有生成信号x的互补信号的功能。因此，反相器INVa将要向节点n1供给与信号x反相且占空比为(50+X)％的信号。
另一方面，反相器INVd具有生成信号y的互补信号的功能。另外，反相器INVg具有生成从反相器INVd输出的信号的互补信号的功能。因此，反相器INVg将要向节点n1供给与信号y等同的信号。
在节点n1，生成从反相器INVa输出的信号与从反相器INVg输出的信号相互整合而成的信号。由此，节点n1的信号的上升边缘例如成为在来自反相器INVa的输出信号的上升开始时刻t1开始上升，且在来自反相器INVg的输出信号的上升结束时刻t2结束上升的形状。另外，节点n1的信号的下降边缘例如成为在来自反相器INVg的输出信号的下降开始时刻t3开始下降，且在来自反相器INVa的输出信号的下降结束时刻t4结束下降的形状。因此，节点n1被供给上升的期间、及下降的期间都成为期间T(也就是说，占空比为50％)的信号。相同的动作在节点n2也起着作用。因此，信号Din被供给占空比为50％的信号。
3.3本实施方式的效果
根据第3实施方式，节点n1被供给同相且占空比相互反转的2个信号。节点n1的信号是由这2个信号整合而成的，因此被整形为占空比成为50％。由此，能够使基于信号DQ与电压VREF的比较结果而生成的信号Din的占空比接近于50％。因此，能够抑制信号Din相对于信号DQ的占空比的偏移，进而能够缩小输入电路223追随于输入电路221的特性所需的校正量。
4.第4实施方式
其次，对第4实施方式的半导体存储装置进行说明。在 中，对通过比较信号DQS及/DQS而生成信号Sig1及Sig2的情况进行了说明。在第4实施方式中，对通过比较信号DQS与电压VREF并且比较信号/DQS与电压VREF而生成信号Sig1及Sig2的情况进行说明。
在以下的说明中，对与第1实施方式的构成及动作等同的部分省略说明，而主要对与第1实施方式的构成及动作不同的部分进行说明。
4.1关于输入电路及数据锁存的构成
图16是用来说明第4实施方式的半导体存储装置的输入电路及数据锁存的构成的电路图。图16与第1实施方式中所说明的图4对应。
如图16所示，输入电路223包含比较器COMP3-1及COMP3-2、以及反相器INVk、INVl、INVm、INVn、INVo、INVp、INVq、INVr、INVs、INVt、INVu及INVv。
比较器COMP3-1包含被供给信号DQS的第1输入端、被供给电压VREF的第2输入端、及连接于反相器INVk的输入端的输出端。比较器COMP3-1具有与比较器COMP1等同的构成。因此，比较器COMP3-1能够向反相器INVk输出与信号DQS反相的信号p。
比较器COMP3-2包含被供给信号/DQS的第1输入端、被供给电压VREF的第2输入端、及连接于反相器INVo的输入端的输出端。比较器COMP3-2具有与比较器COMP3-1等同的构成。因此，比较器COMP3-2能够向反相器INVo输出与信号/DQS反相的信号q。
反相器INVk的输出端、反相器INVl的输入端、反相器INVs的输出端、及反相器INVt的输入端共同连接于节点n5。
反相器INVl的输出端、反相器INVm的输入端、反相器INVu的输出端、及反相器INVv的输入端共同连接于节点n6。
反相器INVo的输出端、反相器INVp的输入端、反相器INVs的输入端、及反相器INVt的输出端共同连接于节点n7。
反相器INVp的输出端、反相器INVq的输入端、反相器INVu的输入端、及反相器INVv的输出端共同连接于节点n8。
反相器INVn包含与反相器INVm的输出端连接的输入端、及输出信号Sig1的输出端。反相器INVr包含与反相器INVq的输出端连接的输入端、及输出信号Sig2的输出端。
此外，如上所述，在输入电路223上，连接着数量比第1实施方式中所说明的反相器群INV2及INV3多的反相器。因此，从第4实施方式的输入电路223输出的信号Din比起第1实施方式，延迟量增大。因此，输入电路221还包含仿真负载dum。
仿真负载dum连接于反相器群INV1，例如能够对信号Din的输出路径赋予与反相器等同的负载。
4.2关于输入电路的动作
图17是用来说明第4实施方式的半导体存储装置的输入电路的动作的电路图。在图17中，表示出了在输入电路223中生成的各种信号的波形。
如图17所示，比较器COMP3-1例如基于信号DQS及电压VREF，输出上升的期间为(T－D)且下降的期间为(T+D)的占空比(例如，占空比为(50－X)％)的信号p。在这种情况下，比较器COMP3-2输出与信号q反相的信号。也就是说，比较器COMP3-2输出上升的期间为(T+D)且下降的期间为(T－D)的占空比(例如，占空比为(50+X)％)的信号q。
反相器INVk具有生成信号p的互补信号的功能。因此，反相器INVk将要向节点n5供给与信号p反相且占空比为(50+X)％的信号。
另一方面，反相器INVo具有生成信号q的互补信号的功能。另外，反相器INVs具有生成从反相器INVo输出的信号的互补信号的功能。因此，反相器INVs将要向节点n5供给与信号q等同的信号。
在节点n5，生成从反相器INVk输出的信号与从反相器INVs输出的信号相互整合而成的信号。由此，节点n5的信号的上升边缘例如成为在来自反相器INVk的输出信号的上升开始时刻t5开始上升，且在来自反相器INVs的输出信号的上升结束时刻t6结束上升的形状。另外，节点n5的信号的下降边缘例如成为在来自反相器INVs的输出信号的下降开始时刻t7开始下降，且在来自反相器INVk的输出信号的下降结束时刻t8结束下降的形状。因此，节点n5被供给上升的期间、及下降的期间都成为期间T(也就是说，占空比为50％)的信号。相同的动作在节点n6也起着作用。因此，信号Sig1被供给占空比为50％的信号。
同样地，在节点n7，生成从反相器INVo输出的信号与从反相器INVt输出的信号相互整合而成的信号。相同的动作在节点n8也起着作用。因此，信号Sig2被供给占空比为50％的信号。
4.3本实施方式的效果
根据第4实施方式，节点n5及n7被供给同相且占空比相互反转的2个信号。节点n5及n7的信号是由这2个信号整合而成的，因此被整形为占空比成为50％。由此，能够使基于信号DQS与电压VREF的比较结果而生成的信号Sig1的占空比、及基于信号/DQS与电压VREF的比较结果而生成的信号Sig2的占空比都接近于50％。另外，就算在信号DQS及/DQS的占空比已经偏离50％的情况下，也能够使信号Sig1及Sig2的占空比接近于50％。
此外，在图16所示的例子中，对通过在输入电路221的反相器群INV1上连接仿真负载dum来调整相对于输入电路223的延迟量的情况进行了说明，但并不限于此。例如，输入电路221也可以像第3实施方式中参照图14所说明的那样，为包含比较器COMP1-1及COMP1-2、以及反相器的构成。由此，能够使基于信号DQ与电压VREF的比较结果而生成的信号Din的占空比接近于50％。因此，能够抑制信号Din相对于信号DQ的占空比的偏移，进而能够改善输入电路221的特性及输入电路223的特性两者。
4.4变化例
在第4实施方式中，对将信号DQS及/DQS分别与电压VREF比较，并且使所生成的信号Sig1及Sig2的占空比接近于50％的情况进行了说明，但并不限于此。
图18是用来说明第4实施方式的变化例的输入电路及数据锁存的构成的电路图。
如图18所示，反相器各自构成为能够基于从序列发生器25送出的控制信号cnt_onoff，对用来输出信号Sig1的配线与用来输出信号Sig2的配线之间的连接进行通断切换。更具体来说，例如，反相器INVs及INVt各自包含能够基于控制信号cnt_onoff，将节点n5与n7之间电切断的三态型反相器。反相器INVu及INVv各自包含能够基于控制信号cnt_onoff，将节点n6与n8之间电切断的三态型反相器。
通过按照如上所述来构成，在经由反相器将节点n5与n7之间、及节点n6与n8之间电连接的情况下，能够与第4实施方式中所说明的构成同样地发挥功能。作为使用占空比经过调整的信号Din、Sig1及Sig2的案列，例如假设如下情况，即，设置时间及保持时间是基于信号DQ与电压VREF的交点、及信号DQS与信号/DQS的交点来定义的。
另外，在经由反相器将节点n5与n7之间、及节点n6与n8之间电切断的情况下，能够构成为信号Din、Sig1及Sig2都是基于与电压VREF的比较结果而生成的。作为以电压VREF为基准而使用信号Din、Sig1及Sig2的案例，例如假设如下情况，即，设置时间及保持时间是基于信号DQ、DQS及/DQS各自与电压VREF的交点来定义的。
5.第5实施方式
其次，对第5实施方式的半导体存储装置进行说明。在式中，对用来调节信号Din与信号DQS及/DQS之间的时点的构成进行了说明。第5实施方式在如下方面与/>不同，即，如果是在彼此具有互补关系的2个信号的交点偏离电压VREF的状态下输入的，那么要调整为2个信号相交于电压VREF。以下，对与第1实施方式的构成及动作等同的部分省略说明，而主要对与第1实施方式的构成及动作不同的部分进行说明。
5.1关于输入电路的构成的详情
使用图19对第5实施方式的输入输出电路的构成的详情进行说明。图19是用来说明第5实施方式的半导体存储装置中的选通信号DQS及/DQS的输入电路的构成的电路图。图19与第1实施方式中所说明的图6对应。此外，在图19中，为了简单起见，表示出了从比较器COMP2输出的信号中的信号Sig1相关的部分。
如图19所示，比较器COMP2包含第1实施方式中所说明的比较器COMP2的构成中的晶体管(不含晶体管Tr36a)、以及电流源I3及I4。另外，比较器COMP2还包含晶体管Tr41、Tr42、Tr43、Tr44、Tr45、Tr46、Tr47及Tr48、电阻R1、R2、R3及R4、以及电流源I5及I6。晶体管/>例如为N型晶体管，晶体管/>例如为P型晶体管。
晶体管及电流源I5之组、晶体管/>及电流源I6之组各自构成校正电路。
晶体管Tr41包含连接于节点N11的第1端、连接于晶体管Tr42的第1端的第2端、及被供给信号DQS的栅极。晶体管Tr42包含连接于电流源I5的输入端的第2端、及被供给信号/DQS的栅极。晶体管Tr43包含连接于节点N11的第1端、连接于晶体管Tr44的第1端的第2端、及被供给信号/DQS的栅极。晶体管Tr44包含连接于电流源I5的输入端的第2端、及被供给信号DQS的栅极。电流源I5包含被供给电压VSS的输出端。
此外，晶体管例如优选构成为在向栅极供给了大于电压VREF的电压的情况下成为导通状态，且在向栅极供给了小于电压VREF的电压的情况下成为断开状态。
晶体管Tr45包含连接于电流源I6的输出端的第1端、连接于晶体管Tr46的第1端的第2端、及被供给信号DQS的栅极。晶体管Tr46包含连接于节点N14的第2端、及被供给信号/DQS的栅极。晶体管Tr47包含连接于电流源I6的输出端的第1端、连接于晶体管Tr48的第1端的第2端、及被供给信号/DQS的栅极。晶体管Tr48包含连接于节点N14的第2端、及被供给信号DQS的栅极。电流源I6包含被供给电压VCCQ的输入端。
此外，晶体管例如优选构成为在向栅极供给了小于电压VREF的电压的情况下成为导通状态，且在向栅极供给了大于电压VREF的电压的情况下成为断开状态。
电阻R1包含连接于节点N12的第1端、及连接于节点N21的第2端。电阻R2包含连接于节点N13的第1端、及连接于节点N21的第2端。晶体管Tr24及Tr26的栅极共同连接于节点N21，且分别经由电阻R1及R2连接于节点N12及N13。
电阻R3包含连接于节点N15的第1端、及连接于节点N22的第2端。电阻R4包含连接于节点N16的第1端、及连接于节点N22的第2端。晶体管Tr28及Tr30的栅极共同连接于节点N22，且分别经由电阻R3及R4连接于节点N15及N16。
通过按照如上所述来构成，在信号DQS与信号/DQS的交点的电压值不同于电压VREF的情况下，能够校正信号Sig1的边缘的时点偏移。
5.2关于输入电路的动作
图20是用来说明第5实施方式的半导体存储装置的输入电路的动作的时序图。在图20中，表示出了信号DQS与/DQS的交点相对于电压VREF的偏移对信号Sig1的边缘的时点所造成的影响。更具体来说，在图20中的(A)中，表示出了信号DQS与/DQS相交于电压VREF的情况下的信号Sig1的波形。在图20中的(B)中，表示出了信号DQS与/DQS相交于与电压VREF不同的位置的情况下的信号Sig1的波形。
首先，使用图20中的(A)对信号DQS与/DQS相交于电压VREF的情况进行说明。
如图20中的(A)所示，在时刻t10，信号DQS的上升边缘与信号/DQS的下降边缘相交于电压VREF。然后，信号Sig1在时刻t12下降。
另外，在时刻t14，信号DQS的下降边缘与信号/DQS的上升边缘相交于电压VREF。然后，信号Sig1在时刻t16上升。
这样的话，在信号DQS与/DQS相交于电压VREF的情况下，信号Sig1能够成为理想的波形。
其次，使用图20中的(B)对信号DQS与/DQS相交于比电压VREF低的电压的情况进行说明。
如图20中的(B)所示，在时刻t10，向比较器COMP2输入正常的信号DQS及/DQS。由此，在时刻t10，信号DQS的上升边缘与信号/DQS的下降边缘相交于电压VREF。因此，信号Sig1与图20中的(A)的情况同样地，在时刻t12下降。
另一方面，于时刻t14附近，在早于时刻t14的时刻t14m，信号DQS的下降边缘与电压VREF相交，在晚于时刻t14的时刻t14p，信号/DQS的上升边缘与电压VREF相交。因此，在时刻t14，信号DQS的上升边缘与信号/DQS的下降边缘相交于比电压VREF低的电压。在这种情况下，信号DQS从"H"电平变迁到"L"电平的期间与信号/DQS从"L"电平变迁到"H"电平的期间的重叠期间比起图20中的(A)的情况缩短。由此，反相器COMP2差动放大的能力会缩小，至信号Sig1上升为止的延迟时间会增加。因此，信号Sig1会在比时刻t16晚期间L1的时刻t18上升。比较器COMP2能够校正该上升边缘的推迟。
在时刻t14m以后的时刻，晶体管Tr45及Tr48通过被供给小于电压VREF的电压而成为导通状态。另外，至时刻t14p为止，晶体管Tr46及Tr47通过被供给小于电压VREF的电压而成为导通状态。由此，在从时刻t14m到时刻t14p的期间，形成从电流源I6向节点N14的电流路径。因此，在该期间，能够增大比较器COMP2使节点N18成为"H"电平的能力，缩短至信号Sig1上升为止的延迟时间。
通过按照如上所述来动作，能够使信号Sig1在时刻t16上升。
5.3本实施方式的效果
根据第5实施方式，比较器COMP2包含构成校正电路的晶体管在信号DQS及/DQS都大于电压VREF的情况下，晶体管/>全部成为导通状态。在这种情况下，会形成节点N11与电流源I5之间的电流路径，向节点N12或N13充入或者从节点N12或N13释出的电荷量增大。另外，在信号DQS及/DQS都小于电压VREF的情况下，晶体管/>全部成为导通状态。在这种情况下，会形成电流源I6与节点N14之间的电流路径，向节点N15或N16充入或者从节点N15或N16释出的电荷量增大。由此，向节点N18供给的信号的延迟时间得以缩短。因此，能够缩小信号DQS与/DQS的交点偏离电压VREF所引发的信号Sig1的延迟量。
6.第6实施方式
其次，对第6实施方式的半导体存储装置进行说明。在第5实施方式中，对校正电路内的晶体管及/>的阈值电压与电压VREF相等的情况进行了说明。第6实施方式在所述各种晶体管的阈值电压偏离电压VREF的情况下能够将信号Sig1的延迟量校正为得当的延迟量这一方面，与第5实施方式不同。
在以下的说明中，对与第5实施方式的构成及动作等同的部分省略说明，而主要对与第5实施方式的构成及动作不同的部分进行说明。
6.1关于输入电路的构成的详情
图21是用来说明第6实施方式的选通信号DQS及/DQS的输入电路的构成的电路图。图21与第5实施方式中所说明的图19对应。
如图21所示，比较器COMP2还包含晶体管Tr49、Tr50、Tr51及Tr52。晶体管Tr49及Tr50例如为N型晶体管，晶体管Tr51及Tr52例如为P型晶体管。
晶体管Tr49包含被供给电压VCCQ的第1端、连接于晶体管Tr50的第1端的第2端、及被供给电压VREF的栅极。晶体管Tr50包含连接于电流源I5的输入端的第2端、及被供给电压VREF的栅极。
晶体管Tr51包含连接于电流源I6的输出端的第1端、连接于晶体管Tr52的第1端的第2端、及被供给电压VREF的栅极。晶体管Tr52包含被供给电压VSS的第2端、及被供给电压VREF的栅极。
通过按照如上所述来构成，在校正电路内的各种晶体管的阈值电压偏离电压VREF的情况下，能够校正信号Sig1的边缘的时点偏移。
6.2关于输入电路的动作
图22是用来说明第6实施方式的半导体存储装置的输入电路的动作的时序图。在图22中，表示出了校正电路内的晶体管的阈值电压Vth相对于电压VREF的偏移对信号Sig1的边缘的时点所造成的影响。在图22的例子中，表示出了阈值电压Vth大于电压VREF的情况。
如图22所示，于时刻t10附近，在早于时刻t10的时刻t10m，信号/DQS的下降边缘与阈值电压Vth相交，在晚于时刻t10的时刻t10p，信号DQS的上升边缘与阈值电压Vth相交。因此，在时刻t10，无论信号DQS的上升边缘与信号/DQS的下降边缘是否相交于电压VREF，在从时刻t10m到时刻t10p的期间，晶体管都会成为导通状态。由此，在从时刻t10m到时刻t10p的期间，会形成从电流源I6向节点N14的电流路径，在该期间，比较器COMP2使节点N18成为"L"电平的能力会增大。因此，信号Sig1会在比时刻t12早期间L2的时刻t11下降。比较器COMP2能够校正该下降边缘的提前。
晶体管Tr51及Tr52的栅极被供给电压VREF。由此，晶体管Tr51及Tr52始终为导通状态，而形成从电流源I6向电压VSS的电流路径。该电流路径的导通电阻对应于电压VREF，不拘于信号DQS及/DQS，是固定的。
在向晶体管的栅极输入的信号DQS及/DQS的电压中任一者大于电压VREF的情况下，晶体管Tr51及Tr52的导通电阻小于晶体管/>的导通电阻。在这种情况下，流经电流源I6的电流中，流经经由晶体管Tr51及Tr52的电流路径的电流具有支配性。因此，就算晶体管/>为导通状态，在信号DQS及/DQS中任一者大于电压VREF的情况下(也就是说，从时刻t10m到时刻t10p的期间)，比较器COMP2使节点N18成为"L"电平的能力的增加也会得到抑制。因此，比较器COMP2能够输出在时刻t12下降的信号Sig1。
另一方面，在时刻t14，信号DQS与/DQS的交点偏离电压VREF，因此于时刻t14附近，在从时刻t14m到时刻t14p的期间，信号DQS及/DQS都小于电压VREF。由此，晶体管Tr51及Tr52的导通电阻大于晶体管的导通电阻。在这种情况下，流经电流源I6的电流中，流经经由晶体管/>的电流路径的电流具有支配性。因此，在信号DQS及/DQS都小于电压VREF的情况下(也就是说，从时刻t14m到时刻t14p的期间)，与图20中所说明的情况同样地，能够增大比较器COMP2使节点N18成为"H"电平的能力。
6.3本实施方式的效果
根据第6实施方式，比较器COMP2包含使校正电路的动作符合电压VREF基准的晶体管在信号DQS及/DQS中任一者小于电压VREF的情况下，晶体管Tr49及Tr50向电流源I5支配性地供给电流。另一方面，在信号DQS及/DQS都大于电压VREF的情况下，晶体管Tr49及Tr50几乎不向电流源I5供给电流。由此，只有在信号DQS及/DQS都大于电压VREF的情况下，晶体管/>才能够缩小信号DQS与/DQS的交点偏离电压VREF所引发的信号Sig1的延迟量。
另外，在信号DQS及/DQS中任一者大于电压VREF的情况下，晶体管Tr51及Tr52向电流源I6支配性地供给电流。另一方面，在信号DQS及/DQS都小于电压VREF的情况下，晶体管Tr51及Tr52几乎不向电流源I6供给电流。由此，只有在信号DQS及/DQS都小于电压VREF的情况下，晶体管才能够缩小信号DQS与/DQS的交点偏离电压VREF所引发的信号Sig1的延迟量。
因此，就算在晶体管的阈值偏离电压VREF的情况下，也能够根据信号DQS与/DQS的交点相对于电压VREF的偏移的大小来校正信号Sig1的延迟量。/>
7.第7实施方式
其次，对第7实施方式进行说明。第7实施方式在当校正电路所具有的校正能力过剩时能够抑制该校正能力这一方面，与第6实施方式不同。
在以下的说明中，对与第6实施方式的构成及动作等同的部分省略说明，而主要对与第6实施方式的构成及动作不同的部分进行说明。
7.1关于输入电路的构成的详情
图23是用来说明第7实施方式的选通信号DQS及/DQS的输入电路的构成的电路图。图23与第6实施方式中所说明的图21对应。
如图23所示，比较器COMP2还包含晶体管Tr53、Tr54、Tr55及Tr56。晶体管Tr53及Tr54例如为N型晶体管，晶体管Tr55及Tr56例如为P型晶体管。
晶体管Tr53包含连接于节点N11的第1端、共同连接于晶体管Tr41的第1端及晶体管Tr43的第1端的第2端、以及被供给电压(VREF+α)的栅极(α例如为满足0＜α＜VREF的实数)。晶体管Tr54包含被供给电压VCCQ的第1端、连接于晶体管Tr49的第1端的第2端、及被供给电压(VREF+α)的栅极。
晶体管Tr55包含共同连接于晶体管Tr46的第2端及晶体管Tr48的第2端的第1端、连接于节点N14的第2端、及被供给电压(VREF－β)的栅极(β例如为满足0＜β＜VREF的实数)。晶体管Tr56包含连接于晶体管Tr52的第2端的第1端、被供给电压VSS的第2端、及被供给电压(VREF－β)的栅极。
通过按照如上所述来构成，能够抑制校正电路的过剩的校正能力，并且校正信号Sig1的边缘的时点偏移。
7.2关于输入电路的动作
图24是用来说明第7实施方式的半导体存储装置的输入电路的动作的时序图。在图24中，表示出了通过晶体管来抑制晶体管/>的校正能力的情况。
如图24所示，于时刻t14附近，在从时刻t14m到时刻t14p的期间，形成从电流源I6向节点N14的电流路径。然而，在信号DQS及/DQS的振幅较大的情况下，电流会经由晶体管过剩流通。由此，在从时刻t14m到时刻t14p的期间，比较器COMP2使节点N18成为"H"电平的能力会过剩增大，至信号Sig1上升为止的延迟时间会提前大于期间L1的期间L3。因此，信号Sig1会在早于正确的上升时点也就是时刻t16的时刻t15上升。比较器COMP2能够抑制该上升边缘的提前。
晶体管Tr55及Tr56的栅极被供给电压(VREF－β)。由此，就算在信号DQS及/DQS都小于电压(VREF－β)的情况下，流经晶体管Tr55及Tr56的电流也会被晶体管Tr55及Tr56箝制。因此，就算在晶体管都通过小于电压(VREF－β)的电压而成为导通状态的情况下，流经晶体管/>的电流量也会被抑制在通过电压(VREF－β)而成为导通状态那种程度的电流量。
于图24的例子中，在晚于时刻t14m且早于时刻t14的时刻t14m2，信号DQS的下降边缘与电压(VREF－β)相交。另外，在晚于时刻t14且早于时刻t14p的时刻t14p2，信号/DQS的上升边缘与电压(VREF－β)相交。也就是说，在从时刻t14m2到时刻t14p2的期间，信号DQS及/DQS都小于电压(VREF－β)，流经晶体管的电流量得到抑制。因此，比较器COMP2使节点N18成为"H"电平的能力得到抑制，能够使至信号Sig1上升为止的延迟时间提前期间L1。于是，比较器COMP2能够输出在正确的上升时点也就是时刻t16上升的信号Sig1。
7.3本实施方式的效果
根据第7实施方式，比较器COMP2包含能够抑制流经校正电路的电流量的晶体管在信号DQS及/DQS都大于电压(VREF+α)的情况下，晶体管Tr53及Tr54箝制从节点N11流向电流源I5的电流量。由此，能够抑制相对于节点N12或N13的过剩电荷的充入及释出。另外，在信号DQS及/DQS都小于电压(VREF－β)的情况下，晶体管Tr55及Tr56箝制从电流源I6流向节点N14的电流量。由此，能够抑制相对于节点N15或N16的过剩电荷的充入及释出。因此，能够抑制在校正信号DQS与/DQS的交点偏离电压VREF所引发的信号Sig1的延迟量时，延迟量过剩降低的情况。
7.4变化例
在第7实施方式中，对晶体管Tr53连接于晶体管与节点N11之间，且晶体管Tr54连接于晶体管Tr49与电压VCCQ之间的情况进行了说明，但并不限于此。另外，在第7实施方式中，对晶体管Tr55连接于晶体管/>与节点N14之间，且晶体管Tr56连接于晶体管Tr52与电压VSS之间的情况进行了说明，但并不限于此。
图25是用来说明第7实施方式的变化例的选通信号DQS及/DQS的输入电路的构成的电路图。图25与第7实施方式中所说明的图23对应。
如图25所示，比较器COMP2也可以包含晶体管Tr53a、Tr53b、Tr54a、Tr55a、Tr55b及Tr56a，来取代晶体管晶体管Tr53a、Tr53b及Tr54a例如为N型晶体管，晶体管Tr55a、Tr55b及Tr56a例如为P型晶体管。
晶体管Tr53a串联连接于晶体管Tr41与晶体管Tr42之间，包含被供给电压(VREF+α)的栅极。晶体管Tr53b串联连接于晶体管Tr43与晶体管Tr44之间，包含被供给电压(VREF+α)的栅极。晶体管Tr54a串联连接于晶体管Tr49与晶体管Tr50之间，包含被供给电压(VREF+α)的栅极。
晶体管Tr55a串联连接于晶体管Tr45与晶体管Tr46之间，包含被供给电压(VREF－β)的栅极。晶体管Tr55b串联连接于晶体管Tr47与晶体管Tr48之间，包含被供给电压(VREF－β)的栅极。晶体管Tr56a串联连接于晶体管Tr51与晶体管Tr52之间，包含被供给电压(VREF－β)的栅极。
通过按照如上所述来构成，晶体管Tr41与Tr42之间、晶体管Tr43与Tr44之间、晶体管Tr45与Tr46之间、晶体管Tr47与Tr48之间、晶体管Tr49与Tr50之间、及晶体管Tr51与Tr52之间的电位得以确定。因此，能够通过使所述各电位成为浮动状态，而使最初向校正电路供给信号DQ及/DQS时的动作稳定化。
8.第8实施方式
其次，对第8实施方式进行说明。在第7实施方式中，对通过抑制校正电路内所流通的电流量来抑制校正能力的情况进行了说明。第8实施方式在通过抑制向校正电路内供给的信号的振幅来抑制校正能力这一方面，与第7实施方式不同。
在以下的说明中，对与第6实施方式的构成及动作等同的部分省略说明，而主要对与第6实施方式的构成及动作不同的部分进行说明。
8.1关于输入电路的构成的详情
图26是用来说明第8实施方式的选通信号DQS及/DQS的输入电路的构成的电路图。图26与第6实施方式中所说明的图21对应。
如图26所示，比较器COMP2还包含晶体管Tr57、Tr58、Tr59及Tr60。晶体管Tr57及Tr58例如为N型晶体管，晶体管Tr59及Tr60例如为P型晶体管。
晶体管Tr57包含被供给信号DQS的第1端、连接于节点N23的第2端、及被供给电压V1的栅极。晶体管Tr58包含被供给信号/DQS的第1端、连接于节点N24的第2端、及被供给电压V1的栅极。节点N23是共同连接于晶体管Tr41的栅极、及晶体管Tr44的栅极的节点。节点N24是共同连接于晶体管Tr42的栅极、及晶体管Tr43的栅极的节点。电压V1是在能够箝制信号DQ及/DQS的振幅的程度下可以使晶体管Tr57及Tr58成为导通状态的电压。
晶体管Tr59包含连接于节点N25的第1端、被供给信号DQS的第2端、及被供给电压V2的栅极。晶体管Tr59包含连接于节点N26的第1端、被供给信号/DQS的第2端、及被供给电压V2的栅极。节点N25是共同连接于晶体管Tr45的栅极、及晶体管Tr48的栅极的节点。节点N26是共同连接于晶体管Tr46的栅极、及晶体管Tr47的栅极的节点。电压V2是在能够箝制信号DQ及/DQS的振幅的程度下可以使晶体管Tr59及Tr60成为导通状态的电压。
通过按照如上所述来构成，能够抑制校正电路的过剩的校正能力，并且校正信号Sig1的边缘的时点偏移。
8.2关于输入电路的动作
图27是用来说明第8实施方式的半导体存储装置的输入电路的动作的时序图。在图27中，表示出了通过晶体管来抑制晶体管/>的校正能力的情况。
如图27所示，于时刻t14附近，在从时刻t14m到时刻t14p的期间，形成从电流源I6向节点N14的电流路径。然而，在信号DQS及/DQS的振幅较大的情况下，电流会经由晶体管过剩流通。由此，在从时刻t14m到时刻t14p的期间，比较器COMP2使节点N18成为"H"电平的能力会过剩增大，至信号Sig1上升为止的延迟时间会提前期间L3。因此，信号Sig1会在早于正确的上升时点也就是时刻t16的时刻t15上升。比较器COMP2能够抑制该上升边缘的提前。
晶体管Tr59及Tr60的栅极被供给电压V2。由此，从晶体管Tr59向节点N25供给的信号DQS的振幅、及从晶体管Tr60向节点N26供给的信号/DQS的振幅被电压V2箝制。因此，晶体管的导通电阻增加，流经晶体管/>的电流量得到抑制。
于图27的例子中，在晚于时刻t14m且早于时刻t14的时刻t14m3，信号/DQS的上升开始。另外，在晚于时刻t14且早于时刻t14p的时刻t14p3，信号DQS的下降结束。也就是说，在从时刻t14m到时刻t14m3的期间，晶体管Tr46及Tr47的导通电阻增加，流经晶体管Tr46及Tr47的电流量得到抑制。另外，在从时刻t14p3到时刻t14p的期间，晶体管Tr45及Tr48的导通电阻增加，流经晶体管Tr45及Tr48的电流量得到抑制。因此，比较器COMP2使节点N18成为"H"电平的能力得到抑制，至信号Sig1上升为止的延迟时间提前期间L1。于是，比较器COMP2能够输出在正确的上升时点也就是时刻t16上升的信号Sig1。
8.3本实施方式的效果
根据第8实施方式，比较器COMP2包含能够抑制向校正电路供给的信号的振幅的晶体管在信号DQS及/DQS的振幅较大的情况下，晶体管Tr57及Tr58箝制向节点N23及N24供给的信号的振幅。由此，能够抑制相对于节点N12或N13的过剩电荷的充入及释出。另外，在信号DQS及/DQS的振幅较大的情况下，晶体管Tr59及Tr60箝制向节点N25及N26供给的信号的振幅。由此，能够抑制相对于节点N15或N16的过剩电荷的充入及释出。因此，能够抑制在校正信号DQS与/DQS的交点偏离电压VREF所引发的信号Sig1的延迟量时，延迟量过剩降低的情况。
9.其他
除此以外，实施方式可以适当应用如下所示的变化。
例如，在所述第1实施方式及第2实施方式中，对通过变更比较器COMP2内的晶体管的尺寸，来使信号Sig1及Sig2的占空比与信号DQS及/DQS不同的情况进行了说明，但并不限于此。所述第1实施方式及第2实施方式可以应用能够使节点N18及N20的下拉能力与上拉能力不同的任意构成。例如，通过将能够进一步供给电流的电流源连接至节点N15或N16，能够达到与第1实施方式及第2实施方式相同的效果。
另外，在所述第2实施方式的变化例中，对为了调整信号Sig1-1、Sig2-1、Sig1-2及Sig2-2的边缘的时点，而调整反相器群INV2-1、INV3-1、INV2-2及INV3-2的延迟量的情况进行了说明，但并不限于此。在所述第2实施方式的变化例中，可以应用能够调整信号Sig1-1、Sig2-1、Sig1-2及Sig2-2的边缘的时点的任意构成。例如，在所述第2实施方式的变化例中，也可以通过动态地调整比较器COMP2内的晶体管(例如，晶体管Tr35及Tr39)的尺寸，来变更信号Sig1及Sig2的占空比，而最终调整信号Sig1-1、Sig2-1、Sig1-2及Sig2-2的边缘的时点。
另外，在所述第3实施方式中，对在输入电路221中，节点n1与n3之间、及节点n2与n4之间经由反相器而连接的情况进行了说明，但并不限于此。例如，输入电路221也可以为节点n1与n4之间、及节点n2与n3之间不经由反相器而直接连接的构成。另外，例如，输入电路221不使用反相器/>通过将比较器COMP1-1与COMP1-2之间连接，也能够达到同等的效果。具体来说，例如，通过将比较器COMP1-1的节点N7与比较器COMP1-2的节点N7之间连接，且将比较器COMP1-1的节点N8与比较器COMP1-2的节点N8之间连接，能够使信号Din的占空比接近于50％。此外，针对该第3实施方式所说明的所述变化同样也可以对第4实施方式中的输入电路223加以应用。
另外，在所述中，对输入信号DQS及/DQS的情况进行了说明，但并不限于此。例如，所述/>可以对具有彼此互补的关系的任意信号之组(例如，信号RE及/RE)加以应用。
对本发明的若干实施方式进行了说明，但这些实施方式仅作为示例而提出，并非意图限定发明的范围。这些实施方式能以其他各种实施方式来实施，可以在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
1 存储器系统
10 控制器
11 处理器
12 内置存储器
13 ECC电路
14 NAND接口电路
15 缓冲存储器
16 主机接口电路
20 半导体存储装置
21 存储单元阵列
22 输入输出电路
23 逻辑控制电路
24 寄存器
25 序列发生器
26 电压产生电路
27 驱动器集合
28 行解码器
29 读出放大器
30 输入输出用焊垫群
31 逻辑控制用焊垫群
221、223 输入电路
222、224 输出电路
225 数据锁存

Claims (12)

1.一种半导体装置，其具备包含第1比较器的输入电路，
该第1比较器基于第1输入信号与作为所述第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与所述第1输出信号反相的第2输出信号；且
所述第1输出信号及所述第2输出信号的占空比与所述第1输入信号及所述第2输入信号的占空比不同，其中
所述输入电路还包含：
第2比较器，基于第3输入信号与第1参照信号的比较结果，输出第3输出信号；及
数据锁存电路，通过所述第1输出信号或所述第2输出信号选通所述第3输出信号，并锁存所述选通的结果。
2.根据权利要求1所述的半导体装置，其中
所述数据锁存电路包含第1反相器、及第2反相器，
所述第1反相器包含串联连接且相互具有相同的极性的第1晶体管及第2晶体管、以及具有与所述第1晶体管及所述第2晶体管不同的极性的第3晶体管及第4晶体管，
所述第2反相器包含串联连接且相互具有相同的极性的第5晶体管及第6晶体管、以及具有与所述第5晶体管及所述第6晶体管不同的极性的第7晶体管及第8晶体管，且
对所述第1晶体管、所述第4晶体管、所述第5晶体管、及所述第8晶体管各自的栅极，供给所述第3输出信号，
对所述第3晶体管、及所述第6晶体管各自的栅极，供给所述第1输出信号，
对所述第2晶体管、及所述第7晶体管各自的栅极，供给所述第2输出信号。
3.根据权利要求1所述的半导体装置，其中
所述输入电路还包含：
第3比较器，基于所述第1输入信号与所述第2输入信号的比较结果，输出第4输出信号、及与所述第4输出信号反相的第5输出信号；其中
所述数据锁存电路通过所述第1输出信号、所述第2输出信号、所述第4输出信号、或所述第5输出信号选通所述第3输出信号，并锁存所述选通的结果。
4.根据权利要求3所述的半导体装置，其中
所述数据锁存电路包含第1反相器、及第2反相器，
所述第1反相器包含串联连接且相互具有相同的极性的第1晶体管及第2晶体管、以及具有与所述第1晶体管及所述第2晶体管不同的极性的第3晶体管及第4晶体管，
所述第2反相器包含串联连接且相互具有相同的极性的第5晶体管及第6晶体管、以及具有与所述第5晶体管及所述第6晶体管不同的极性的第7晶体管及第8晶体管，且
对所述第1晶体管、所述第4晶体管、所述第5晶体管、及所述第8晶体管各自的栅极，供给所述第3输出信号，
对所述第2晶体管的栅极，供给所述第5输出信号，
对所述第3晶体管的栅极，供给所述第1输出信号，
对所述第6晶体管的栅极，供给所述第4输出信号，
对所述第7晶体管的栅极，供给所述第2输出信号。
5.根据权利要求1所述的半导体装置，其中
所述第2比较器包含：
第1电路，基于所述第3输入信号与所述第1参照信号的比较结果，将第6输出信号输出至第1节点；
第2电路，基于所述第3输入信号与所述第1参照信号的比较结果，将与所述第6输出信号反相的第7输出信号输出至第2节点；
第3反相器，包含连接于所述第1节点的输入端、及连接于所述第2节点的输出端；及
第4反相器，包含连接于所述第1节点的输出端、及连接于所述第2节点的输入端。
6.一种半导体装置，其具备包含第1比较器的输入电路，
该第1比较器基于第1输入信号与作为所述第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与所述第1输出信号反相的第2输出信号；且
所述第1输出信号及所述第2输出信号的占空比与所述第1输入信号及所述第2输入信号的占空比不同，其中
所述第1比较器包含：
放大器电路，具有包含被供给所述第1输入信号的栅极的第9晶体管、包含被供给所述第2输入信号的栅极的第10晶体管、以及包含经由第3节点共同连接于所述第9晶体管及所述第10晶体管各自的第1端的输出端的第1电流源；
第1电流镜电路，包含连接于所述第9晶体管的第2端的第1端；
第2电流镜电路，包含连接于所述第10晶体管的第2端的第1端；及
第3电流镜电路，包含连接于所述第1电流镜电路的第2端的第1端、及连接于所述第2电流镜电路的第2端的第2端。
7.根据权利要求6所述的半导体装置，其中
所述第1电流镜电路包含第11晶体管、及第12晶体管，所述第11晶体管的第1端及栅极、以及所述第12晶体管的栅极连接于所述第9晶体管的第2端，
所述第2电流镜电路包含第13晶体管、及第14晶体管，所述第13晶体管的第1端及栅极、以及所述第14晶体管的栅极连接于所述第10晶体管的第2端，
所述第3电流镜电路包含第15晶体管、及第16晶体管，所述第15晶体管的第1端及栅极、以及所述第16晶体管的栅极连接于所述第12晶体管的第1端，所述第16晶体管的第1端连接于所述第14晶体管的第1端，
所述第14晶体管的尺寸与所述第16晶体管的尺寸互不相同。
8.根据权利要求6所述的半导体装置，其中
所述第1比较器还包含校正电路，该校正电路包含第17晶体管、第18晶体管、第19晶体管、第20晶体管、及第2电流源，
所述第17晶体管包含连接于所述第2电流源的输出端的第1端、连接于所述第18晶体管的第1端的第2端、及被供给所述第1输入信号的栅极，
所述第18晶体管包含连接于所述第3节点的第2端、及被供给所述第2输入信号的栅极，
所述第19晶体管包含连接于所述第2电流源的输出端的第1端、连接于所述第20晶体管的第1端的第2端、及被供给所述第2输入信号的栅极，
所述第20晶体管包含连接于所述第3节点的第2端、及被供给所述第1输入信号的栅极。
9.根据权利要求8所述的半导体装置，其中
所述校正电路还包含第21晶体管，该第21晶体管包含连接于所述第2电流源的输出端的第1端、及被供给第1参照信号的栅极。
10.根据权利要求9所述的半导体装置，其中
所述校正电路还包含：
第22晶体管，连接于所述第18晶体管及所述第20晶体管各自的第2端与所述第3节点之间，且包含被供给低于所述第1参照信号的第2参照信号的栅极；及
第23晶体管，包含连接于所述第21晶体管的第2端的第1端、及被供给所述第2参照信号的栅极。
11.根据权利要求8所述的半导体装置，其中
所述校正电路还包含：
第21晶体管，包含连接于所述第2电流源的输出端的第1端、及被供给第1参照信号的栅极；
第24晶体管，串联连接于所述第21晶体管，包含被供给所述第1参照信号的栅极；
第25晶体管，串联连接于所述第17晶体管与所述第18晶体管之间；
第26晶体管，串联连接于所述第19晶体管与所述第20晶体管之间；及
第27晶体管，串联连接于所述第21晶体管与所述第24晶体管之间；且
对所述第25晶体管、所述第26晶体管、及所述第27晶体管各自的栅极，供给低于所述第1参照信号的第2参照信号。
12.根据权利要求9所述的半导体装置，其中
所述校正电路还包含：
第28晶体管，包含连接于所述第17晶体管及所述第20晶体管各自的栅极的第1端、及被供给所述第1输入信号的第2端；及
第29晶体管，包含连接于所述第18晶体管及所述第19晶体管各自的栅极的第1端、及被供给所述第2输入信号的第2端。
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