CN102739230A - 输入电路 - Google Patents

Abstract

公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。

Description

输入电路

关联申请

本申请享受以日本申请专利2011-81064号(申请日：2011年3月31日)作为基础申请的优先权。本申请通过参照这个基础申请包含基础申请的全部的内容。

技术领域

本说明书中记载的实施方式涉及输入电路。

背景技术

在半导体集成电路，例如半导体存储装置中，设置在预定的定时导入输入信号的输入电路。一般地，这个输入电路伴随选通(strobe)信号的逻辑变化的定时导入输入信号。

近几年的半导体存储装置例如NAND单元型闪存中，采用40Mbps左右的单倍数据率(SDR)的接口，然而，近几年，为了使NAND型闪存的访问效率提高，将接口设为双倍数据率(DDR)，133Mbps～200Mbps，更要求其以上的速度的接口。

发明内容

本发明的实施方式，提供能在正确的定时导入输入信号的输入电路。

以下说明的实施方式的输入电路包括第1至第3输入电路。第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。

通过本发明的实施形态，可提供能在正确的定时导入输入信号的输入电路。

附图说明

图1是表示第1实施方式涉及的输入电路的构成的等效电路图。

图2A及图2B表示第1实施方式涉及的输入电路的工作。

图3A～图3D表示第1实施方式涉及的输入电路的工作。

图4A～图4D表示第1实施方式涉及的输入电路的工作。

图5是表示第2实施方式涉及的输入电路的构成的等效电路图。

图6A～图6D表示第2实施方式涉及的输入电路的工作。

图7是表示第1实施方式涉及的输入电路的构成的例子的等效电路图。

图8表示本实施方式的比较例。

图9A～图9B表示本实施方式的比较例。

图10表示本实施方式的变形例。

图11表示本实施方式的变形例。

具体实施方式

其次，根据附图说明本发明的实施方式。

[第1实施方式]

最初，参照图1说明第1实施方式。

图1是表示第1实施方式涉及的输入电路100的全部构成的电路图。本实施方式的输入电路100包括第1差动放大电路10，第2差动放大电路20，第3差动放大电路30，和数据锁存电路70。这个输入电路100以如下方式构成：伴随选通信号DQS，或使这个选通信号DQS反向的选通信号BDQS的逻辑变化定时导入输入信号IO。在以下说明构成的细节。

这个第1差动放大电路10是输出将输入信号IO、参考电压(参考信号)VREF差动放大的差动放大信号a，及信号Din的电路。第1差动放大电路10包括PMOS晶体管QP1、QP2，NMOS晶体管QN1、QN2、QN3，和反相器(inverter)电路群40。为了简化信号的逻辑表示，图1中将反相器电路群40作为3段串联连接的反相器示出。只要能得到同样的信号的逻辑，还可以插入NAND门和NOR门等的逻辑电路、传输门、延迟电路等。PMOS晶体管QP1、QP2中，其源极与电源电压端子连接。PMOS晶体管QP1与二极管连接，并且其栅极与PMOS晶体管QP2的栅极连接。

NMOS晶体管QN1、QN2的漏极，分别与PMOS晶体管QP1、QP2的漏极连接。而且，NMOS晶体管QN1、QN2的栅极，分别供给参考电压VREF、和输入信号IO。NMOS晶体管QN3连接在NMOS晶体管QN1及QN2的源极和接地端子之间，向其栅极给予偏置电压Vbias。

第1差动放大电路10，通过对NMOS晶体管QN3给予偏置电压Vbias作用定电流源。其结果，第1差动放大电路10，输出将输入信号IO和参考电压VREF差动放大的差动放大信号a。差动放大信号a，向反相器电路40输入。反相器电路40，将这个信号a的波形整形，输出与输入信号IO同相的信号Din。这里，所谓“同相”意味着与输入信号IO同相的信号Din的相位大致相同。

另一方面，第2差动放大电路20，与第1差动放大电路10具有大致同样的结构，输出将选通信号DQS、参考电压(参考信号)VREF差动放大的差动放大信号c，和信号/DQSi。具体地，第2差动放大电路20包括PMOS晶体管QP3、QP4，NMOS晶体管QN4、QN5、QN6，反相器电路群50。为了简化信号的逻辑表示，图1中将反相器电路群50作为4段串联连接的反相器示出。只要能得到同样的信号的逻辑，还可以插入NAND门和NOR门等的逻辑电路、传输门、延迟电路等。PMOS晶体管QP3、QP4中，其源极与电源电压端子连接。PMOS晶体管QP3与二极管连接，并且其栅极与PMOS晶体管QP4的栅极连接。

NMOS晶体管QN4、QN5漏极，分别与PMOS晶体管QP4、QP5的漏极连接。而且，NMOS晶体管QN4、QN5的栅极，分别供给参考电压VREF、和选通信号DQS。NMOS晶体管QN6连接在NMOS晶体管QN4及QN5的源极和接地端子之间，向其栅极给予偏置电压Vbias。NMOS晶体管QN6，通过给予偏置电压Vbias用作定电流源。其结果，第2差动放大电路20，输出将选通信号DQS和参考电压VREF差动放大的差动放大信号c。差动放大信号c，向反相器电路50输入。反相器电路50，将信号c的波形整形，输出与选通信号DQS逆相的信号/DQSi。

而且，第3差动放大电路30，与第1差动放大电路10也具有大致同样的结构，输出将选通信号BDQS、参考电压(参考信号)VREF差动放大的差动放大信号d，及信号/BDQSi。具体地，第3差动放大电路30包括PMOS晶体管QP5、QP6，NMOS晶体管QN7、QN8、QN9，和反相器电路群60。为了简化信号的逻辑表示，图1中将反相器电路群60作为4段串联连接的反相器示出。只要能得到同样的信号的逻辑，还可以插入NAND门和NOR门等的逻辑电路、传输门、延迟电路等。PMOS晶体管QP5、QP6中，其源极与电源电压端子连接。PMOS晶体管QP5与二极管连接，并且其栅极与PMOS晶体管QP6的栅极连接。

NMOS晶体管QN7及QN8的漏极，分别与PMOS晶体管QP5及QP6的漏极连接。而且，NMOS晶体管QN7及QN8的栅极，分别供给参考电压VREF、和选通信号BDQS。NMOS晶体管QN9连接在NMOS晶体管QN7及QN8的源极和接地端子之间。并且，向其栅极给予偏置电压Vbias。NMOS晶体管QN9，通过给予偏置电压Vbias用于低电流源。其结果，第3差动放大电路30，输出将选通信号BDQS和参考电压VREF差动放大的差动放大信号d。差动放大信号d向反相器电路60输入。反相器电路60，将信号d的波形整形，输出与选通信号BDQS逆相的信号/BDQSi。

在这里，第1～第3差动放大电路10～30的各自对应的晶体管的结构(例如，栅长、栅宽度、栅绝缘膜的膜厚)可相同。例如，PMOS晶体管QP1、QP3、QP5的结构可相同。换句话说，第1～第3差动放大电路10～30的结构除了反相器电路群40～60可以是相同的结构。

数据锁存电路70包括反相器INV1、INV2，第1锁存电路L1，和第2锁存电路L2。

反相器INV1构成为，在电源电压端子和接地电压端子之间串联连接PMOS晶体管QP7、QP8，NMOS晶体管QN10、QN11。而且，反相器INV2构成为，在电源电压端子和接地电压端子之间串联连接PMOS晶体管QP9、QP10，NMOS晶体管QN12、QN13。

反相器INV1中，向PMOS晶体管QP7和NMOS晶体管QN11的栅极输入信号Din。而且，向PMOS晶体管QP8、NMOS晶体管QN10分别输入前述的信号/BDQSi，/DQSi。

反相器INV2中，向PMOS晶体管QP9和NMOS晶体管QN13的栅极输入信号Din。这一点，与反相器INV1同样。但是，这个反相器INV2中，向MOS晶体管QP10的栅极输入信号/DQSi，向NMOS晶体管QN12的栅极输入信号/BDQSi。这一点，与反相器INV1有差异(相反)。

锁存电路L1形成为交叉连接反相器INV3和INV4，反相器INV3的输入端子与反相器INV1的输出端子连接。锁存电路L2也同样，构成为交叉连接反相器INV5和INV6，反相器INV5的输入端子与反相器INV2输出端子连接。

参照图2A及图2B，说明第1差动放大电路10的工作。第1差动放大电路10，如上所述，差动放大参考电压VREF和输入信号IO，输出差动放大信号a。参考电压VREF是固定输入信号IO的振幅的一半左右的电压值的电压。如图2A所示，输入信号IO从″H″(电源电压Vcc)下降至″L″(接地电压Vss)，变为参考电压VREF以下时，差动放大信号a从″L″上升至″H″。相反，如图2B所示，输入信号IO从″L″上升至″H″，变为比参考电压VREF还大时，差动放大信号a从″H″下降至″L″。

此时，参考电压VREF从电源电压Vcc的1/2的值变动时，如图2A及图2B所示，在输入信号IO从″L″上升至″H″时，从″H″下降至″L″时，得到差动放大信号a的上升和下降(转换速率)不同的情况。这个转换速率的差呈现波形整形后的Din的上升、下降的相位差。图2A及图2B示出，与输入信号IO从″L″上升至″H″时相比，从″H″下降至″L″时的差动放大信号a的转换速率平缓的情况。

其次，参照图3A～D，说明第2差动放大电路20、第3差动放大电路30的工作。第2差动放大电路20输出将参考电压VREF和选通信号DQS差动放大的差动放大信号c。差动放大信号c，向反相器电路群50输入，成为与选通信号DQS逆相的信号/DQSi。

第3差动放大电路30输出将参考电压VREF和选通信号BDQS差动放大的差动放大信号d。差动放大信号d，向反相器电路群60输入，成为与选通信号BDQS逆相的信号/BDQSi。

这个第2差动放大电路20、第3差动放大电路30，同样，在选通信号DQS(BDQS)上升时下来时，信号c(d)上升方式、下降方式(转换速率)不同，波形整形后的信号/DQSi、/BDQSi的相位不同。图3A～D示出，选通信号DQS、BDQS下降时的方式，与上升的场合相比，信号c、d的转换速率平缓的情况。

这样，信号Din、/DQSi、/BDQSi都在输入信号IO、选通信号DQS、BDQS上升时和下降时，相位不同。在差动放大电路10、20、30中使用的晶体管的特性不佳时，这个转换速率的差更恶化。转换速率恶化时，锁存输入信号IO的定时涉及的余量(定时余量)变小，根据情况能产生错误的数据的导入。

可是，在本实施方式中，数据锁存电路70如下工作，因此可抑制基于这个转换速率的差的影响，能扩大定时余量。在这里，说明数据锁存电路70的工作。

参照图4A、图4B，说明数据锁存电路70中包括的反相器INV1、INV2的工作。以下，分成(1)、(2)的2个场合说明工作。

(1)关于选通信号DQS从″L″切换为″H″，选通信号BDQS从″H″切换为″L″的定时的工作

首先，参照图4A说明如图3A及图3B关于选通信号DQS从″L″切换为″H″，选通信号BDQS从″H″切换为″L″的定时的反相器INV1的工作。

在这个定时，如图2B所示，输入信号IO及信号Din从″L″切换为″H″后，反相器INV1的晶体管QN11从非导通状态切换为导通状态，反相器INV1的输出端子O1的电位从″H″切换为″L″。

此时，信号Din，在向NMOS晶体管QN11输入的同时，也向PMOS晶体管QP7输入，由此PMOS晶体管QP7从导通状态切换为非导通状态。即使PMOS晶体管QP8是导通状态，只解除在″H″充电输出端子O1的状态，不会使输出端子O1的状态反向和使″H″强制保持。即使PMOS晶体管QP8比输入信号Din的变化先变成为非导通状态，在该时点也只解除在″H″充电输出端子O1的状态。

此后，信号/DQSi相反地从″H″切换为″L″(图3A)，由此，NMOS晶体管QN10切换为非导通状态，反相器INV1成为非工作状态(遮断状态)，同时由锁存电路L1的输入信号IO原样保持为″L″。总之，输入信号IO在上升至″H″时，通过与输入信号IO同相位的选通信号DQS的上升进行数据锁存。如上所述，向PMOS晶体管QP8的栅极输入的信号/BDQSi，进而与作为其原来的信号的输入信号IO反相位的信号BDQSi的下降无助于输入信号IO的数据的锁存定时。

其次，参照图4B说明选通信号DQS从″L″切换为″H″，同时选通信号BDQS从″H″切换为″L″的定时的反相器INV2的工作。

在这个定时，输入信号IO及信号Din从″L″切换为″H″后，反相器INV2的晶体管QN13从非导通状态切换为导通状态，PMOS晶体管QP9从导通状态切换为非导通状态。而且，信号/BDQSi也与信号Din同样从″L″切换为″H″，由此，NMOS晶体管QN12也切换为导通状态。并且信号/DQSi从″H″切换为″L″，PMOS晶体管QP10成为导通状态。由此反相器INV2信号Din的逻辑变化后还继续工作状态。换句话说，反相器INV2不成为遮断状态，输入信号IO此后也容许输入，输入信号IO的逻辑变化不在锁存电路L2锁存。

这样，如图1所示的数据锁存电路70，在输入信号IO及信号Din从″L″切换为″H″的场合，输入信号IO根据基于选通信号DQS的信号/DQSi只在锁存电路L1中锁存，在锁存电路L2不锁存输入信号IO。

(2)关于选通信号DQS从″H″切换为″L″，同时选通信号BDQS从″L″切换为″H″的定时的工作

其次，参照图4C说明如图3C及图3D所示关于选通信号DQS从″H″切换为″L″，同时选通信号BDQS从″L″切换为″H″的定时的反相器INV1的工作。

在这个定时，输入信号IO及信号Din从″H″切换为″L″后，反相器INV1的晶体管QP7从非导通状态切换为导通状态，NMOS晶体管QN11从导通状态切换为非导通状态。信号/BDQSi也从″H″切换为″L″，由此，PMOS晶体管QP8切换为导通状态。此外信号/DQSi从″L″切换为″H″，NMOS晶体管QN10成为导通状态。由此反相器INV1继续信号Din的逻辑变化后的工作状态。换句话说，反相器INV1不成为遮断状态，输入信号IO此后也容许输入，输入信号IO的逻辑变化不在锁存电路L1锁存。

其次，参照图4D说明如图3C及图3D所示选通信号DQS从″H″切换为″L″，同时选通信号BDQS从″L″切换为″H″的定时的反相器INV2的工作。

在这个定时，输入信号IO及信号Din从″H″切换为″L″后，反相器INV2晶体管QP9从非导通状态切换为导通状态。另一方面，信号/DQSi相反地从″L″切换为″H″(图3C)，由此，PMOS晶体管QP10切换为非导通状态，反相器INV2成为非工作状态(遮断状态)。因此，输入信号IO的上述的逻辑变化，在锁存电路L2锁存。

此时，输入信号Din，在向PMOS晶体管QP9输入的同时也向NMOS晶体管QN13输入，由此NMOS晶体管QN13从导通状态成为非导通状态。即使NMOS晶体管QN12是导通状态，只解除在″L″放电输出端子O1的状态，不会使输出端子O1的状态反向和使″L″强制保持。即使NMOS晶体管QN12比输入信号Din的变化先变成为非导通状态，在该时点也解除在″L″放电输出端子的状态。总之，输入信号IO下降至″L″时，通过与输入信号IO同相位的选通信号DQS的下降进行数据锁存。这样，向NMOS晶体管QN12的栅极输入的信号/BDQSi，进而与作为其原来的信号的输入信号IO反相位的信号BDQSi的上升无助于输入信号IO的数据的锁存定时。

在这里使用图4A～D，说明不考虑与在选通信号DQS逆相的选通信号BDQS，与选通信号DQS同相的输入信号IO的数据只根据选通信号DQS锁存的机制。因为电路工作对称而省略工作说明，但是通过同样的工作，不考虑选通信号DQS，与选通信号BDQS同相的输入信号IO的数据只根据选通信号BDQS锁存。

因此，这个第1实施方式中，关于选通信号DQS从″L″迁移至″H″的方面，从″L″向″H″逻辑变化的输入信号IO，与从转换速率上升的信号a构成的相位提前的信号Din同样，根据从转换速率上升的信号c构成的相位提前的/DQSi，在锁存电路L1执行锁存工作。另一方面，关于从″H″向″L″逻辑变化的输入信号IO，与从转换速率平缓的信号a构成的相位提前的信号Din同样，根据从转换速率平缓的信号d构成的相位提前的/DQSi，在锁存电路L1执行锁存工作。DQS从″H″迁移至″L″的方面，这次在锁存电路L2，同样相位提前的Din是相位提前的信号，相位推迟的Din用相位推迟的信号锁存，与锁存电路L1同样，成为自身整合的工作。这样，转换速率变动，能在正确的定时向锁存电路导入输入信号。

参照图8的比较例说明这个第1实施方式的效果。在图8，关于与图1同样的构成要素附加同样的符号。

在这个图8的比较例中，差动放大电路20’构成为，将选通信号DQS及其互补信号即选通信号BDQS差动放大，输出其差动放大信号b。反相器电路群50’，基于这个差动放大信号b，生成与选通信号DQS同相的信号DQSi、和逆相的信号/DQSi。为了简略化信号的逻辑表示，图8中将反相器电路群50’作为4段串联连接的反相器示出。只要能得到同样的信号的逻辑，还可以插入NAND门和NOR门等的逻辑电路、传输门、延迟电路等。数据锁存电路70通过信号DQSi、/DQSi控制反相器INV1、INV2。由此构成，通过检测选通信号DQS和BDQS的交叉点，信号b的逻辑变化。这个情况下，与将选通信号和参考电压VREF差动放大的方式相比较，为了单位时间的输入的电位差变大，可使信号b的转换速率上升，作为结果信号DQSi、/DQSi的相位变提前(图9)。

可是，关于输入信号IO，采用输出将输入信号IO和参考电压VREF差动放大的差动放大信号a、信号Din的方式(单端方式)。关于输入信号IO也生成互补信号/IO，采用检测交叉点的方式(差分的方式)，使半导体存储装置中的输入数据的管脚(pin)数增加，用以与电路面积的增加相连，过分不现实。

如上所述，采用输入信号IO相关的单端方式的这一方面中，选通信号采用选通信号DQS、BDQS的互补信号后，如上所述在内部信号中产生大的差，存在正确的数据锁存变困难这样的问题。

对此，根据本实施方式，关于输入信号IO，通过将输入信号IO和参考电压VRER差动放大并检测逻辑变化的单端方式而输入的这一方面中，关于选通信号DQS、BDQS，同样，也采用将参考电压VREF差动放大的方式。数据锁存电路70通过如上所述地构成，转换速率和相位差被自身整合的调整，能正确地锁存输入信号。

[第2实施方式]

其次，参照图5说明第2实施方式。

这个图5所示的第2实施方式中，到反相器INV1，INV2的信号的相位与第1实施方式反向，并且连续交替。即，在反相器INV1，向PMOS晶体管QP8的栅极输入信号DQSi，向NMOS晶体管QN10的栅极输入信号BDQSi。在反相器INV2，向PMOS晶体管QP10的栅极输入信号BDQSi，向NMOS晶体管QN12的栅极输入信号DQSi。输入信号Din的相位也与第1实施方式反向，输入信号/Din向晶体管QP7、QN11、QP9、QN13的栅极输入。

在图6A～图6D示出这个第2实施方式的工作。这个第2实施方式中，在选通信号DQS从″L″上升至″H″的方面，输入信号IO从″L″切换为″H″的场合，总之在电路内部，信号/Din从″H″切换为″L″的场合，通过信号/DQSi从″L″成为″H″，在锁存电路L1锁存数据。另一方面，输入信号IO从″H″切换为″L″的场合，总之在电路内部，信号/Din从″L″切换为″H″的场合，通过信号BDQSi从″H″成为″L″，在锁存电路L1锁存数据。

在另一方面，关于选通信号DQS从″H″下降至″L″的方面，输入信号IO从″H″切换为″L″的场合，总之在电路内部，信号/Din从″L″切换为″H″的场合，通过信号DQSi从″H″成为″L″，在锁存电路L2锁存数据。另一方面，输入信号IO从″L″切换为″H″的场合，总之在电路内部，信号/Din从″H″切换为″L″的场合，通过信号BDQSi从″L″成为″H″，在锁存电路L2锁存数据。因为基本的工作与第1实施方式同样，省略详细的说明。通过这个实施方式，能实现与第1实施方式同样的效果。

图7是示出第1实施方式的输入电路的电路图。一般地，锁存输入信号Din的电路中，相比于PMOS晶体管QP8、NMOS晶体管QN10，PMOS晶体管QP12、NMOS晶体管QN14的方面变得支配性多，电路中，信号/BDQS、/DQS通常在与输入信号Din相比锁存电路的延迟量即反相器2段量迟的定时构成。图7中，在同样节点写入PMOS晶体管QP8和NMOS晶体管QN14、NMOS晶体管QN10和PMOS晶体管QP12的栅极，然而只要是大致一样的相位不必在同样节点。例如NMOS晶体管QN14(PMOS晶体管QP12)的栅极输入可以构成为，与晶体管PMOS晶体管QP8(NMOS晶体管QN10)相比反相器1～2段量迟的信号。在图7，仅图示锁存电路L1，但是可以是与锁存电路L2同样的构成。

这个实施方式的锁存电路L1的反相器INV2包括在电源电压端子和接地电压端子之间串联连接的PMOS晶体管QP11、QP12，NMOS晶体管QN14、QN15。PMOS晶体管QP11、NMOS晶体管QN15的栅极连接至反相器INV3的输出端子，这些栅极用作锁存电路L1的数据节点。而且，向PMOS晶体管QP12、NMOS晶体管QN14N的栅极，分别输入信号/DQSi、/BDQSi。由此，锁存电路L1成为仅关于要锁存数据的定时可操作的状态。通过这个第3实施方式，能在适当的定时实行在锁存电路L1，L2中的锁存工作。

[其他]

尽管说明了本发明的几个实施方式，但是这些实施方式仅作为例子出示，不意图限定发明的范围。这些新的实施方式，可以用其他的各种的方式实施，在不越出发明的主旨的范围内，能进行各种的省略，调换，变更。这些实施方式及其变形，包含在发明的范围和主旨内，同时，包含在权利要求的范围内记载的发明及其等同物的范围内。

例如，上述的实施方式中，通过差动放大电路构成了第1至第3输入电路，但是，如图10所示，可用反相器替换。在输入电路为反相器的场合，通过并非参考信号的电路自身的阈值，决定对输入信号的输出信号。

而且，差动放大电路10～30也可以用如图11所示的电路替换。图11的电路通过PMOS晶体管QP11～17、NMOS晶体管QN11～19构成。

PMOS晶体管QP11、QP12中，其源极连接至电源电压端子。PMOS晶体管QP11被二极管连接，并且其栅极(节点N1)连接至PMOS晶体管QP16的栅极。PMOS晶体管QP12也被二极管连接，并且其栅极(节点N2)连接至PMOS晶体管QP17的栅极。

NMOS晶体管QN11、QN12的漏极分别连接至PMOS晶体管QP11、QP12的漏极。而且，向NMOS晶体管QN11、QN12的栅极分别供给输入信号IO、和参考电压VREF。NMOS晶体管QN13连接至NMOS晶体管QN11及QN12的源极和接地端子之间，向其栅极给予偏置电压Vbias1。

晶体管QP11、QP12、QN11、QN12及QN13形成1个差动放大电路。晶体管QN13通过给予偏置电压Vbias1用作定电流源。这个放大电路，例如，在晶体管QN13和接地端子之间配置NMOS晶体管，通过导通这个NMOS晶体管输出将输入信号IO和参考电压VREF差动放大的差动放大信号a0、a1。

而且，PMOS晶体管QP13连接在电源电压端子与PMOS晶体管QP14、QP15的源极之间。向PMOS晶体管QP13的栅极给予偏置电压Vbias2。晶体管QP13通过给予偏置电压Vbias2用作定电流源。例如，在晶体管QP13和电源电压端子之间配置PMOS晶体管，通过导通这个PMOS晶体管输出将输入信号IO和参考电压VREF差动放大的差动放大信号a2、a3。

向NMOS晶体管QP14、QP15的栅极分别供给参考电压VREF、输入信号IO。NMOS晶体管QN14、QN15的漏极分别连接至PMOS晶体管QP14、QP15的漏极。PMOS晶体管QP14、QP15的源极与接地端子连接。NMOS晶体管QN14及QN15被二极管连接，其栅极(节点N3及N4)分别连接至NMOS晶体管QN16及QN17。NMOS晶体管QN16连接在PMOS晶体管QP11的栅极(节点N1)和接地端子之间。而且，NMOS晶体管QN17连接在PMOS晶体管QP12的栅极(节点N2)和接地端子之间。

PMOS晶体管QP13～QP15、及NMOS晶体管QN14～QN15构成1个差动放大电路，从节点N3及N4输出差动放大信号a2及a3。根据差动放大信号a2、a3的大小，在NMOS晶体管QN16及QN17中流动的电流变化，由此节点N1及N2的电位变化。而且，输入信号IO变得比参考电压VREF低时，差动放大信号a0变得比差动放大信号a1高，差动放大信号a3变得比差动放大信号a2高。相反，输入信号IO变得比参考电压VREF高时，差动放大信号a0变得比差动放大信号a1低，差动放大信号a3变得比差动放大信号a2低。在这里，可以说差动放大信号a0和a2，差动放大信号a1和a3成为互补的关系。

在这里，差动放大信号a0变得比差动放大信号a1低的场合，差动放大信号a2变得比差动放大信号a3高，所以在晶体管QN16中流动的电流变大，节点N1的电位可快速降低。相反，差动放大信号a0变得比差动放大信号a1高的场合，差动放大信号a2变得比差动放大信号a3低，所以在晶体管QN16中流动的电流变小，节点N1的电位可快速升高。可以说，关于节点N2也同样。

NMOS晶体管QN18连接在PMOS晶体管QP16的漏极和接地端子之间，被二极管连接。同样，NMOS晶体管QN19连接在PMOS晶体管QP17的漏极和接地端子之间，被二极管连接。而且，PMOS晶体管QN18的栅极和QN19的栅极被共同连接。PMOS晶体管QN17和NMOS晶体管QN19间的连接节点，输出差动放大信号a。

并且，节点N1的电位高时节点N2的电位变低，节点N1的电位低时节点N2的电位变高。即，可以说节点N1、N2互相成为互补的关系。例如，节点N1的电位变得比节点N2的电位低时，晶体管QP16、QN17、QN19导通，节点N2为高电平，所以晶体管QP17截止，能高速输出″L″数据作为差动放大信号a。

Claims (15)

1.一种输入电路，其特征在于，包括：

第1输入电路，检测输入信号并输出与上述输入信号同相的第1输出信号；

第2输入电路，检测第1选通信号并输出第2输出信号；

第3输入电路，检测将上述第1选通信号反向的第2选通信号并输出第3输出信号；以及

数据锁存电路，以如下方式构成，即包含第1锁存电路及第2锁存电路，基于上述第1输出信号、上述第2输出信号及上述第3输出信号，在上述第1锁存电路或上述第2锁存电路的任意一方使上述第1输出信号锁存，容许向另一方的上述第1输出信号的输入。

2.如权利要求1所述的输入电路，其特征在于，上述第2输出信号是与上述第1选通信号逆相的信号，上述第3输出信号是与上述第2选通信号逆相的信号。

3.如权利要求1所述的输入电路，其特征在于，

上述数据锁存电路还包括：

第1反相器电路，对于向输入端子供给上述第1输出信号、上述第2输出信号、和上述第3输出信号的上述第1锁存电路供给输出信号；

第2反相器电路，对于向输入端子供给上述第1输出信号、上述第2输出信号、和上述第3输出信号的上述第2锁存电路供给输出信号。

4.如权利要求3所述的输入电路，其特征在于，

第1锁存电路或上述第2锁存电路构成为，串联连接第3PMOS晶体管、第4PMOS晶体管、第3NMOS晶体管、和第4NMOS晶体管；

上述第3PMOS晶体管及上述第4NMOS晶体管的栅极用作数据节点；

上述第4PMOS晶体管及上述第3NMOS晶体管基于上述第2输出信号及上述第3输出信号被导通控制。

5.如权利要求2所述的输入电路，其特征在于，

上述第1反相器电路及上述第2反相器电路构成为，串联连接第1PMOS晶体管、第2PMOS晶体管、第1NMOS晶体管、和第2NMOS晶体管；

上述第1反相器电路及上述第2反相器电路的任意一方以如下方式构成，即向上述第1PMOS晶体管及上述第4晶体管的栅极供给上述第1输入信号，另一方面，向上述第2PMOS晶体管供给上述第3输出信号，向上述第1NMOS晶体管供给上述第2输出信号；

上述第1反相器电路及上述第2反相器电路的另一方以如下方式构成，即向上述第1PMOS晶体管及上述第4晶体管的栅极供给上述第1输入信号，另一方面，向上述第2PMOS晶体管供给上述第2输出信号，向上述第1NMOS晶体管供给上述第3输出信号。

6.如权利要求1所述的输入电路，其特征在于，上述第1至第3输入电路包括差动放大电路。

7.如权利要求6所述的输入电路，其特征在于，上述差动放大电路被供给上述输入信号、及上述第1选通信号或上述第2选通信号作为输入信号。

8.如权利要求1所述的输入电路，其特征在于，上述第1至第3输入电路包括反相器。

9.如权利要求6所述的输入电路，其特征在于，各个上述差动放大电路是相同的结构。

10.一种输入电路，其特征在于，包括：

第1输入电路，具有检测输入信号并输出与上述输入信号同相的第1输出信号的第1信号线；

第2输入电路，具有检测第1选通信号并输出第2输出信号的第2信号线；

第3输入电路，具有检测将上述第1选通信号反向的第2选通信号并输出第3输出信号的第3信号线；

第1锁存电路，串联连接第1PMOS晶体管、第2PMOS晶体管、第1NMOS晶体管、和第2NMOS晶体管；以及

第2锁存电路，串联连接第3PMOS晶体管、第4PMOS晶体管、第3NMOS晶体管、和第4NMOS晶体管；

在上述第1、第3PMOS晶体管，上述第2、第4NMOS晶体管的栅极连接上述第1输出线，在上述第1NMOS晶体管、上述第4PMOS晶体管连接上述第2输出线，在上述第2PMOS晶体管、上述第3NMOS晶体管连接上述第3输出。

11.如权利要求10所述的输入电路，其特征在于，上述第2输出信号是与上述第1选通信号逆相的信号，上述第3输出信号是与上述第2选通信号逆相的信号。

12.如权利要求10所述的输入电路，其特征在于，上述第1至第3输入电路包括差动放大电路。

13.如权利要求12所述的输入电路，其特征在于，上述差动放大电路被供给上述输入信号、及上述第1选通信号或上述第2选通信号作为输入信号。

14.如权利要求10所述的输入电路，其特征在于，上述第1至第3输入电路包括反相器。

15.如权利要求10所述的输入电路，其特征在于，各个上述差动放大电路是相同的结构。

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