TWI479802B - Input circuit - Google Patents

Description

輸入電路

本說明書記載之實施形態係關於輸入電路。

本申請係以日本專利申請案2011-81064號(申請日：2011年3月31日)為基礎申請並享有其優先權。本申請係藉由參照該基礎申請而包含該基礎申請之全部內容。

在半導體積體電路，例如半導體記憶裝置中，設置有以特定之時序，提取輸入信號之輸入電路。該輸入電路一般是按照閃控信號之邏輯變化之時序來提取輸入信號。

近年來的半導體記憶裝置，例如NAND單元型快閃記憶體係採用40Mbps左右之單一資料速率(SDR)之界面，但近年來，為提高NAND型快閃記憶體之存取效率，將界面設為雙重資料速率(DDR)，要求133Mbps~200Mbps、甚至其以上之速度之界面。

本發明之實施形態係提供一種能夠以正確之時序提取輸入信號之輸入電路。

以下說明之實施形態之輸入電路係具備第1至第3輸入電路。第1輸入電路係檢測輸入信號，輸出與前述輸入信號同相之第1輸出信號。第2輸入電路係檢測第1閃控信號，並輸出第2輸出信號。第3輸入電路係檢測反轉第1閃控信號之第2閃控信號，並輸出第3輸出信號。資料鎖存電路係包含第1鎖存電路及第2鎖存電路，且基於第1輸出信號、第2輸出信號及第3輸出信號，使第1輸出信號鎖存於第1鎖 存電路或第2鎖存電路中之任一者，並容許將第1輸出信號輸入至另一者。

根據本發明之實施形態，可提供一種能夠以正確之時序提取輸入信號之輸入電路。

其次，基於圖式說明本發明之實施形態。

[第1實施形態]

首先，參照圖1說明第1實施形態。

圖1係顯示第1實施形態之輸入電路100之整體構成之電路圖。本實施形態之輸入電路100關係具備第1差動放大電路10、第2差動放大電路20、第3差動放大電路30、及資料鎖存電路70。該輸入電路100係以按照閃控信號DQS、或使該閃控信號DQS反轉之閃控信號BDQS之邏輯變化時序，來提取輸入信號IO之方式而構成。以下說明構成之細節。

該第1差動放大電路10係將輸入信號IO、與參考電壓(參考信號)VREF之差放大，並輸出差動放大信號a、及信號Din之電路。第1差動放大10係具備PMOS電晶體QP1、QP2、NMOS電晶體QN1、QN2、QN3、及反相器電路群40。為簡略化表示信號之邏輯，在圖1中將反相器電路群40圖示為3段縱列連接之反相器。若能獲得相同之信號邏輯，則亦可進一步插入NAND閘或NOR閘等邏輯電路、傳輸閘、延遲電路等。PMOS電晶體QP1、QP2之源極係連接於電源電壓端子。PMOS電晶體QP1係為二極體連接，進而其閘極係連接於PMOS電晶體QP2之閘極。

NMOS電晶體QN1、QN2之汲極係分別連接於PMOS電晶體QP1、QP2之汲極。又，NMOS電晶體之QN1、QN2之閘極係分別被供給參考電壓VREF、及輸入信號IO。NMOS電晶體QN3係連接於NMOS電晶體QN1及QN2之源極與接地端子之間，且其閘極係被施予偏壓Vbias。

第1差動放大電路10，係藉由NMOS電晶體QN3被施予偏壓Vbias，而作為恒定電流源發揮功能。其結果，第1差動放大電路10將輸入信號IO與參考電壓VREF之差放大，並輸出差動放大信號a。將差動放大信號a輸入至反相器電路40。反相器電路40調整該信號a之波形，輸出與輸入信號IO同相之信號Din。此處，「同相」係謂輸入信號IO與同相之信號Din之相位大致相同之意。

另一方面，第2差動放大電路20係具有與第1差動放大電路10大致相同之構造，且將閃控信號DQS與參考電壓(參考信號)VREF之差放大，並輸出差動放大信號c、甚至是信號/DQSi。具體而言，第2差動放大電路20係具備PMOS電晶體QP3、QP4、NMOS電晶體QN4、QN5、QN6、及反相器電路群50。為簡略化表示信號之邏輯，在圖1中將反相器電路群50圖示為4段縱列連接之反相器。若能獲得相同之信號邏輯，則亦可進一步插入NAND閘或NOR閘等邏輯電路、傳輸閘、延遲電路等。PMOS電晶體QP3、QP4之源極係連接於電源電壓端子。PMOS電晶體QP3係為二極體連接，進而其閘極係連接於PMOS電晶體QP4之閘極。

NMOS電晶體QN4、QN5之汲極係分別連接於PMOS電晶體QP4、QP5之汲極。又，NMOS電晶體之QN4、QN5之閘 極係分別被供給參考電壓VREF、及閃控信號DQS。NMOS電晶體QN6係連接於NMOS電晶體QN4及QN5之源極與接地端子之間，且其閘極係被施予偏壓Vbias。NMOS電晶體QN6係藉由被施予偏壓Vbias而作為恒定電流源發揮功能。其結果，第2差動放大電路20將閃控信號DQS與參考電壓VREF之差放大，並輸出差動放大信號c。將差動放大信號c輸入至反相器電路50。反相器電路50調整信號c之波形，輸出與閃控信號DQS逆相之信號/DQSi。

又，第3差動放大電路30亦具有與第1差動放大電路10大致相同之構造，且將閃控信號BDQS與參考電壓(參考信號)VREF之差放大，輸出差動放大信號d、及信號/BDQSi輸出。具體而言，第3差動放大電路30係具備PMOS電晶體QP5、QP6、NMOS電晶體QN7、QN8、QN9、及反相器電路群60。為簡略化表示信號之邏輯，在圖1中將反相器電路群60圖示為4段縱列連接之反相器。若能獲得相同之信號邏輯，則亦可進一步插入NAND閘或NOR閘等邏輯電路、傳輸閘、延遲電路等。PMOS電晶體QP5、QP6之源極係連接於電源電壓端子。PMOS電晶體QP5係為二極體連接，進而其閘極係連接於PMOS電晶體QP6之閘極。

NMOS電晶體QN7及QN8之汲極係分別連接於PMOS電晶體QP5及QP6之汲極。又，NMOS電晶體QN7及QN8之閘極係分別被供給參考電壓VREF、及閃控信號BDQS。NMOS電晶體QN9係連接於NMOS電晶體QN7及QN8之源極與接地端子之間。並且，其閘極係被施予偏壓Vbias。NMOS電 晶體QN9係藉由被施予偏壓Vbias而作為低電流源發揮功能。其結果，第3差動放大電路30係將閃控信號BDQS與參考電壓VREF之差放大，並輸出差動放大信號d。將差動放大信號d輸入至反相器電路60。反相器電路60調整信號d之波形，輸出與閃控信號BDQS逆相之信號/BDQSi。

此處，可使對應於第1~第3差動放大電路10~30之各者之電晶體構造(例如，閘極長、閘極寬、及閘極絕緣膜之膜厚)相同。例如，可使PMOS電晶體QP1、QP3、QP5之構造相同。換而言之，第1~第3差動放大電路10~30之構造，除反相器電路群40~60以外，可採用相同之構造。

資料鎖存電路70係具備反相器INV1、INV2、第1鎖存電路L1、及第2鎖存電路L2。

反相器INV1係藉由將PMOS電晶體QP7、QP8、NMOS電晶體QN10、QN11串聯連接於電源電壓端子與接地電壓端子之間而構成。又，反相器INV2係將PMOS電晶體QP9、QP10、NMOS電晶體QN12、QN13串聯連接於電源電壓端子與接地電壓端子之間而構成。

於反相器INV1，將信號Din輸入PMOS電晶體QP7與NMOS電晶體QN11之閘極。又，將前述之信號/BDQSi、/DQSi分別輸入PMOS電晶體QP8、NMOS電晶體QN10。

於反相器INV2，將信號Din輸入PMOS電晶體QP9與NMOS電晶體QN13之閘極。此點係與反相器INV1相同。但，於該反相器INV2，係將信號/DQSi輸入PMOS電晶體QP10之閘極，並將信號/BDQSi輸入NMOS電晶體QN12之 閘極。此點則與反相器INV1不同(相反)。

鎖存電路L1係將反相器INV3與INV4交互連接而形成；反相器INV3之輸入端子係連接於反相器INV1之輸出端子。鎖存電路L2亦同樣地，係將反相器INV5與反相器INV6交互連接而構成；反相器INV5之輸入端子係連接於反相器INV2之輸出端子。

參照圖2A及圖2B，說明第1差動放大電路10之動作。如前所述，第1差動放大電路10係將參考電壓VREF與輸入信號IO之差放大，並輸出差動放大信號a。參考電壓VREF為電壓值固定於輸入信號IO之振幅之一半左右者。如圖2A所示，若輸入信號IO從「H」(電源電壓Vcc)向「L」(接地電壓Vss)下降，且為參考電壓VREF以下，則差動放大信號a從「L」上升至「H」。相反地，如圖2B所示，若輸入信號IO從「L」向「H」上升，且較參考電壓VREF大，則差動放大信號a從「H」下降至「L」。

此時，若將參考電壓VREF從電源電壓Vcc之1/2值改變，則如圖2A及圖2B所示，輸入信號IO在從「L」上升至「H」時、及從「H」下降至「L」時，可能產生差動放大信號a之上升與下降(轉換速率)之不同。該轉換速率之差，係成為經波形調整之Din之上升、下降之相位差而表現。圖2A及圖2B係顯示相較於輸入信號IO從「L」上升至「H」時，從「H」下降至「L」時之差動放大信號a之轉換速率較平緩之情形。

其次，參照圖3A~D，說明第2差動放大電路20、第3差 動放大電路30之動作。第2差動放大電路20係將參考電壓VREF與閃控信號DQS之差放大，並輸出差動放大信號c。將差動放大信號c輸入至反相器電路群50，成為與閃控信號DQS逆相之信號/DQSi。

第3差動放大電路30係將參考電壓VREF與閃控信號BDQS之差放大，並輸出差動放大信號d。將差動放大信號d輸入至反相器電路群60，成為與閃控信號BDQS逆相之信號/BDQSi。

於該第2差動放大電路20、第3差動放大電路30中，閃控信號DQS(BDQS)上升時與下降時之信號c(d)之上升方式、下降方式(轉換速率)亦不同，且在經波形調整之信號/DQSi、/BDQSi之間產生相位差異。圖3A~D係顯示閃控信號DQS、BDQS下降時，與上升之情形相比，信號c、d之轉換速率較平緩之情形。

如此，無論是信號Din、/DQSi、/BDQSi之任一者，在輸入信號IO、閃控信號DQS、BDQS之上升時與下降時，相位均不同。若在差動放大電路10、20、30中所使用之電晶體之特性不良，則會導致該轉換速率之差進一步惡化。若轉換速率惡化，則會導致與鎖存輸入信號IO之時序相關之餘裕(時序餘裕)縮小，視情況有可能產生錯誤資料之提取。

但，在本實施形態中，由於資料鎖存電路70係如下般地動作，故可抑制由於該轉換速率之差而產生之影響，並增大時序餘裕。此處，說明資料鎖存電路70之動作。

參照圖4A、圖4B，說明資料鎖存電路70所含之反相器INV1、INV2之動作。以下，分成(1)、(2)2種情形說明動作。

(1)時序為閃控信號DQS從「L」切換成「H」，且閃控信號BDQS從「H」切換成「L」時之動作

首先，參照圖4A，說明如圖3A及圖3B所示般時序為閃控信號DQS從「L」切換成「H」，且閃控信號BDQS從「H」切換成「L」時之反相器INV1之動作。

在該時序時，若如圖2B所示般輸入信號IO及信號Din從「L」切換成「H」，則反相器INV1之電晶體QN11會從非導通狀態切換成導通狀態，且反相器INV1之輸出端子O1之電位從「H」切換成「L」。

此時，將信號Din輸入至NMOS電晶體QN11，並輸入至PMOS電晶體QP7，藉此，PMOS電晶體QP7從導通狀態切換成非導通狀態。假設即使PMOS電晶體QP8為導通狀態，也只是將輸出端子O1充電至「H」之狀態會解除，並不會使輸出端子O1之狀態反轉、或使「H」強制保持。即使PMOS電晶體QP8在輸入信號Din變化前先變成非導通狀態，在該時點，也只是將輸出端子O1充電至「H」之狀態會解除而已。

其後，相反地，信號/DQSi從「H」切換成「L」(圖3A)，藉此，NMOS電晶體QN10切換成非導通狀態、反相器INV1變成非動作狀態(遮斷狀態)，且輸入信號IO藉由鎖存電路L1，保持「L」狀態。即，輸入信號IO上升至 「H」時，藉由與輸入信號IO同相位之閃控信號DQS之上升，而進行資料鎖存。如上所述，輸入至PMOS電晶體QP8之閘極之信號/BDQSi，甚至是與其原本之信號、即輸入信號IO逆相位之信號BDQSi之下降，不會對輸入信號IO之資料之鎖存時序有幫助。

其次，參照圖4B，說明時序為閃控信號DQS從「L」切換至「H」，且閃控信號BDQS從「H」切換成「L」時之反相器INV2之動作。

在該時序時，若輸入信號IO及信號Din從「L」切換成「H」，則反相器INV2之電晶體QN13會從非導通狀態切換成導通狀態，PMOS電晶體QP9則會從導通狀態切換成非導通狀態。又，信號/BDQSi亦與信號Din同樣地從「L」切換成「H」，藉此，NMOS電晶體QN12切換成導通狀態。再者，信號/DQSi從「H」切換成「L」，而PMOS電晶體QP10變成導通狀態。藉此，反相器INV2在信號Din之邏輯變化後，亦繼續動作狀態。換而言之，反相器INV2係不會變成遮斷狀態，而輸入信號IO於其後亦被容許輸入，且輸入信號IO之邏輯變化不會被鎖存於鎖存電路L2。

如此，在圖1所示之資料鎖存電路70中，輸入信號IO及信號Din從「L」切換至「H」之情形，輸入信號IO係根據基於閃控信號DQS之信號/DQSi，僅鎖存於鎖存電路L1，而在鎖存電路L2中，則不鎖存輸入信號IO。

(2)時序為閃控信號DQS從「H」切換成「L」，且閃控信號BDQS從「L」切換成「H」時之動作

其次，參照圖4C，說明如圖3C及圖3D所示般時序為閃控信號DQS從「H」切換成「L」，且閃控信號BDQS從「L」切換成「H」時之反相器INV1之動作。

在該時序時，若輸入信號IO及信號Din從「H」切換成「L」，則反相器INV1之電晶體QP7會從非導通狀態切換成導通狀態，而NMOS電晶體QN11則會從導通狀態切換成非導通狀態。信號/BDQSi亦從「H」切換成「L」，藉此，PMOS電晶體QP8切換成導通狀態。再者，信號/DQSi從「L」切換成「H」，NMOS電晶體QN10變成導通狀態。藉此，反相器INV1在信號Din之邏輯變化後，亦繼續動作狀態。換而言之，反相器INV1係不會變成非遮斷狀態，而輸入信號IO於其後亦被容許輸入，且輸入信號IO之邏輯變化不會被鎖存於鎖存電路L1。

其次，參照圖4D，說明如圖3C及圖3D所示般時序為閃控信號DQS從「H」切換成「L」，且閃控信號BDQS從「L」切換成「H」時之反相器INV2之動作。

在該時序時，若輸入信號IO及信號Din從「H」切換成「L」，則反相器INV2之電晶體QP9會從非導通狀態切換成導通狀態。另一方面，相反地，信號/DQSi從「L」切換成「H」(圖3C)，藉此，PMOS電晶體QP10切換成非導通狀態，反相器INV2變成非動作狀態(遮斷狀態)。因此，輸入信號IO之上述之邏輯變化會被鎖存於鎖存電路L2。

此時，輸入信號Din輸入至PMOS電晶體QP9，並輸入至NMOS電晶體QN13，藉此，NMOS電晶體QN13會從導通狀 態變成非導通狀態。假設即使NMOS電晶體QN12為導通狀態，也只是解除輸出端子O1放電至「L」之狀態，並不會使輸出端子O1之狀態反轉、或使「L」強制保持。即使NMOS電晶體QN12在輸入信號Din變化前先變成非導通狀態，在該時點，也只是解除將輸出端子放電至「L」之狀態而已。即，輸入信號IO下降至「L」時，藉由與輸入信號IO同相位之閃控信號DQS之下降，而進行資料鎖存。如此，輸入至NMOS電晶體QN12之閘極之信號/BDQSi，甚至是與其原本之信號、即輸入信號IO逆相位之信號BDQSi之上升，不會對輸入信號IO之資料之鎖存時序有幫助。

此處，使用圖4A~D，說明與閃控信號DQS同相之輸入信號IO之資料，跟與閃控信號DQS逆相之閃控信號BDQS無關，而僅藉由閃控信號DQS進行鎖存之機制。由於電路動作對稱，故省略動作說明，但藉由相同之動作，與閃控信號BDQS同相之輸入信號IO之資料，跟閃控信號DQS無關，而僅藉由閃控信號BDQS進行鎖存。

因此，在該第1實施形態中，在閃控信號DQS從「L」轉變至「H」之信號緣，關於從「L」向「H」邏輯變化之輸入信號IO，係使由轉換速率上升之信號a所形成之相位快之信號Din，基於同樣由轉換速率上升之信號c所形成之相位快之信號/DQSi，在鎖存電路L1執行鎖存動作。另一方面，關於從「H」向「L」邏輯變化之輸入信號IO，係使由轉換速率平緩之信號a所形成之相位慢之信號Din，基於同樣由轉換速率平緩之信號d所形成之相位慢之信號 /BDQSi，在鎖存電路L1中執行鎖存動作。DQS從「H」轉變至「L」之信號緣，此次係在鎖存電路L2中，亦同樣地，相位快之Din以相位快之信號、相位慢之Din則以相位慢之信號進行鎖存，且與鎖存電路L1相同，為自動對準之動作。如此，即使轉換速率產生變動，亦可以正確之時序，將輸入信號提取至鎖存電路。

一面參照圖8之比較例一面說明該第1實施形態之效果。在圖8中，對與圖1相同之構成要素附註相同之符號。

在該圖8之比較例中，差動放大電路20'係以將閃控信號DQS與其互補信號即閃控信號BDQS之差放大，並輸出該差動放大信號b之方式而構成。反相器電路群50'基於該差動放大信號b，生成與閃控信號DQS同相之信號DQSi、及逆相之信號/DQSi。為簡略化表示信號之邏輯，在圖1中將反相器電路群50'圖示為4段縱列連接之反相器。若能獲得相同之信號邏輯，則亦可進一步插入NAND閘或NOR閘等邏輯電路、傳輸閘、延遲電路等。資料鎖存電路70係藉由該信號DQSi、/DQSi，控制反相器INV1、INV2。根據該構成，信號b之邏輯因檢測出閃控信號DQS與BDQS之交叉點而產生變化。該情形，由於相較於將閃控信號與參考電壓VREF之差放大之方式，每單位時間之輸入之電位差增大，故可使信號b之轉換速率上升，結果，信號DQSi、/DQSi之相位變快(圖9)。

但，關於輸入信號IO，係採用將輸入信號IO與參考電壓VREF之差放大，並輸出差動放大信號a、信號Din之方式 (單端方式)。關於輸入信號IO亦採用生成互補信號/IO，檢測出交叉點之方式(差動方式)，則由於會使半導體記憶裝置之輸入資料之引腳數增加，導致電路面積增加，故不太實際。

如上所示，若關於輸入信號IO係採用單端方式，而另一方面，閃控信號採用閃控信號DQS、BDQS之互補信號，則如前所述般內部信號產生較大差異，而有難以進行正確之資料鎖存之問題。

相對於此，根據本實施形態，關於輸入信號IO，係採用藉由將輸入信號IO與參考電壓VREF之差放大，檢測出邏輯變化之單端方式來進行輸入；另一方面，關於閃控信號DQS、BDQS亦同樣採用將與參考電壓VREF之差放大之方式。藉由如上所示般地構成資料鎖存電路70，可自動對準地調整轉換速率或相位差，從而正確地鎖存輸入信號。

[第2實施形態]

其次，參照圖5說明第2實施形態。

在該圖5所示之第2實施形態中，輸入至反相器INV1、INV2之信號之相位係與第1實施形態成反轉，且連接亦調換。即，在反相器INV1中，係將信號DQSi輸入PMOS電晶體QP8之閘極，並將信號BDQSi輸入NMOS電晶體QN10之閘極。在反相器INV2中，係信號BDQSi輸入PMOS電晶體QP10之閘極，並將信號DQSi輸入NMOS電晶體QN12之閘極。輸入信號Din之相位亦與第1實施形態成反轉，且將輸入信號/Din輸入至電晶體QP7、QN11、QP9、QN13之閘 極。

於圖6A~圖6D顯示該第2實施形態之動作。在該第2實施形態中，在閃控信號DQS從「L」上升至「H」之信號緣，輸入信號IO從「L」切換成「H」之情形，即，以電路內部而言，信號/Din從「H」切換成「L」之情形，藉由信號DQSi從「L」變成「H」，在鎖存電路L1中鎖存資料。另一方面，輸入信號IO從「H」切換成「L」之情形，即，以電路內部而言，信號/Din從「L」切換成「H」之情形，藉由信號BDQSi從「H」變成「L」，在鎖存電路L1中鎖存資料。

另一方面，在閃控信號DQS從「H」下降至「L」之信號緣，輸入信號IO從「H」切換至「L」之情形，即，以電路內部而言，信號/Din從「L」切換成「H」之情形，藉由信號DQSi從「H」變成「L」，在鎖存電路L2中鎖存資料。另一方面，在輸入信號IO從「L」切換成「H」之情形，即，以電路內部而言，信號/Din從「H」切換成「L」之情形，藉由信號BDQSi從「L」變成「H」，在鎖存電路L2中鎖存資料。由於基本之動作與第1實施形態相同，故省略詳細之說明。根據該實施形態，可取得與第1實施形態相同之效果。

圖7係顯示第1實施形態之輸入電路之電路圖。一般而言，鎖存輸入信號Din之電路，多數是比起PMOS電晶體QP8、NMOS電晶體QN10，PMOS電晶體QP12、NMOS電晶體QN14較為主導；以電路而言，信號/BDQS、/DQS係 相較於輸入信號Din，多數以鎖存電路之延遲量即反相器慢了2段之時序而形成。圖7中雖以同一節點描繪了PMOS電晶體QP8與NMOS電晶體QN14、NMOS電晶體QN10與PMOS電晶體QP12之閘極，但只要為大致相同之相位，節點亦可不同。例如，NMOS電晶體QN14(PMOS電晶體QP12)之閘極輸入，亦可為較PMOS電晶體QP8(NMOS電晶體QN10)反相器慢1~2段之信號。再者，在圖7中，雖僅圖示有鎖存電路L1，但鎖存電路L2亦可採用相同之構成。

該實施形態之鎖存電路L1之反相器INV2，係具備串聯連接於電源電壓端子與接地電壓端子之間之PMOS電晶體QP11、QP12、NMOS電晶體QN14、QN15。於PMOS電晶體QP11、NMOS電晶體QN15之閘極，連接有反相器INV3之輸出端子，且該等之閘極係作為鎖存電路L1之資料節點而發揮功能。又，將信號/DQSi、/BDQSi分別輸入PMOS電晶體QP12、NMOS電晶體QN14之閘極。藉此，鎖存電路L1成為僅在應該鎖存資料之時序，才能夠動作之狀態。根據該第3實施形態，可以適當之時序執行在鎖存電路L1、L2中之鎖存動作。

[其他]

雖已說明本發明之若干個實施形態，但該等之實施形態為作為例而提示者，並未打算限定發明之範圍。該等之新穎之實施形態可以其他各種之形態實施，可在不脫離本發明之旨趣之範圍內，進行各種之省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或旨趣，且包含於 專利申請範圍所記載之發明與其均等之範圍。

例如，在上述之實施形態中，雖是藉由差動放大電路構成第1至第3輸入電路，但如圖10所示，亦可以反相器將其置換。輸入電路為反相器之情形，係藉由電路自身之臨限值，而非參考信號，來決定相對於輸入信號之輸出信號。

又，差動放大電路10~30係亦可以如圖11所示之電路置換。圖11之電路係由PMOS電晶體QP11~17、及NMOS電晶體QN11~19所構成。

PMOS電晶體QP11、QP12之源極係連接於電源電壓端子。PMOS電晶體QP11係為二極體連接，進而其閘極(節點N1)係連接於PMOS電晶體QP16之閘極。PMOS電晶體QP12亦為二極體連接，進而其閘極(節點N2)係連接於PMOS電晶體QP17之閘極。

NMOS電晶體QN11、QN12之汲極係分別連接於PMOS電晶體QP11、QP12之汲極。又，NMOS電晶體QN11、QN12之閘極係分別被供給輸入信號IO、及參考電壓VREF。NMOS電晶體QN13係連接於NMOS電晶體QN11及QN12之源極與接地端子之間，且其閘極係被施予偏壓Vbias1。

電晶體QP11、QP12、QN11、QN12及QN13形成一個差動放大電路。電晶體QN13係藉由被施予偏壓Vias1而作為恒定電流源發揮功能。該放大電路，例如於電晶體QN13與接地端子間配置NMOS電晶體，藉由打開該NMOS電晶體，將輸入信號IO與參考電壓VREF之差放大，並輸出差動放大信號a0、a1輸出。

又，PMOS電晶體QP13係連接於電源電壓端子與PMOS電晶體QP14、QP15之源極之間。PMOS電晶體QP13之閘極係被施予偏壓Vbias2。電晶體QP13係藉由被施予偏壓Vbias2而作為恒定電流源發揮功能。例如於電晶體QP13與電源電壓端子之間配置PMOS電晶體，藉由打開該PMOS電晶體，將輸入信號IO與參考電壓VREF之差放大，並輸出差動放大信號a2、a3。

NMOS電晶體QP14、QP15之閘極係分別被供給參考電壓VREF、輸入信號IO。NMOS電晶體QN14、QN15之汲極係分別連接於PMOS電晶體QP14、QP15之汲極。PMOS電晶體QP14、QP15之源極係連接於接地端子。NMOS電晶體QN14及QN15係為二極體連接，且其閘極(節點N3及N4)係分別連接於NMOS電晶體QN16及QN17。NMOS電晶體QN16係連接於PMOS電晶體QP11之閘極(節點N1)與接地端子之間。又，NMOS電晶體QN17係連接於PMOS電晶體QP12之閘極(節點N2)與接地端子之間。

PMOS電晶體QP13~QP15、及NMOS電晶體QN14~QN15構成一個差動放大電路，並從節點N3及N4輸出差動放大信號a2及a3。流向NMOS電晶體QN16及QN17之電流，因差動放大信號a2、a3之大小而產生變化，藉此，節點N1及N2之電位產生變化。又，若輸入信號IO較參考信號VREF低，則差動放大信號a0高於差動放大信號a1，且差動放大信號a3高於差動放大信號a2。相反地，若輸入信號IO較參考電壓VREF高，則差動放大信號a0低於差動放大信號 a1，且差動放大信號a3低於差動放大信號a2。此時，差動放大信號a0與a2、差動放大信號a1與a3，可謂為互補關係。

此時，差動放大信號a0低於差動放大信號a1之情形，由於差動放大信號a2高於差動放大信號a3，故流向電晶體QN16之電流增大，從而可使節點N1之電位快速降低。相反地，差動放大信號a0高於差動放大信號a1之情形，由於差動放大信號a2低於差動放大信號a3，故流向電晶體QN16之電流縮小，從而可使節點N1之電位快速增高。節點N2亦為相同之情況。

NMOS電晶體QN18係連接於PMOS電晶體QP16之汲極與接地端子之間，且係為二極體連接。同樣地，NMOS電晶體QN19係連接於PMOS電晶體QP17之汲極與接地端子之間，且係為二極體連接。又，PMOS電晶體QN18之閘極與QN19之閘極係共通連接。PMOS電晶體QN17與NMOS電晶體QN19之間之連接節點係輸出差動放大信號a。

再者，節點N1之電位高時，節點N2之電位降低，而節點N1之電位低時，節點N2之電位則增高。即，節點N1、N2係可謂為互補關係。例如，節點N1之電位低於節點N2之電位時，由於電晶體QP16、QN17、QN19係開啟的節點，且N2為高位準，故電晶體QP17關閉，可將「L」資料作為差動放大信號a快速地輸出。

10‧‧‧第1差動放大電路

20‧‧‧第2差動放大電路

30‧‧‧第3差動放大電路

40‧‧‧反相器電路群

50‧‧‧反相器電路群

60‧‧‧反相器電路群

70‧‧‧資料鎖存電路

100‧‧‧輸入電路

a‧‧‧差動放大信號

b‧‧‧差動放大信號

BDQS‧‧‧閃控信號

/BDQSi‧‧‧信號

c‧‧‧差動放大信號

d‧‧‧差動放大信號

Din‧‧‧信號

/DQSi‧‧‧信號

INV1~6‧‧‧反相器

IO‧‧‧輸入信號

L1‧‧‧第1鎖存電路

L2‧‧‧第2鎖存電路

QN1~13‧‧‧NMOS電晶體

QP1~10‧‧‧PMOS電晶體

Vbias‧‧‧偏壓

VREF‧‧‧參考電壓

圖1係顯示第1實施形態之輸入電路之構成之等價電路 圖。

圖2A及圖2B係顯示第1實施形態之輸入電路之動作。

圖3A~圖3D係顯示第1實施形態之輸入電路之動作。

圖4A~圖4D係顯示第1實施形態之輸入電路之動作。

圖5係顯示第2實施形態之輸入電路之構成之等價電路圖。

圖6A~圖6D係顯示第2實施形態之輸入電路之動作。

圖7係顯示第1實施形態之輸入電路之構成例之等價電路圖。

圖8係顯示本實施形態之比較例。

圖9A~圖9B係顯示本實施形態之比較例。

圖10係顯示本實施形態之變化例。

圖11係顯示本實施形態之變化例。

10‧‧‧第1差動放大電路

20‧‧‧第2差動放大電路

30‧‧‧第3差動放大電路

40‧‧‧反相器電路群

50‧‧‧反相器電路群

60‧‧‧反相器電路群

70‧‧‧資料鎖存電路

100‧‧‧輸入電路

a‧‧‧差動放大信號

BDQS‧‧‧閃控信號

/BDQSi‧‧‧信號

c‧‧‧差動放大信號

d‧‧‧差動放大信號

Din‧‧‧信號

/DQSi‧‧‧信號

INV1~6‧‧‧反相器

IO‧‧‧輸入信號

L1‧‧‧第1鎖存電路

L2‧‧‧第2鎖存電路

QN1~13‧‧‧NMOS電晶體

QP1~10‧‧‧PMOS電晶體

Vbias‧‧‧偏壓

VREF‧‧‧參考電壓

Claims (15)

1. 一種輸入電路，其特徵為包含：第1輸入電路，其係檢測輸入信號，並輸出與前述輸入信號同相之第1輸出信號；第2輸入電路，其係檢測第1閃控信號，並輸出第2輸出信號；第3輸入電路，其係檢測反轉前述第1閃控信號之第2閃控信號，並輸出第3輸出信號；及資料鎖存電路，其構成係：包含第1鎖存電路及第2鎖存電路，且基於前述第1輸出信號、前述第2輸出信號及前述第3輸出信號，使前述第1輸出信號鎖存於前述第1鎖存電路或前述第2鎖存電路中之任一者，並容許將前述第1輸出信號輸入至另一者。
2. 如請求項1之輸入電路，其中前述第2輸出信號係與前述第1閃控信號逆相之信號，且前述第3輸出信號係與前述第2閃控信號逆相之信號。
3. 如請求項1之輸入電路，其中前述資料鎖存電路係進一步包含：第1反相器電路，其係將前述第1輸出信號、前述第2輸出信號、及前述第3輸出信號供給至輸入端子，並對前述第1鎖存電路供給輸出信號；及第2反相器電路，其係將前述第1輸出信號、前述第2輸出信號、及前述第3輸出信號供給至輸入端子，並對前述第2鎖存電路供給輸出信號。
4. 如請求項3之輸入電路，其中前述第1鎖存電路或前述第2鎖存電路，係串聯連接第3PMOS電晶體、第4PMOS電晶體、第3NMOS電晶體、及第4NMOS電晶體而構成；且前述第3PMOS電晶體及前述第4NMOS電晶體之閘極，係作為資料節點而發揮功能；前述第4PMOS電晶體及前述第3NMOS電晶體，係基於前述第2輸出信號及前述第3輸出信號而被導通控制。
5. 如請求項3之輸入電路，其中前述第1反相器電路、及前述第2反相器電路係串聯連接第1PMOS電晶體、第2PMOS電晶體、第1NMOS電晶體、及第2NMOS電晶體而構成；且前述第1反相器電路及前述第2反相器電路中之任一者之構成係：將前述第1輸入信號供給至前述第1PMOS電晶體及前述第2NMOS電晶體之閘極，另一方面，將前述第3輸出信號供給至前述第2PMOS電晶體，並將前述第2輸出信號供給至前述第1NMOS電晶體；而前述第1反相器電路及前述第2反相器電路中之另一者之構成則係：將前述第1輸入信號供給至前述第1PMOS電晶體及前述第2NMOS電晶體之閘極，另一方面，將前述第2輸出信號供給至前述第2PMOS電晶體，並將前述第3輸出信號供給至前述第1NMOS電晶體。
6. 如請求項1之輸入電路，其中前述第1至第3輸入電路係由差動放大電路所構成。
7. 如請求項6之輸入電路，其中前述差動放大電路係將前 述輸入信號、及前述第1閃控信號或前述第2閃控信號作為輸入信號而供給。
8. 如請求項1之輸入電路，其中前述第1至第3輸入電路係由反相器所構成。
9. 如請求項6之輸入電路，其中各個前述差動放大電路係為相同構造。
10. 一種輸入電路，其特徵為包含：第1輸入電路，其係包含檢測輸入信號，並輸出與前述輸入信號同相之第1輸出信號之第1信號線；第2輸入電路，其係包含檢測第1閃控信號，並輸出第2輸出信號之第2信號線；第3輸入電路，其係包含檢測反轉前述第1閃控信號之第2閃控信號，並輸出第3輸出信號之第3信號線；第1鎖存電路，其係串聯連接第1PMOS電晶體、第2PMOS電晶體、第1NMOS電晶體、及第2NMOS電晶體；及第2鎖存電路，其係串聯連接第3PMOS電晶體、第4PMOS電晶體、第3NMOS電晶體、及第4NMOS電晶體；且於前述第1、第3PMOS電晶體、前述第2、第4NMOS電晶體之閘極係連接有前述第1信號線；而於前述第1NMOS電晶體、前述第4PMOS電晶體係連接有前述第2信號線；於前述第2PMOS電晶體、前述第3NMOS電晶體則連接有前述第3信號線。
11. 如請求項10之輸入電路，其中前述第2輸出信號係與前述第1閃控信號逆相之信號，且前述第3輸出信號係與前述第2閃控信號逆相之信號。
12. 如請求項10之輸入電路，其中前述第1至第3輸入電路係由差動放大電路所構成。
13. 如請求項12之輸入電路，其中前述差動放大電路係將前述輸入信號、及前述第1閃控信號或前述第2閃控信號作為輸入信號而供給。
14. 如請求項10之輸入電路，其中前述第1至第3輸入電路係由反相器所構成。
15. 如請求項13之輸入電路，其中各個前述差動放大電路係為相同構造。