JPH07245558A

JPH07245558A - 半導体装置の入力回路

Info

Publication number: JPH07245558A
Application number: JP6033305A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Jun Eto; 潤衛藤; Takeshi Sakata; 健阪田; Miki Takeuchi; 幹竹内; Katsumi Matsuno; 勝己松野; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 1995-09-19
Also published as: US5955896A; KR950034256A

Abstract

(57)【要約】【目的】アドレスバッファ等の半導体装置の入力回路に
おいて、入力信号取り込みからラッチ・出力までのタイ
ミングマージンを不要にして高速化を図る。【構成】入力信号（Ａｉ）を受けて一対の差動信号（Ａ
ｉＴ、ＡｉＢ）を出力する差動増幅器（１０）と、差動
信号のうち早く変化した方を検出してラッチ出力する早
い者勝ちラッチ回路（２０）によって、アドレスバッフ
ァ１００を構成する。さらに、上記差動増幅器の活性化
／非活性化をＳｅｔ信号によるＮチャネルＭＯＳトラン
ジスタ（Ｍ₉）のオン／オフによって行うよう構成す
る。活性化されているときは差動信号間に電位差を生
じ、非活性化されているときは差動信号は共に低レベル
となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の入力回路に
係り、特にメモリ等の半導体装置の高速動作に適した入
力回路に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、広く用いられている従来のアド
レスバッファの回路を図１４の（ａ）に示す。一般にア
ドレスバッファは、アドレス入力信号とデコーダまたは
プリデコーダとの間に挿入される回路で、入力信号のレ
ベル合わせとラッチ機能とを有する入力回路である。

【０００３】図１４の（ａ）において、参照符号９１，
９４，９５はＮＡＮＤゲート、９２，９６，９７はイン
バータ、９３はＤラッチをそれぞれ示す。これらから構
成される従来のアドレスバッファは、ＮＡＮＤゲート９
１とインバータ９２でアドレス入力信号Ａｉを取り込
み、Ｄラッチ９３でラッチし、ＮＡＮＤゲート９４、９
５およびインバータ９６、９７により内部アドレス信号
ＢｉＴ、ＢｉＢを出力する。ここでφ₁、φ₂、φ₃はそ
れぞれ、入力取り込み、ラッチ、出力のタイミングを指
示する信号である。なお、このＤラッチ９３は、エネー
ブル入力Ｅが高レベルのときは入力Ｄがそのまま出力さ
れ、Ｅが低レベルのときは以前の状態が保持される回路
であり、例えば同図の（ｂ）に示した回路構成により実
現することができる。

【０００４】以下、この従来のアドレスバッファの動作
について、図１５に示した動作波形図を用いて説明す
る。待機時、すなわち行アドレスストローブ信号／ＲＡ
Ｓ（以下、英文字の前の／は、否定記号のオーバーライ
ンの代わりとして用いる）が高レベルのとき、このとき
は信号φ₁、φ₃が低レベル、信号φ₂が高レベルであ
る。したがって、ＮＡＮＤゲート９１を構成する２個の
ＮチャネルＭＯＳトランジスタのうちの１個が非導通状
態であるから、アドレス入力信号Ａｉにかかわらず、直
流電流は流れない。また、信号φ₃が低レベルであるの
で、出力信号ＢｉＴ、ＢｉＢは共に低レベルである。

【０００５】さて、動作時に／ＲＡＳが低レベルになる
と、まず信号φ₁が高レベルになり、入力信号Ａｉが取
り込まれる。この時点で信号φ₂はまだ高レベルである
から、Ｄラッチ９３の出力には入力がそのまま現れる
が、信号φ₃が低レベルであるため、ＢｉＴ、ＢｉＢは
低レベルのままである。次に、信号φ₂が低レベルにな
り、取り込まれた信号がラッチされる。同時に信号φ₃
が高レベルになるので、出力信号ＢｉＴ、ＢｉＢのうち
の一方が高レベルになる。この後、入力信号Ａｉが変化
しても、先に取り込まれた入力信号がＤラッチ９３でラ
ッチされているので、出力信号ＢｉＴ、ＢｉＢは変化し
ない。／ＲＡＳが高レベルに戻ると、信号φ₁、φ₂、φ
₃はそれぞれ元のレベルに戻り、出力信号ＢｉＴ、Ｂｉ
Ｂは共に低レベルになる。

【０００６】この従来のアドレスバッファは、次の２点
でＤＲＡＭ用のアドレスバッファとして適している。第
１点は、上述したように、待機時には直流電流が流れな
いので低消費電力であることである。第２点は、待機時
には出力信号ＢｉＴ、ＢｉＢが共に低レベルになること
である。動作時には、出力信号ＢｉＴとＢｉＢは、一方
が高レベルで他方が低レベルという相補関係にあり、デ
コーダによって１本のワード線もしくはビット線が選択
される。しかし待機時には、出力信号ＢｉＴとＢｉＢが
共に低レベルであるため、すべてのワード線もしくはビ
ット線が非選択状態になる。特にＤＲＡＭでは、記憶情
報の保持のために、待機時にはワード線は非選択状態に
しておかなければならないので、このアドレスバッファ
の動作はＤＲＡＭに好適である。

【０００７】次に、ＤＲＡＭで用いられている従来のプ
リデコード回路を図１６に示す。プリデコードとは、デ
コーダの入力信号をあらかじめ部分的にデコードしてお
くことである。プリデコードすることにより、デコーダ
を構成する論理ゲートのファンイン数を低減できるの
で、プリデコード回路を用いることはデコーダの入力論
理ゲートの素子数低減に有効である。例えば、１０ビッ
トのアドレスデコーダの場合、プリデコードしなければ
デコーダは１０入力の論理ゲートが必要になるのに対
し、２ビットずつプリデコードすれば５入力の論理ゲー
トで済む。

【０００８】図１６のプリデコード回路９８は、４個の
ＮＡＮＤゲートと４個のインバータから構成され、２対
の内部アドレス信号（アドレスバッファの出力信号）Ｂ
ｉＴ、ＢｉＢ、ＢｊＴ、ＢｊＢを組み合わせて、４つの
プリデコード信号Ｃｉｊ０〜Ｃｉｊ３を作っている。待
機時には、前述のように内部アドレス信号はすべて低レ
ベルになり、プリデコード信号もすべて低レベルであ
る。動作時には、２対の内部アドレス信号ＢｉＴとＢｉ
Ｂの一方、およびＢｊＴとＢｊＢの一方がそれぞれ高レ
ベルになる。高レベルになった内部アドレス信号の組合
せによって、プリデコード信号Ｃｉｊ０〜Ｃｉｊ３のい
ずれか１つだけが高レベルであるから、他の３つは低レ
ベルにとどまる。

【０００９】なお、本技術に関連する文献としては、例
えばアイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッドステート・サーキッツ，vol. SC-18, 1983年10月
号,457-463頁(IEEE J. Solid-State Circuits, vol.SC-
18, pp457-463, Oct. 1983)が挙げられる。

【００１０】

【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの入力回路を構成する前述した従来のアドレスバッフ
ァやプリデコード回路は、以下に述べるように、高速動
作に適していないという問題点があった。

【００１１】まず、図１４に示した従来のアドレスバッ
ファについて述べる。この回路では、信号φ₁とφ₂、φ
₃との間に、図１５中にＴで示したようにタイミングマ
ージンが必要となる（信号φ₂とφ₃はほぼ同時でよ
い）。このタイミングマージンは、入力が信号φ₁によ
って取り込まれてから、Ｄラッチ９３の出力に現れるま
での遅延時間よりも長くなければならない。しかも、こ
の遅延時間は製造プロセスのばらつきや温度によって変
動するので、最悪の場合でも誤動作しないように、十分
なマージンをとる必要がある。このマージンが十分でな
い場合、例えば、信号φ₁とφ₂の間のマージンが不足す
る場合、誤った信号がラッチされる恐れがあり、信号φ
₁とφ₃の間のマージンが不足する場合、一時的に偽の信
号が出力される恐れがある。特に後者は、ＤＲＡＭのワ
ード線を選択するアドレスの入力用とした場合、誤った
ワード線が一時的に選択されることになり、記憶情報の
破壊をもたらす。このタイミングマージンを必要とする
ことが、従来のアドレスバッファの動作速度を制限する
要因となり、高速動作に適していないという問題点を有
していた。

【００１２】次に、図１６に示した従来のプリデコード
回路について述べる。プリデコード方式は、前述したよ
うに、デコーダのファンイン数低減に有効であるが、そ
の反面、プリデコード回路による遅延が生じるという難
点があった。例えば、図１６のプリデコード回路では、
論理ゲート２段分の遅延が生じる。

【００１３】そこで、本発明の目的は、上記問題点を解
決し、高速動作に適した半導体装置の入力回路を提供す
ることにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置の入力回路は、入力信号を
受けて一対の差動信号を出力する差動増幅器と、この一
対の差動信号のうち早く変化した方を検出してラッチ・
出力するラッチ手段とを少なくとも有すること特徴とす
る。

【００１５】また、前記ラッチ手段を複数設け、複数の
ラッチ手段の入力に前記一対の差動信号が共通に接続さ
れるよう構成してもよい。

【００１６】前記半導体装置の入力回路において、入力
信号にアドレス信号を用い、ラッチ手段の出力を一対の
相補関係にある内部アドレス信号とすれば、アドレスバ
ッファとして好適である。さらに差動増幅器に、前記一
対の差動信号間に電位差を生じさせる活性化と、前記一
対の差動信号を同電位とする非活性化とを、例えばセッ
ト信号に応じて行う活性化／非活性化手段を設ければ好
適であり、この活性化／非活性化手段は差動増幅器の電
源をオン・オフするように構成することができる。

【００１７】さらにまた、本発明に係る半導体装置の入
力回路は、入力信号を受けて一対の差動信号を出力する
差動増幅器を複数備えると共に、複数対の前記差動信号
を入力としてこれら複数対の差動信号をデコードした組
合せのうち最も早く変化したものを検出してラッチ・出
力するラッチ手段を少なくとも有することを特徴とす
る。この半導体装置の入力回路においても、各差動増幅
器に、前記一対の差動信号間に電位差を生じさせる活性
化と、前記一対の差動信号を同電位とする非活性化と
を、例えばセット信号に応じて行う活性化／非活性化手
段を設ければ好適である。

【００１８】また、入力信号を受けて一対の差動信号を
出力する差動増幅器と、この一対の差動信号のうち早く
変化した方を検出してラッチ・出力するラッチ手段とを
複数組備えると共に、各組の差動増幅器の入力信号端子
を共通接続した共通入力端子に時分割で入力された各組
用の入力信号に対応して各差動増幅器が活性化／非活性
化される手段を有するよう構成することができる。この
とき、差動増幅器に入力される信号を時分割されたアド
レス多重信号とし、各ラッチ手段の出力はそれぞれ一対
の相補関係にある内部アドレス信号とすれば好適であ
る。

【００１９】さらに、本発明に係る半導体装置の入力回
路は、アドレス入力信号を受けて一対の差動信号を出力
する差動増幅器と、一対の相補信号出力に変換する手段
を備えたアドレスカウンタと、前記差動増幅器の一対の
出力を有効にする通常動作モードとカウンタの出力を有
効にするリフレッシュモードとを切り換えるモード切り
換え手段と、前記差動増幅器の一対の出力と前記カウン
タの一対の出力とを入力とし、前記モード切り換え手段
により有効となる一対の出力のうちの早く変化した方を
ラッチして相補の関係にある一対の内部アドレス信号を
出力するラッチ手段とを少なくとも有するよう構成する
ことができる。

【００２０】

【作用】本発明に係る半導体装置の入力回路によれば、
入力信号を受けて一対の差動信号を出力する差動増幅器
が、活性化／非活性化手段のセット信号により活性化さ
れると、入力信号に従って一対の差動信号間に電位差が
生じる。この一対の差動信号を入力とするラッチ手段
は、一対の差動信号のうち早く変化した方を検出してラ
ッチするように動作する。すなわち、ラッチ手段は入力
信号の変化によって自動的にラッチが行われるので、ラ
ッチのための特別のタイミング信号は不要である。した
がって、従来例のように差動増幅器の入力取り込みとラ
ッチとの間にタイミングマージンをとる必要がなく、そ
れだけ高速動作が可能になる。

【００２１】また、前記差動増幅器の一対の差動信号を
複数の前記ラッチ手段に共通に入力するよう構成した半
導体装置の入力回路は、差動増幅器の入力として時分割
でアドレス多重信号を入力すれば、アドレス多重方式Ｄ
ＲＡＭ用のアドレスバッファとして好適に動作する。

【００２２】さらに、前記差動増幅器を複数設けた場合
の複数対の差動信号を入力とするラッチ手段は、複数対
の差動信号をデコードした組合せのうち最も早く変化し
たものを検出するように構成することにより、ラッチ手
段の中にプリデコード機能を取り込むことができる。し
たがって、プリデコード回路を別に設ける必要はなく、
その論理ゲートによる遅延を実質的になくすことができ
るので、高速動作が可能となる。

【００２３】また、前記活性化／非活性化手段により差
動増幅器が非活性化されると、差動信号は同電位となる
と同時にラッチ回路がリセットされる。この活性化／非
活性化手段により差動増幅器の電源をオン／オフすれ
ば、オフ時には入力回路の出力レベルは低レベルとなり
直流電流が流れず低消費電力を実現する。

【００２４】さらにまた、アドレス入力信号を受けて一
対の差動信号を出力する差動増幅器と、一対の相補信号
出力に変換する手段を備えたアドレスカウンタと、前記
差動増幅器の一対の出力を有効にする通常動作モードと
カウンタの出力を有効にするリフレッシュモードとを切
り換える手段、例えばＳｅｔＲ信号とＳｅｔＸ信号とに
より切り換えることができ、前記差動増幅器の一対の出
力と前記カウンタの一対の出力とを入力とし、前記モー
ド切り換え手段により有効となる一対の出力のうちの早
く変化した方をラッチして相補の関係にある一対の内部
アドレス信号を出力するラッチ手段とを少なくとも有す
るように半導体装置の入力回路を構成することにより、
リフレッシュ機能を論理ゲートの段数を増加することな
くアドレスバッファに追加することができる。

【００２５】

【実施例】以下、本発明に係る半導体装置の入力回路に
ついて、図１〜図１３を用いて詳細に説明する。以下の
実施例では、本発明をアドレス信号の入力回路（いわゆ
るアドレスバッファ）、特にメモリＬＳＩのアドレスバ
ッファに適用した場合について説明する。

【００２６】＜実施例１＞図１〜図４を用いて、本発明
に係る半導体装置の入力回路の一実施例について説明す
る。図１は、本発明に係る第１の実施例のアドレスバッ
ファの構成を示す回路図である。図１において参照符号
１００はアドレスバッファを示し、このアドレスバッフ
ァ１００は差動増幅器１０とラッチ回路２０とから構成
される。差動増幅器１０は、ＮチャネルＭＯＳトランジ
スタＭ₉〜Ｍ₁₁、抵抗Ｒ₁₀，Ｒ₁₁、およびインバータ４
０，４１とから構成され、アドレス入力信号Ａｉと基準
電圧Ｖ_REFとの電位の高低を判定する。ラッチ回路２０
は、インバータ５０，５１、ＮＯＲゲート５２，５３、
およびＡＮＤ−ＮＯＲ複合ゲート５４，５５とから構成
され、一対の入力信号ＡｉＴとＡｉＢのうち先に高レベ
ルになった方を検出してラッチする（以下、このように
動作するラッチ回路を、早い者勝ちラッチ回路と称す
る）。このアドレスバッファ１００の特徴は、アドレス
入力信号Ａｉを受ける差動増幅器１０から一対の差動信
号ＡｉＢ，ＡｉＴを出力し、この一対の差動信号出力を
早い者勝ちラッチ回路２０の入力としていることであ
る。

【００２７】次に、このアドレスバッファ１００の回路
動作について、図２に示した動作波形図を用いて説明す
る。ここで、図２の（ａ）はアドレスバッファ１００の
動作波形の一例を示す図である。先ず、チップエネーブ
ル信号／ＣＥが高レベルのときは、セット（Ｓｅｔ）信
号は低レベルであり、ＮチャネルＭＯＳトランジスタＭ
₉がオフ状態となるので、差動増幅器１０は非活性状態
である。この状態では、差動増幅器１０の出力信号Ａｉ
Ｔ、ＡｉＢは共に低レベルである。また、ＮチャネルＭ
ＯＳトランジスタＭ₉がオフ状態であるから、差動増幅
器１０には電流は流れず、低消費電力である。

【００２８】チップエネーブル信号／ＣＥが低レベルに
なると、Ｓｅｔ信号が高レベルになり、トランジスタＭ
₉がオン状態となるので、差動増幅器１０が活性化され
る。これにより、アドレス入力信号Ａｉと基準電圧Ｖ
_REFとの電位の高低によって、信号ＡｉＴとＡｉＢのい
ずれか一方が高レベルになり、他方は低レベルにとどま
る。例えば、アドレス入力信号Ａｉの電位が基準電圧Ｖ
_REFよりも高ければ、差動増幅器１０の出力信号ＡｉＴ
が高レベルになる。このとき、早い者勝ちラッチ回路２
０は、信号ＡｉＴとＡｉＢのうち先に高レベルになった
方を検出してラッチ・出力する。例えば、信号ＡｉＴが
高レベルになれば、ラッチ回路２０の出力信号ＢｉＴが
高レベルになり、出力信号ＢｉＢは低レベルにとどま
る。この後、アドレス入力信号Ａｉが変化しても、差動
増幅器１０の出力信号ＡｉＴ、ＡｉＢは変化するが、早
い者勝ちラッチ回路２０の出力信号ＢｉＴ、ＢｉＢは変
化しない。

【００２９】チップエネーブル信号／ＣＥが高レベルに
戻ると、Ｓｅｔ信号は低レベルになり、トランジスタＭ
₉がオフ状態となるので、差動増幅器１０は非活性化さ
れる。このときＲｅｓｅｔ信号が高レベルになるので、
早い者勝ちラッチ回路２０がリセットされて、出力信号
ＢｉＴ、ＢｉＢは共に低レベルになる。

【００３０】また、図２の（ｂ）は、アドレスバッファ
１００の動作波形の別の例を示す図である。図２の
（ａ）の動作波形との相違点は、Ｓｅｔ信号、Ｒｅｓｅ
ｔ信号がそれぞれチップエネーブル信号／ＣＥの変化の
直後にのみ高レベルになることである。これにより、Ｓ
ｅｔ信号が高レベルになっている時間、すなわち差動増
幅器１０が活性化されている時間が短いため、図２の
（ａ）の場合に比べて消費電力が少ないという利点があ
る。

【００３１】従って、図２の（ａ），（ｂ）と図１５の
動作波形とを比較すれば、本発明のアドレスバッファ１
００の特徴は明らかである。すなわち、本発明のアドレ
スバッファ１００では、従来例の信号φ₁に相当する信
号（Ｓｅｔ）はあるが、信号φ₂や信号φ₃に相当する信
号は不要である。本発明のアドレスバッファ１００で
は、早い者勝ちラッチ回路２０を用いているため、信号
ＡｉＴとＡｉＢが変化することによって、自動的にラッ
チ・出力が行われるからである。このように、本実施例
のアドレスバッファ１００によれば、従来例のアドレス
バッファの動作波形で示したタイミングマージンＴ（図
１５参照）をとる必要がなく、高速動作が可能になる。
しかも、従来例のアドレスバッファの特徴である（１）
待機時（／ＣＥが高レベルのとき）には直流電流は流れ
ず低消費電力であると共に、（２）待機時には出力信号
ＢｉＴ、ＢｉＢが共に低レベルになるという２つの利点
は、本発明のアドレスバッファ１００でも失われていな
い。

【００３２】本発明のアドレスバッファ１００に用いる
差動増幅器１０の回路構成は、必ずしも図１に示した構
成の回路でなくてもよい。例えば、図３の（ａ），
（ｂ）に示した回路構成の差動増幅器１０−１，１０−
２を用いることができる。図３の（ａ）に示した構成の
差動増幅器１０−１の場合は、ＰチャネルＭＯＳトラン
ジスタＭ₁₆，Ｍ₁₇およびＭ₁₈，Ｍ₁₉からそれぞれ構成さ
れるカレントミラー回路を、ＮチャネルＭＯＳトランジ
スタＭ₁₂，Ｍ₁₃およびＭ₁₄，Ｍ₁₅でそれぞれ構成される
差動回路の負荷としている。このため負荷インピーダン
スが高くなり、増幅率が大きいという特徴がある。な
お、ＰチャネルＭＯＳトランジスタＭ₂₀，Ｍ₂₁は、Ｓｅ
ｔ信号が低レベルのときにインバータ４０、４１の入力
端子を高レベルに固定するためのものである。また、Ｎ
チャネルＭＯＳトランジスタＭ₉は、図１の場合と同様
に差動増幅器１０−１をＳｅｔ信号に応じて活性化／非
活性化するための手段として用いるトランジスタであ
る。

【００３３】図３の（ｂ）に示した差動増幅器１０−２
は、電源Ｖ_CCのラインと接地との間に、／Ｓｅｔ信号に
応じて活性化／非活性化するＰチャネルＭＯＳトランジ
スタＭ₂₉と、ＰチャネルＭＯＳトランジスタＭ₃₀，Ｍ₃₁
の差動対と、この差動対の各トランジスタの負荷となる
抵抗Ｒ₃₀，Ｒ₃₁とが直列接続され、さらに各負荷抵抗Ｒ
₃₀，Ｒ₃₁からインバータ４２，４３を介して出力Ａｉ
Ｔ，ＡｉＢを得るよう構成される。すなわち、図１の回
路の極性を逆にした場合の回路構成である。このため、
Ｓｅｔ信号の論理が逆になり（／Ｓｅｔ信号が低レベル
のとき活性化）、出力ＡｉＴ、ＡｉＢは差動増幅器１０
−２が非活性のとき共に高レベルになる。したがって、
これに接続される早い者勝ちラッチ回路２０も多少変更
する必要があるが、この変更は容易である。例えば、早
い者勝ちラッチ回路２０の入力部分にインバータを一段
接続すればよい。

【００３４】また、早い者勝ちラッチ回路２０も図１に
示した回路構成でなくてもよく、例えば図４に示す構成
の早い者勝ちラッチ回路２０−１を用いることができ
る。この回路は、ＮＡＮＤゲート６２〜６７とインバー
タ６０，６１とだけから構成されるが、図１の回路と論
理的に等価であることは明らかであろう。ＣＭＯＳプロ
セスを用いて半導体装置を形成する場合は、ＮＯＲゲー
トよりもＮＡＮＤゲートの方が作りやすく、面積も小さ
くできるので、図４の回路構成の方が図１の回路構成と
比べてＣＭＯＳプロセスに適しているという利点があ
る。

【００３５】また、差動増幅器１０の基準電圧Ｖ
_REFは、半導体装置内で発生するように構成してもよい
し、外部から印加するようにしてもよい。あるいは、入
力信号Ａｉと基準電圧Ｖ_REFとを区別せずに、一対の差
動信号として入力するようにしてもよい。外部から印加
する方法と一対の差動信号として入力する方法は、アイ
・イー・イー・イー、スペクトラム、１９９２年１０月
号、第５４頁から第５７頁（IEEE Spectrum, Oct. 199
2, pp.54-57）に記載されているように、小振幅の入力
信号を受ける場合に適している。

【００３６】＜実施例２＞本発明に係る半導体装置の入
力回路の第２の実施例について、図５を用いて説明す
る。図５は、本発明に係るアドレスバッファ１１０の構
成を示す図である。このアドレスバッファ１１０は、ア
ドレス多重方式のＤＲＡＭのアドレスバッファに適用し
た場合の例である。アドレス多重方式の場合には、行ア
ドレスと列アドレスとが共通の同じ入力端子Ａｉから時
分割で入力される。このため、本実施例のアドレスバッ
ファ１１０は、差動増幅器１０ｘと早い者勝ちラッチ回
路２０ｘとから構成される行アドレス用のアドレスバッ
ファ１１０ｘと、差動増幅器１０ｙと早い者勝ちラッチ
回路２０ｙとから構成される列アドレス用のアドレスバ
ッファ１１０ｙとの２組の回路を備えている。Ｓｅｔ
Ｘ、ＲｅｓｅｔＸはそれぞれ行アドレス用のＳｅｔ、Ｒ
ｅｓｅｔ信号、ＳｅｔＹ、ＲｅｓｅｔＹはそれぞれ列ア
ドレス用のＳｅｔ、Ｒｅｓｅｔ信号である。これらのＳ
ｅｔ信号により各差動増幅器１０ｘ，１０ｙは、列アド
レス又は行アドレスの入力に応じて活性化／非活性化さ
れ、各早い者勝ちラッチ回路２０ｘ，２０ｙは動作時に
は一対の相補関係にある信号をそれぞれ出力するが、Ｒ
ｅｓｅｔ信号によりリセットされると各出力は共に低レ
ベルとなる。ここで早い者勝ちラッチ回路２０ｘの出力
ＢＸｉＴとＢＸｉＢは内部の行アドレス信号であり、早
い者勝ちラッチ回路２０ｙの出力ＢＹｉＴとＢＹｉＢは
内部の列アドレス信号である。

【００３７】各アドレスバッファ１１０ｘ，１１０ｙ
は、それぞれ早い者勝ちラッチ回路２０ｘ，２０ｙを用
いた構成としているため、アドレスバッファ１１０ｘで
は差動増幅器１０ｘの出力信号ＡＸｉＴとＡＸｉＢが変
化することによって、アドレスバッファ１１０ｙでは差
動増幅器１０ｙの出力信号ＡＹｉＴとＡＹｉＢが変化す
ることによって、自動的にラッチ・出力が行われる。こ
のため、本実施例の場合も、第１の実施例と同様に従来
のアドレスバッファ構成では必要だったタイミングマー
ジンが不要となり、高速動作が可能になる。

【００３８】＜実施例３＞本発明に係る半導体装置の入
力回路の第３の実施例について、図６および図７を用い
て説明する。図６の（ａ）は、本発明に係るアドレスバ
ッファ１２０の構成を示す図である。このアドレスバッ
ファ１２０は、アドレス多重方式のＤＲＡＭ用アドレス
バッファに適用した場合の例である。第２の実施例とは
異なり、差動増幅器１０−３を行アドレスと列アドレス
とで共用することにより、占有面積と消費電力の低減を
図っている。この差動増幅器１０−３の回路構成は、図
１の差動増幅器１０におけるＮチャネルＭＯＳトランジ
スタＭ₉の代わりに、並列接続のＮチャネルＭＯＳトラ
ンジスタＭ_9x，Ｍ_9yを配置している点が相違する。この
ように構成したことにより、差動増幅器１０−３はＳｅ
ｔＸ、ＳｅｔＹの少なくとも一方が高レベルのときに活
性化される。

【００３９】以下、図７に示した動作波形図を用いて、
このアドレスバッファ１２０の動作を説明する。行アド
レスストローブ信号（／ＲＡＳ）が低レベルになると、
ＳｅｔＸが高レベルになり、差動増幅器１０−３が活性
化される。従って、差動増幅器１０−３はアドレス入力
信号Ａｉ（行アドレスが設定されているとする）と基準
電圧Ｖ_REFの電位の高低によって、出力信号ＡｉＴとＡ
ｉＢのいずれか一方が高レベルになる。行アドレス用の
早い者勝ちラッチ回路２０ｘは、差動増幅器１０−３の
出力信号ＡｉＴとＡｉＢのうち先に高レベルになった方
を検出して、ラッチ・出力する。例えば、信号ＡｉＴが
高レベルになれば、早い者勝ちラッチ回路２０ｘの出力
信号ＢＸｉＴが高レベルになり、出力信号ＢＸｉＢは低
レベルにとどまる。この後、アドレス入力信号Ａｉが変
化しても、差動増幅器１０−３の出力信号ＡｉＴ、Ａｉ
Ｂは図７中に矢印ａで示すように変化するが、早い者勝
ちラッチ回路２０ｘの出力信号ＢＸｉＴ、ＢＸｉＢは変
化しない。ＳｅｔＸ信号が低レベルに戻ると、Ｎチャネ
ルＭＯＳトランジスタＭ_9xがオフ状態となるので（この
とき、ＳｅｔＹ信号は低レベルのままであり、Ｎチャネ
ルＭＯＳトランジスタＭ_9yもオフ状態である）、差動増
幅器１０−３は非活性になる。

【００４０】次に、列アドレスストローブ信号（／ＣＡ
Ｓ）が低レベルになると、ＳｅｔＹ信号が高レベルにな
り、再び差動増幅器１０−３が活性化され、アドレス入
力信号Ａｉ（今度は列アドレスが設定されているとす
る）とＶ_REFの電位の高低によって、出力信号ＡｉＴと
ＡｉＢのいずれか一方が高レベルになる。列アドレス用
の早い者勝ちラッチ回路２０ｙは、差動増幅器１０−３
の出力信号ＡｉＴとＡｉＢのうち先に高レベルになった
方を検出して、ラッチ・出力する。例えば、信号ＡｉＴ
が高レベルになれば、早い者勝ちラッチ回路２０ｙの出
力信号ＢＹｉＴが高レベルになり、出力信号ＢＹｉＢは
低レベルにとどまる。この後、アドレス入力信号Ａｉが
変化しても、差動増幅器１０−３の出力信号ＡｉＴ、Ａ
ｉＢは図７中に矢印ｂで示すように変化するが、早い者
勝ちラッチ回路２０ｙの出力信号ＢＹｉＴ、ＢＹｉＢは
変化しない。ＳｅｔＹ信号が低レベルに戻ると、Ｎチャ
ネルＭＯＳトランジスタＭ_9yがオフ状態となるので（こ
のとき、ＳｅｔＸ信号は低レベルのままであり、Ｎチャ
ネルＭＯＳトランジスタＭ_9xもオフ状態である）、差動
増幅器１０−３は再び非活性になる。

【００４１】／ＲＡＳが高レベルに戻ると、Ｒｅｓｅｔ
Ｘ信号が高レベルになり、行アドレス用の早い者勝ちラ
ッチ回路２０ｘの出力が低レベルに戻る。／ＣＡＳが高
レベルに戻ると、ＲｅｓｅｔＹ信号が高レベルになり、
列アドレス用の早い者勝ちラッチ回路２０ｙの出力が低
レベルに戻る。

【００４２】本実施例の場合、早い者勝ちラッチ回路を
用いる利点は、より顕著である。すなわち、行アドレス
用の早い者勝ちラッチ回路２０ｘが行アドレスを取り込
む時点では、ＲｅｓｅｔＹ信号がまだ高レベルであるか
ら、列アドレス用の早い者勝ちラッチ回路２０ｙの出力
信号ＢＹｉＴ、ＢＹｉＢは、図７中に矢印ｃ、ｄで示す
ように変化するが、ラッチ動作は行われない。逆に、列
アドレス用の早い者勝ちラッチ回路２０ｙが列アドレス
を取り込む時点では、行アドレス用の早い者勝ちラッチ
回路２０ｘは、既にラッチ状態になっているので、差動
増幅器１０−３の出力信号ＡｉＴ、ＡｉＢの変化によっ
て影響されることはない。従って、差動増幅器１０−３
を共用しても誤動作は生じない。勿論、本実施例でも、
従来のアドレスバッファ構成では必要だったタイミング
マージンが不要となり、高速動作が可能になることは云
うまでもない。

【００４３】なお、列アドレス用の早い者勝ちラッチ回
路２０ｙの出力信号ＢＹｉＴ、ＢＹｉＢに、図７中に矢
印で示したｃ、ｄのような偽の信号が現れるのが好まし
くない場合は、列アドレス用の早い者勝ちラッチ回路２
０ｙの構成を図６の（ｂ）に示した早い者勝ちラッチ回
路２０ｙ−１のようにＳｅｔＹと入力ＡｉＢおよびＡｉ
ＴとのＡＮＤをとるように変更すればよい。すなわち、
図１に示した早い者勝ちラッチ回路２０の構成におい
て、ＡＮＤ−ＮＯＲ複合ゲート５４，５５の２入力ＡＮ
Ｄゲートの代わりに、ＳｅｔＹも入力とした３入力のＡ
ＮＤゲートで構成されたＡＮＤ−ＮＯＲ複合ゲート５
６，５７を用いる。このように構成すれば、偽の信号に
よる誤動作を防止でき、しかも列アドレス用の早い者勝
ちラッチ回路２０ｙ−１のＢＹｉＴ、ＢＹｉＢの出力端
における寄生容量を充放電するのに必要な消費電力を低
減することができる。

【００４４】＜実施例４＞本発明に係る半導体装置の入
力回路の第４の実施例について、図８および図９を用い
て説明する。図８は、本発明に係るアドレスバッファ１
３０の構成を示す図である。本実施例は、シンクロナス
ＤＲＡＭのアドレスバッファに適用した場合の例であ
る。ここで、シンクロナスＤＲＡＭとは、クロックに同
期してアドレスの取り込みやデータの出力を行うＤＲＡ
Ｍのことであり、詳細は次の文献に記載されている。 (1) アイ・イー・イー・イー、スペクトラム、１９９２
年１０月号、第４３頁から第４９頁（IEEE Spectrum, O
ct. 1992, pp.43-49）。 (2) 日経エレクトロニクス、１９９２年５月１１日号、
第１４３頁から第１４７頁。シンクロナスＤＲＡＭは、独立にアクセスできるバンク
を２個有するのが普通である。このため、本実施例で
は、各バンク用に行アドレス用と列アドレス用の２組の
回路、すなわち計４組の回路を設けている。差動増幅器
１０ａおよび早い者勝ちラッチ回路２０ａがバンク０の
行アドレス用、差動増幅器１０ｂおよび早い者勝ちラッ
チ回路２０ｂがバンク０の列アドレス用、差動増幅器１
０ｃおよび早い者勝ちラッチ回路２０ｃがバンク１の行
アドレス用、差動増幅器１０ｄおよび早い者勝ちラッチ
回路２０ｄがバンク１の列アドレス用である。図中の信
号名の〔ｉ〕は、バンクｉ用の信号であることを示す。

【００４５】次に、このように構成されるアドレスバッ
ファ１３０の動作を、図９の動作波形図を用いて説明す
る。シンクロナスＤＲＡＭでは、クロックＣＬＫの立上
りで、チップセレクト信号／ＣＳ、行アドレスストロー
ブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、
書込みエネーブル信号／ＷＥ、およびバンク選択信号Ｂ
Ｓの組合せによって、コマンドが指定される。

【００４６】まず、時刻ｔ₁において、／ＣＳと／ＲＡ
Ｓが低レベル、／ＣＡＳと／ＷＥが高レベルで、ＢＳが
低レベル（バンク０の指定）であるから、バンク０に対
する活性化コマンドが指定される。すると、バンク０用
のＳｅｔＸ

〔０〕信号が高レベルになり、差動増幅器１
０ａと早い者勝ちラッチ回路２０ａとが動作する。これ
により、アドレス入力端子Ａｉから行アドレスが取り込
まれ、バンク０用の内部行アドレス信号ＢＸｉＴ

〔０〕
とＢＸｉＢ

〔０〕のうちの一方が高レベルになる。

【００４７】次に時刻ｔ₂において、／ＣＳと／ＣＡＳ
が低レベル、／ＲＡＳと／ＷＥが高レベルで、ＢＳが低
レベルであるから、バンク０に対する読出しコマンドが
指定される。すると、バンク０用のＳｅｔＹ

〔０〕信号
が高レベルになり、差動増幅器１０ｂと早い者勝ちラッ
チ回路２０ｂとが動作する。これにより、アドレス入力
端子Ａｉから列アドレスが取り込まれ、バンク０用の内
部列アドレス信号ＢＹｉＴ

〔０〕とＢＹｉＢ

〔０〕のう
ちの一方が高レベルになる。

【００４８】時刻ｔ₃において、／ＣＳ、／ＲＡＳ、／
ＷＥが低レベル、／ＣＡＳが高レベル、ＢＳが低レベル
であるから、バンク０に対するプリチャージコマンドが
指定される。すると、バンク０用のＲｅｓｅｔ

〔０〕信
号が高レベルになり、早い者勝ちラッチ回路２０ａと２
０ｂがリセットされて、ＢＸｉＴ

〔０〕、ＢＸｉＢ

〔０〕、ＢＹｉＴ

〔０〕、ＢＹｉＢ

〔０〕はいずれも低
レベルになる。

【００４９】従って、この場合も差動増幅器への入力信
号の取り込みから、早い者勝ちラッチ回路によるラッチ
・出力までのタイミングマージンが不要になり、入力回
路を高速化することができる。

【００５０】＜実施例５＞本発明に係る半導体装置の入
力回路の第５の実施例について、図１０および図１１を
用いて説明する。図１０は、本発明に係るアドレスバッ
ファ１４０の構成を示す図であり、図１１はこのアドレ
スバッファ１４０の動作波形図である。本実施例は、シ
ンクロナスＤＲＡＭのアドレスバッファに適用した場合
の例であり、図６に示した第３の実施例の場合と同様
に、差動増幅器を共用した場合の例である。差動増幅器
１０−４を行アドレスと列アドレス、バンク０とバンク
１で共用することにより、占有面積の低減を図ってい
る。この差動増幅器１０−４は、図１に示した差動増幅
器１０と同じ構成であるが、ＮチャネルＭＯＳトランジ
スタＭ₉のゲートに入力される信号が異なる。すなわ
ち、差動増幅器１０−４は、クロックＣＬＫが有効であ
ることを示す信号ＣＫＥによって活性化される。この信
号ＣＫＥは図１１に示したように動作中は常に高レベル
であるから、差動増幅器１０−４は常に活性化されてい
る。この差動増幅器１０−４の出力ＡｉＴとＡｉＢに現
われた信号を各Ｓｅｔ信号に同期してラッチするため
に、早い者勝ちラッチ回路２１ａ〜２１ｄとして、図６
の（ｂ）と同じ回路構成を用いている。図１１の波形図
に示した本実施例の時刻ｔ₁，ｔ₂，ｔ₃における動作
は、実施例４の場合と同様であるので、その詳細な説明
は省略する。本実施例では、Ｓｅｔ信号から内部アドレ
ス信号までの論理ゲートの段数が、実施例４のアドレス
バッファ１３０に比べて少ないため、差動増幅器での遅
延時間が無くなる分だけさらに高速であるという利点が
ある。

【００５１】＜実施例６＞本発明に係る半導体装置の入
力回路の第６の実施例について、図１２を用いて説明す
る。図１２は、本発明に係るアドレスバッファ１５０の
構成を示す図である。本実施例のアドレスバッファ１５
０は、リフレッシュ機能を有するＤＲＡＭに適用した場
合の例である。図１２において、参照符号３０はアドレ
スカウンタを示し、このアドレスカウンタ３０には次に
リフレッシュすべき行アドレスが記憶されている。アド
レスカウンタ３０の出力ＡＲｉは、インバータ、ＮＡＮ
Ｄゲートから構成される変換回路３１により、一対の相
補関係にある出力ＡＲｉＴ，ＡＲｉＢに変換されて、行
アドレス用の早い者勝ちラッチ回路２２ｘに入力され
る。この行アドレス用の早い者勝ちラッチ回路２２ｘ
は、インバータ５０，５１と、ＮＯＲゲート５２，５３
と、ＯＲ−ＡＮＤ−ＮＯＲ複合ゲート５８，５９とから
構成される。なお、列アドレス用の回路は、図５と同じ
ように構成して図１に示した回路を用いれば良いので、
記載を省略してある。

【００５２】通常動作モードのときは、リフレッシュ用
Ｓｅｔ信号ＳｅｔＲが低レベルであり、ＳｅｔＸ信号が
高レベルになる。したがって、ＡＲｉＴとＡＲｉＢは共
に低レベルであり、このアドレスバッファ１５０の動作
は、実施例２や実施例３の場合と同様である。すなわ
ち、本実施例の場合も、早い者勝ちラッチ回路２２ｘを
用いることにより、差動増幅器１０の出力ＡＸｉＴとＡ
ＸｉＢのうち先に高レベルになった方を検出して自動的
にラッチ・出力が行われる。従って、通常動作モードに
おいて、従来のアドレスバッファのようにタイミングマ
ージンをとる必要は無く、高速動作が可能であることも
同様である。

【００５３】逆に、リフレッシュモードのときは、Ｓｅ
ｔＸ信号は常に低レベルであり、ＳｅｔＲ信号が高レベ
ルになる。すると、アドレスカウンタ３０に記憶されて
いる情報に従って、ＡＲｉＴとＡＲｉＢの一方が高レベ
ルになる。早い者勝ちラッチ回路２２ｘは、ＡＲｉＴと
ＡＲｉＢのうち先に高レベルになった方を検出して、ラ
ッチ・出力する。すなわち、アドレスカウンタ３０に記
憶されている情報が、内部行アドレス信号ＢＸｉＴ、Ｂ
ＸｉＢとして出力される。なお、本実施例の場合、通常
モードとリフレッシュモードとの切り換えは、前述した
ようにＳｅｔＸとＳｅｔＲにより行っているが、リフレ
ッシュモードを指定するのに、外部から信号を印加して
もよいし、周知の／ＣＡＳ−ｂｅｆｏｒｅ−／ＲＡＳ制
御によってもよい。

【００５４】図１２の構成を図５、図６に示した構成と
比較してみれば明らかなように、論理ゲートの段数を増
加することなく、リフレッシュアドレス発生機能を追加
することができる。

【００５５】＜実施例７＞本発明に係る半導体装置の入
力回路の第７の実施例について、図１３を用いて説明す
る。図１３は、本発明に係るアドレスバッファ１６０の
構成を示す図である。本実施例のアドレスバッファ１６
０は、早い者勝ちラッチ回路２３にデコード機能を持た
せた場合の例である。この早い者勝ちラッチ回路２３
は、ＡＮＤ−ＮＯＲ複合ゲート７６〜７９と、ＮＯＲゲ
ート７２〜７５と、インバータ６８〜７１とから構成さ
れ、２個の差動増幅器１０ｉと１０ｊから２対の出力信
号ＡｉＢ，ＡｉＴ，ＡｊＢ，ＡｊＴを受けて、これらの
信号をデコードした組合せのうち最も早く変化したもの
を検出してラッチ・出力する。例えば、ＡｉＢとＡｊＢ
が高レベルになれば、Ｃｉｊ０のみが高レベルになり、
Ｃｉｊ１〜Ｃｉｊ３は低レベルにとどまる。また、Ａｉ
ＴとＡｊＢが高レベルになれば、Ｃｉｊ１のみが高レベ
ルになり、Ｃｉｊ０、Ｃｉｊ２、Ｃｉｊ３は低レベルに
とどまる。Ｒｅｓｅｔ信号が高レベルになると、Ｃｉｊ
０〜Ｃｉｊ３はすべて低レベルになる。

【００５６】図１３に示したアドレスバッファ１６０と
図１に示したアドレスバッファ１００とを比較してみれ
ば明らかなように、アドレスバッファ１６０は論理ゲー
トの段数を増加すること無くデコード機能を追加してい
ることが分かる。従って、従来のようにプリデコード回
路をアドレスバッファと別個に設ける必要はなく、プリ
デコード回路の挿入によるゲート遅延を実質的になくす
ことができるので、高速動作が可能である。

【００５７】本実施例は、アドレス信号のデコードだけ
でなく、他の信号のデコードにも応用できる。例えば、
前述のシンクロナスＤＲＡＭでは、／ＣＳ、／ＲＡＳ、
／ＣＡＳなどの信号の組合せによって、各種コマンドが
指定される。そこで、本実施例の回路をコマンドデコー
ダとして用いれば、シンクロナスＤＲＡＭの高速化に有
効である。

【００５８】以上、本発明に係る半導体装置の入力回路
の好適な実施例について、特にメモリＬＳＩのアドレス
バッファ回路に適用した場合を説明したが、本発明はデ
−タ入力その他の信号の入力回路にも適用でき、さらに
メモリＬＳＩ以外の半導体装置の入力回路、例えばマイ
クロプロセッサなどの入力回路にも適用可能であり、前
記実施例に限定されることなく、本発明の精神を逸脱し
ない範囲内において種々の設計変更をなし得ることは勿
論である。

【００５９】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、入力信号を受けて一対の差動出力を出力
する差動増幅器と、この一対の差動信号のうち早く変化
した方を検出してラッチ・出力する早い者勝ちラッチ回
路とで半導体装置の入力回路を構成することによって、
入力信号取り込みからラッチ・出力するまでのタイミン
グマージンが不要になり、入力回路を高速化することが
できる。しかも、待機時には直流電流が流れず低消費電
力であり、かつ、一対のラッチ出力信号が共に低レベル
になるという従来回路の特徴を失うこと無く入力回路の
高速化を実現できるという利点を有する。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の入力回路の一実施例
であるアドレスバッファを示す回路図である。

【図２】図１に示したアドレスバッファの動作波形の一
例を示す動作波形図である。

【図３】図１に示したアドレスバッファで用いる差動増
幅器の他の構成例を示す回路図である。

【図４】図１に示したアドレスバッファで用いる早い者
勝ちラッチ回路の他の構成例を示す回路図である。

【図５】本発明に係る半導体装置の入力回路の第２の実
施例であるアドレスバッファを示す回路図である。

【図６】本発明に係る半導体装置の入力回路の第３の実
施例を示し、（ａ）はアドレスバッファであり、（ｂ）
は（ａ）のアドレスバッファで用いる列アドレス用の早
い者勝ちラッチ回路の他の例を示す回路図である。

【図７】図６に示したアドレスバッファの動作波形図で
ある。

【図８】本発明に係る半導体装置の入力回路の第４の実
施例であるアドレスバッファを示す回路図である。

【図９】図８に示したアドレスバッファの動作波形図で
ある。

【図１０】本発明に係る半導体装置の入力回路の第５の
実施例であるアドレスバッファを示す回路図である。

【図１１】図１０に示したアドレスバッファの動作波形
図である。

【図１２】本発明に係る半導体装置の入力回路の第６の
実施例であるアドレスバッファを示す回路図である。

【図１３】本発明に係る半導体装置の入力回路の第７の
実施例であるアドレスバッファを示す回路図である。

【図１４】従来のアドレスバッファを示す回路図であ
る。

【図１５】図１４に示した従来のアドレスバッファの動
作波形図である。

【図１６】従来のプリデコード回路を示す回路図であ
る。

【符号の説明】

１０，１０−１〜１０−４…差動増幅器１０ａ〜１０ｄ…差動増幅器１０ｉ，１０ｊ，１０ｘ，１０ｙ…差動増幅器２０，２０−１…早い者勝ちラッチ回路２０ａ〜２０ｄ…早い者勝ちラッチ回路２０ｘ，２０ｙ，２０ｙ−１…早い者勝ちラッチ回路２１，２１ａ〜２１ｄ…早い者勝ちラッチ回路２２ｘ…早い者勝ちラッチ回路２３…デコード機能付き早い者勝ちラッチ回路３０…アドレスカウンタ３１…変換回路１００，１１０，１２０，１３０…アドレスバッファ１４０，１５０，１６０…アドレスバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹内幹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者松野勝己東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】入力信号を受けて一対の差動信号を出力す
る差動増幅器と、この一対の差動信号のうち早く変化し
た方を検出してラッチ・出力するラッチ手段とを少なく
とも有することを特徴とする半導体装置の入力回路。
【請求項２】入力信号を受けて一対の差動信号を出力す
る差動増幅器と、一対の入力信号のうち早く変化した方
を検出してラッチ・出力するラッチ手段を複数備えると
共に、これら複数のラッチ手段に前記差動増幅器の一対
の差動信号が共通に入力されるよう接続配置したことを
特徴とする半導体装置の入力回路。
【請求項３】入力信号を受けて一対の差動信号を出力す
る差動増幅器を複数備えると共に、複数対の前記差動信
号を入力としてこれら複数対の差動信号をデコードした
組合せのうち最も早く変化したものを検出してラッチ・
出力するラッチ手段を少なくとも有することを特徴とす
る半導体装置の入力回路。
【請求項４】前記入力信号はアドレス入力信号であり、
前記ラッチ手段の出力は一対の相補関係にある内部アド
レス信号である請求項１または請求項２に記載の半導体
装置の入力回路。
【請求項５】前記差動増幅器は、前記一対の差動信号間
に電位差を生じさせる活性化と、前記一対の差動信号を
同電位とする非活性化とを行う活性化／非活性化手段を
有する請求項１乃至請求項４のいずれか一に記載の半導
体装置の入力回路。
【請求項６】前記活性化／非活性化手段は、差動増幅器
の電源をオン／オフする手段である請求項５記載の半導
体装置の入力回路。
【請求項７】入力信号を受けて一対の差動信号を出力す
る差動増幅器と、この一対の差動信号のうち早く変化し
た方を検出してラッチ・出力するラッチ手段とを複数組
備えると共に、各組の差動増幅器の入力信号端子を共通
接続した共通入力端子に時分割で入力された各組用の入
力信号に対応して各差動増幅器が活性化／非活性化され
る手段を有することを特徴とする半導体装置の入力回
路。
【請求項８】前記差動増幅器に入力される信号は時分割
されたアドレス多重信号であり、前記各ラッチ手段の出
力はそれぞれ一対の相補関係にある内部アドレス信号で
ある請求項７記載の半導体装置の入力回路。
【請求項９】アドレス入力信号を受けて一対の差動信号
を出力する差動増幅器と、一対の相補信号出力に変換す
る手段を備えたアドレスカウンタと、前記差動増幅器の
一対の出力を有効にする通常動作モードとカウンタの出
力を有効にするリフレッシュモードとを切り換えるモー
ド切り換え手段と、前記差動増幅器の一対の出力と前記
カウンタの一対の出力とを入力とし、前記モード切り換
え手段により有効となる一対の出力のうちの早く変化し
た方をラッチして相補の関係にある一対の内部アドレス
信号を出力するラッチ手段とを少なくとも有することを
特徴とする半導体装置の入力回路。