JPH07240097A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH07240097A JPH07240097A JP6319683A JP31968394A JPH07240097A JP H07240097 A JPH07240097 A JP H07240097A JP 6319683 A JP6319683 A JP 6319683A JP 31968394 A JP31968394 A JP 31968394A JP H07240097 A JPH07240097 A JP H07240097A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】
【目的】 センスアンプ外部の論理ゲートに関連した遅
延を減少させる。 【構成】 本発明によれば、論理段をセンスアンプ回路
内に吸収させることによって、センスアンプ外部の論理
段に関連する遅延を取除いている。センスアンプ入力
は、データ入力信号の派生信号とすることの可能なセン
スイネーブル信号に基づいてスワップされる。センスア
ンプは継続的に検知するか又はクロック動作させること
が可能である。センスイネーブル回路は、例えばダイナ
ミック、カレントミラー、差動型、交差結合型、及びレ
ベルシフト型センスアンプ等の種々のタイプのセンスア
ンプへ適用することが可能である。
延を減少させる。 【構成】 本発明によれば、論理段をセンスアンプ回路
内に吸収させることによって、センスアンプ外部の論理
段に関連する遅延を取除いている。センスアンプ入力
は、データ入力信号の派生信号とすることの可能なセン
スイネーブル信号に基づいてスワップされる。センスア
ンプは継続的に検知するか又はクロック動作させること
が可能である。センスイネーブル回路は、例えばダイナ
ミック、カレントミラー、差動型、交差結合型、及びレ
ベルシフト型センスアンプ等の種々のタイプのセンスア
ンプへ適用することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、大略、センスアンプ回
路に関するものであって、更に詳細には、ラグＲＡＭに
おいて使用する改良型のデータ比較センスアンプ回路に
関するものである。
路に関するものであって、更に詳細には、ラグＲＡＭに
おいて使用する改良型のデータ比較センスアンプ回路に
関するものである。
【０００２】
【従来の技術】キャッシュメモリは典型的なキャッシュ
システムの重要な要素であり、且つ高性能マイクロプロ
セサ内に組込まれた一次キャッシュとして又マイクロプ
ロセサ外部の二次キャッシュとして使用することが可能
である。マイクロプロセサの動作速度が一層高速となる
と、要求されたデータがマイクロプロセサへ供給されね
ばならない速度が対応して増加した。キャッシュメモリ
は、通常、メインメモリよりもより速いアクセス時間を
有しており、従ってマイクロプロセサによって要求され
たデータを迅速に供給するためにしばしば使用される。
システムの重要な要素であり、且つ高性能マイクロプロ
セサ内に組込まれた一次キャッシュとして又マイクロプ
ロセサ外部の二次キャッシュとして使用することが可能
である。マイクロプロセサの動作速度が一層高速となる
と、要求されたデータがマイクロプロセサへ供給されね
ばならない速度が対応して増加した。キャッシュメモリ
は、通常、メインメモリよりもより速いアクセス時間を
有しており、従ってマイクロプロセサによって要求され
たデータを迅速に供給するためにしばしば使用される。
【０００３】タグＲＡＭは典型的なキャッシュシステム
の重要な要素を構成している。キャッシュメモリ内の１
つ又は幾つかの連続したバイト又はワードのデータとす
ることの可能な１「ライン」のデータ又は１ブロックの
データと関連したタグを、キャッシュメモリ内に格納さ
れているデータのアドレス位置を保持するタグＲＡＭ内
に格納させる。タグＲＡＭは、しばしば、特定のアドレ
ス位置に格納したデータが有効であるか無効であるか否
かを表わす有効ビットを有することが多い。マイクロプ
ロセサが情報を要求すると、読取信号がメインメモリと
タグＲＡＭの両方へ送られる。タグＲＡＭは要求された
メモリアドレスをキャッシュメモリ内に格納されている
全てのデータのメモリアドレスと比較する。要求された
メモリアドレスがタグＲＡＭ内に存在する場合には、
「ヒット」条件が発生し、且つその位置からのデータが
キャッシュメモリからマイクロプロセサへゲート動作さ
れる。
の重要な要素を構成している。キャッシュメモリ内の１
つ又は幾つかの連続したバイト又はワードのデータとす
ることの可能な１「ライン」のデータ又は１ブロックの
データと関連したタグを、キャッシュメモリ内に格納さ
れているデータのアドレス位置を保持するタグＲＡＭ内
に格納させる。タグＲＡＭは、しばしば、特定のアドレ
ス位置に格納したデータが有効であるか無効であるか否
かを表わす有効ビットを有することが多い。マイクロプ
ロセサが情報を要求すると、読取信号がメインメモリと
タグＲＡＭの両方へ送られる。タグＲＡＭは要求された
メモリアドレスをキャッシュメモリ内に格納されている
全てのデータのメモリアドレスと比較する。要求された
メモリアドレスがタグＲＡＭ内に存在する場合には、
「ヒット」条件が発生し、且つその位置からのデータが
キャッシュメモリからマイクロプロセサへゲート動作さ
れる。
【０００４】「ヒット」条件においては、タグＲＡＭが
有効比較マッチ出力信号を発生し、且つキャッシュメモ
リはメインメモリが応答する前に、所要のデータをデー
タバス上へゲート動作させる。このように、キャッシュ
メモリは迅速にデータをマイクロプロセサへ供給し、且
つマイクロプロセサ待機状態は回避される。然しなが
ら、タグＲＡＭの比較動作が所望のデータがキャッシュ
メモリ内に格納されていないことを表わす場合には、
「ミス」条件が発生し、且つデータはより低速のメイン
メモリから供給されねばならない。その結果、マイクロ
プロセサは要求したデータを受取るまでに数サイクルア
イドル状態に待機せねばならない場合がある。このよう
な非生産的なサイクルは「待機状態」と呼ばれている。
有効比較マッチ出力信号を発生し、且つキャッシュメモ
リはメインメモリが応答する前に、所要のデータをデー
タバス上へゲート動作させる。このように、キャッシュ
メモリは迅速にデータをマイクロプロセサへ供給し、且
つマイクロプロセサ待機状態は回避される。然しなが
ら、タグＲＡＭの比較動作が所望のデータがキャッシュ
メモリ内に格納されていないことを表わす場合には、
「ミス」条件が発生し、且つデータはより低速のメイン
メモリから供給されねばならない。その結果、マイクロ
プロセサは要求したデータを受取るまでに数サイクルア
イドル状態に待機せねばならない場合がある。このよう
な非生産的なサイクルは「待機状態」と呼ばれている。
【０００５】タグＲＡＭに関する上の説明が表わす如
く、タグＲＡＭの比較回路は、「ヒット」又は「ミス」
条件の何れが存在するかを表わす比較マッチ出力信号を
発生する。通常、タグＲＡＭ比較回路は、このマッチ出
力信号を発生するために、センスアンプ外部の１つ又は
それ以上の論理ゲートに関連したセンスアンプを使用す
る。このセンスアンプはキャッシュメモリ内に収容され
ているアドレスの適宜のビットを取り且つデータ出力信
号を発生する。このデータ出力信号は、例えばＸＯＲ又
はＸＮＯＲゲート等の爾後の論理ゲートへ入力され、そ
こで、マイクロプロセサによって要求されているアドレ
スの対応するビットとゲート動作される。この論理ゲー
トの出力信号は、マイクロプロセサによって要求された
アドレスのビットがキャッシュメモリ内に格納されてい
るアドレスの対応するビットと一致するか否かを表わす
比較信号である。マイクロプロセサによって要求された
アドレスのビット数に等しい複数個のセンスアンプ及び
関連した外部論理ゲートが設けられている。キャッシュ
メモリが要求されたデータを有しているか否かを検知す
るこの方法は良好に動作するものであるが、センスアン
プ外部の論理ゲートは付加的な段を表わしておりそれに
伴って遅延が発生する。従って、この方法によると、セ
ンスアンプに関連する遅延及び外部論理ゲートに関連す
る遅延が発生する。これらの遅延は好ましいものではな
い。何故ならば、タグＲＡＭがマッチ出力信号を発生す
るのに必要な時間を増加させるからである。
く、タグＲＡＭの比較回路は、「ヒット」又は「ミス」
条件の何れが存在するかを表わす比較マッチ出力信号を
発生する。通常、タグＲＡＭ比較回路は、このマッチ出
力信号を発生するために、センスアンプ外部の１つ又は
それ以上の論理ゲートに関連したセンスアンプを使用す
る。このセンスアンプはキャッシュメモリ内に収容され
ているアドレスの適宜のビットを取り且つデータ出力信
号を発生する。このデータ出力信号は、例えばＸＯＲ又
はＸＮＯＲゲート等の爾後の論理ゲートへ入力され、そ
こで、マイクロプロセサによって要求されているアドレ
スの対応するビットとゲート動作される。この論理ゲー
トの出力信号は、マイクロプロセサによって要求された
アドレスのビットがキャッシュメモリ内に格納されてい
るアドレスの対応するビットと一致するか否かを表わす
比較信号である。マイクロプロセサによって要求された
アドレスのビット数に等しい複数個のセンスアンプ及び
関連した外部論理ゲートが設けられている。キャッシュ
メモリが要求されたデータを有しているか否かを検知す
るこの方法は良好に動作するものであるが、センスアン
プ外部の論理ゲートは付加的な段を表わしておりそれに
伴って遅延が発生する。従って、この方法によると、セ
ンスアンプに関連する遅延及び外部論理ゲートに関連す
る遅延が発生する。これらの遅延は好ましいものではな
い。何故ならば、タグＲＡＭがマッチ出力信号を発生す
るのに必要な時間を増加させるからである。
【０００６】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し改良したセンスアンプ回路を
提供することを目的とする。本発明の更に別の目的とす
るところは、センスアンプ外部に設けられる論理ゲート
に関連した遅延を減少させることである。特に、本発明
は、タグＲＡＭ比較回路におけるセンスアンプに関連し
た論理ゲート遅延を減少させることである。
き従来技術の欠点を解消し改良したセンスアンプ回路を
提供することを目的とする。本発明の更に別の目的とす
るところは、センスアンプ外部に設けられる論理ゲート
に関連した遅延を減少させることである。特に、本発明
は、タグＲＡＭ比較回路におけるセンスアンプに関連し
た論理ゲート遅延を減少させることである。
【０００７】
【課題を解決するための手段】本発明によれば、センス
アンプ外部の論理段に関連した遅延は、その論理状態を
センスアンプ回路内に吸収することによって取除いてい
る。Ｄａｔａ Ｉｎ（データイン）信号の派生信号とす
ることの可能なセンスイネーブル信号に基づいてセンス
アンプ入力をスワップ即ち交換させる。センスアンプ
は、継続的にセンス即ち検知動作を行なうか、又はクロ
ック動作させることが可能である。センスイネーブル回
路は、例えばダイナミック、カレントミラー、差動型、
交差結合型、及びレベルシフト型センスアンプ等の種々
のタイプのセンスアンプに適用することが可能である。
アンプ外部の論理段に関連した遅延は、その論理状態を
センスアンプ回路内に吸収することによって取除いてい
る。Ｄａｔａ Ｉｎ（データイン）信号の派生信号とす
ることの可能なセンスイネーブル信号に基づいてセンス
アンプ入力をスワップ即ち交換させる。センスアンプ
は、継続的にセンス即ち検知動作を行なうか、又はクロ
ック動作させることが可能である。センスイネーブル回
路は、例えばダイナミック、カレントミラー、差動型、
交差結合型、及びレベルシフト型センスアンプ等の種々
のタイプのセンスアンプに適用することが可能である。
【０００８】
【実施例】しばしば、センスアンプの出力を別の信号と
比較することが必要となる。タグＲＡＭ比較回路は、こ
のような比較が一般的に行なわれる１つの例である。図
１を参照すると、従来技術に基づくセンスアンプ回路１
０が示されている。センスアンプ１２はデータ入力信号
１４及びデータ補元（相補的）入力信号１６を受取り且
つデータ出力信号１８を発生する。データ出力信号１８
及びデータ入力信号２０は両方共ＸＮＯＲ論理ゲート２
２への入力信号である。論理ゲート２２は例えばＸＯＲ
ゲート等のその他のタイプの論理ゲートとすることが可
能である。ＸＮＯＲ論理ゲート２２はＣＯＭＰＡＲＥ０
（比較０）信号２４を発生する。
比較することが必要となる。タグＲＡＭ比較回路は、こ
のような比較が一般的に行なわれる１つの例である。図
１を参照すると、従来技術に基づくセンスアンプ回路１
０が示されている。センスアンプ１２はデータ入力信号
１４及びデータ補元（相補的）入力信号１６を受取り且
つデータ出力信号１８を発生する。データ出力信号１８
及びデータ入力信号２０は両方共ＸＮＯＲ論理ゲート２
２への入力信号である。論理ゲート２２は例えばＸＯＲ
ゲート等のその他のタイプの論理ゲートとすることが可
能である。ＸＮＯＲ論理ゲート２２はＣＯＭＰＡＲＥ０
（比較０）信号２４を発生する。
【０００９】タグＲＡＭ比較回路において、比較される
ビット数と同数の複数個のセンスアンプ１０及び対応す
るＸＮＯＲゲート２２の各々がＣＯＭＰＡＲＥ０信号２
４に類似した比較信号を発生する。図１に示した如く、
これらの信号はＣＯＭＰＡＲＥ０信号２４、ＣＯＭＰＡ
ＲＥ１信号２６、等及びＣＯＭＰＡＲＥＮ信号２８によ
って表わされている。これらの比較信号はＮＡＮＤ論理
ゲート３０への入力信号であり、該ゲート３０は一致補
元信号３２を発生する。データ入力信号２０がデータ出
力信号１８と一致すると、比較０信号２４が１と等し
く、例えば比較１及び比較Ｎ等のＮＡＮＤ論理ゲート３
０へ供給されるその他の全ての比較信号も１に等しい場
合には、一致補元信号３２は０と等しく、それは一致即
ち「ヒット」条件であることを表わしている。表１はそ
の結果得られる真理値表を示している。
ビット数と同数の複数個のセンスアンプ１０及び対応す
るＸＮＯＲゲート２２の各々がＣＯＭＰＡＲＥ０信号２
４に類似した比較信号を発生する。図１に示した如く、
これらの信号はＣＯＭＰＡＲＥ０信号２４、ＣＯＭＰＡ
ＲＥ１信号２６、等及びＣＯＭＰＡＲＥＮ信号２８によ
って表わされている。これらの比較信号はＮＡＮＤ論理
ゲート３０への入力信号であり、該ゲート３０は一致補
元信号３２を発生する。データ入力信号２０がデータ出
力信号１８と一致すると、比較０信号２４が１と等し
く、例えば比較１及び比較Ｎ等のＮＡＮＤ論理ゲート３
０へ供給されるその他の全ての比較信号も１に等しい場
合には、一致補元信号３２は０と等しく、それは一致即
ち「ヒット」条件であることを表わしている。表１はそ
の結果得られる真理値表を示している。
【００１０】 表１ データ出力信号１８ データ入力信号２０ 比較０信号２４ ０ ０ １ ０ １ ０ １ ０ ０ １ １ １ 一致補元信号３２を発生する過程において、センスアン
プ回路１０はセンスアンプ１２、ＸＮＯＲ論理ゲート２
２及びＮＡＮＤ論理ゲート３０から遅延を発生させる。
これらの段によって発生される遅延は、一致補元信号３
２を発生するのに必要な時間を長くさせる。本発明によ
れば、ＸＮＯＲ論理ゲート２２によって発生される遅延
は、ＸＮＯＲ論理ゲート２２の論理機能をセンスアンプ
１２と結合させることによって取除いている。このこと
は、データ入力信号又はその他の検知入力に基づいて、
センスアンプ入力を効果的にスワップ即ち交換させるこ
とによって行なわれている。
プ回路１０はセンスアンプ１２、ＸＮＯＲ論理ゲート２
２及びＮＡＮＤ論理ゲート３０から遅延を発生させる。
これらの段によって発生される遅延は、一致補元信号３
２を発生するのに必要な時間を長くさせる。本発明によ
れば、ＸＮＯＲ論理ゲート２２によって発生される遅延
は、ＸＮＯＲ論理ゲート２２の論理機能をセンスアンプ
１２と結合させることによって取除いている。このこと
は、データ入力信号又はその他の検知入力に基づいて、
センスアンプ入力を効果的にスワップ即ち交換させるこ
とによって行なわれている。
【００１１】図２を参照すると、センスアンプ回路４０
のブロック図が示されている。データ入力補元派生信号
４２及びデータ入力派生信号４４は、図１に示したデー
タ入力補元信号及びデータ入力信号の夫々の派生信号で
ある。例えば、データ入力派生信号４４はデータ入力信
号と等しいものとさせることが可能であり、又それはデ
ータ入力信号を例えばクロック信号又はアドレスデコー
ド論理等の別の信号との結合を表わすものとすることが
可能である。このデータ入力信号はセンスアンプ６２の
センス即ち検知動作に同期させることが可能であり、且
つその同期は、エッジ遷移検知パルス（ＥＴＤ）、マス
タークロック、又はその他の適宜の同期手段を使用する
ことによって達成することが可能である。
のブロック図が示されている。データ入力補元派生信号
４２及びデータ入力派生信号４４は、図１に示したデー
タ入力補元信号及びデータ入力信号の夫々の派生信号で
ある。例えば、データ入力派生信号４４はデータ入力信
号と等しいものとさせることが可能であり、又それはデ
ータ入力信号を例えばクロック信号又はアドレスデコー
ド論理等の別の信号との結合を表わすものとすることが
可能である。このデータ入力信号はセンスアンプ６２の
センス即ち検知動作に同期させることが可能であり、且
つその同期は、エッジ遷移検知パルス（ＥＴＤ）、マス
タークロック、又はその他の適宜の同期手段を使用する
ことによって達成することが可能である。
【００１２】データ入力補元派生信号４２はマルチプレ
クサ５２及び５４への入力信号であり、一方データ入力
派生信号４４は、図示した如く、マルチプレクサ５０及
び５６への入力信号である。ＩＮ（入力）補元信号４６
はマルチプレクサ５０及び５２への入力信号であり、且
つＩＮ（入力）信号４８はマルチプレクサ５４及び５６
への入力信号である。ＩＮ補元信号４６及びＩＮ信号４
８はメモリアレイからのデータを表わし且つ差動信号対
を形成する。マルチプレクサ５０，５２，５４，５６は
例えばＰチャンネルトランジスタ等の多様な異なるマル
チプレクス装置を表わすことの可能なブロックである。
マルチプレクサ５０及び５４の出力信号は図示した如く
接続されて、センスアンプ６２のセンスアンプＩＮ補元
信号５８を発生する。同様に、マルチプレクサ５２及び
５６の出力信号は図示した如くに接続されてセンスアン
プ６２のセンスアンプＩＮ信号６０を発生する。信号５
８及び６０を受取ると、センスアンプ６２はセンスアン
プＯＵＴ（出力）信号６４を発生する。
クサ５２及び５４への入力信号であり、一方データ入力
派生信号４４は、図示した如く、マルチプレクサ５０及
び５６への入力信号である。ＩＮ（入力）補元信号４６
はマルチプレクサ５０及び５２への入力信号であり、且
つＩＮ（入力）信号４８はマルチプレクサ５４及び５６
への入力信号である。ＩＮ補元信号４６及びＩＮ信号４
８はメモリアレイからのデータを表わし且つ差動信号対
を形成する。マルチプレクサ５０，５２，５４，５６は
例えばＰチャンネルトランジスタ等の多様な異なるマル
チプレクス装置を表わすことの可能なブロックである。
マルチプレクサ５０及び５４の出力信号は図示した如く
接続されて、センスアンプ６２のセンスアンプＩＮ補元
信号５８を発生する。同様に、マルチプレクサ５２及び
５６の出力信号は図示した如くに接続されてセンスアン
プ６２のセンスアンプＩＮ信号６０を発生する。信号５
８及び６０を受取ると、センスアンプ６２はセンスアン
プＯＵＴ（出力）信号６４を発生する。
【００１３】図２に示した如く、データ入力派生信号４
４が１に等しい場合には、ＩＮ比較信号４６及びＩＮ信
号４８が、センスアンプＩＮ補元信号５８及びセンスア
ンプＩＮ信号６０を夫々マップする。センスアンプ出力
信号６４は予定された値を有している。然しながら、デ
ータ入力派生信号４４が０に等しい場合には、ＩＮ補元
信号４６及びＩＮ信号４８は夫々センスアンプＩＮ信号
６０及びセンスアンプＩＮ補元信号５８へマップし、そ
の際にセンスアンプ６２に入るデータのセンス即ち検知
をスワップする。従って、センスアンプ回路４０に対す
る真理値表は表２によって表わされそれはＸＯＲ又はＸ
ＮＯＲゲートに関連する遅延を発生することなしに、表
１に類似したものである。簡単化のために、ＩＮ信号４
８がＩＮ補元信号４６よりも大きいという条件は「１」
によって示され、且つＩＮ信号４８がＩＮ補元信号４６
よりも小さいという条件は「０」によって示される。
４が１に等しい場合には、ＩＮ比較信号４６及びＩＮ信
号４８が、センスアンプＩＮ補元信号５８及びセンスア
ンプＩＮ信号６０を夫々マップする。センスアンプ出力
信号６４は予定された値を有している。然しながら、デ
ータ入力派生信号４４が０に等しい場合には、ＩＮ補元
信号４６及びＩＮ信号４８は夫々センスアンプＩＮ信号
６０及びセンスアンプＩＮ補元信号５８へマップし、そ
の際にセンスアンプ６２に入るデータのセンス即ち検知
をスワップする。従って、センスアンプ回路４０に対す
る真理値表は表２によって表わされそれはＸＯＲ又はＸ
ＮＯＲゲートに関連する遅延を発生することなしに、表
１に類似したものである。簡単化のために、ＩＮ信号４
８がＩＮ補元信号４６よりも大きいという条件は「１」
によって示され、且つＩＮ信号４８がＩＮ補元信号４６
よりも小さいという条件は「０」によって示される。
【００１４】 表２ ＩＮ信号４８ データ入力派生信号４４ センスアンプ出力信号６４ ０ ０ １ ０ １ ０ １ ０ ０ １ １ １ 図２のセンスアンプブロック回路は多数の態様で実現す
ることが可能である。図３を参照すると、本発明の第一
の好適実施例に基づいて構成されたセンスアンプ回路の
概略図が示されている。ダイナミックセンスアンプ回路
７０は、従来技術のＸＯＲ又はＸＮＯＲ段をセンスアン
プ回路内に組込んでいる。ＩＳＯＬＡＴＥ（分離）１信
号７２及びＩＳＯＬＡＴＥ（分離）２信号７４は両方と
もデータ入力信号の派生信号であって、図１のデータ入
力信号２０に類似したものである。このデータ入力信号
はダイナミックセンスアンプ回路７０の検知動作に同期
され、且つその同期はエッジ遷移検知パルス（ＥＴ
Ｄ）、マスタークロック、又はその他の適宜の同期手段
を使用することによって達成することが可能である。
ることが可能である。図３を参照すると、本発明の第一
の好適実施例に基づいて構成されたセンスアンプ回路の
概略図が示されている。ダイナミックセンスアンプ回路
７０は、従来技術のＸＯＲ又はＸＮＯＲ段をセンスアン
プ回路内に組込んでいる。ＩＳＯＬＡＴＥ（分離）１信
号７２及びＩＳＯＬＡＴＥ（分離）２信号７４は両方と
もデータ入力信号の派生信号であって、図１のデータ入
力信号２０に類似したものである。このデータ入力信号
はダイナミックセンスアンプ回路７０の検知動作に同期
され、且つその同期はエッジ遷移検知パルス（ＥＴ
Ｄ）、マスタークロック、又はその他の適宜の同期手段
を使用することによって達成することが可能である。
【００１５】分離１信号７２はＰチャンネル分離トラン
ジスタ７８及び８２へ供給され、分離２信号７４は分離
トランジスタ８０及び８４へ供給される。センスアンプ
クロック信号７６はトランジスタ７７のゲートへ供給さ
れ、それは図示した如くトランジスタ９０及び９２の共
通ソース／ドレイン接続部へ接続している。ＩＮ（入
力）信号７９はＰチャンネルトランジスタ７８及び８４
のソース／ドレイン接続部へ供給され、ＩＮ（入力）補
元信号８１はＰチャンネルトランジスタ８０及び８２の
ソース／ドレイン接続部へ供給される。トランジスタ７
７の一方のソース／ドレインは接地電圧へ接続してお
り、一方他方のソース／ドレイン接続部は図示した如く
トランジスタ９０及び９２の共通ソース／ドレイン接続
部へ接続している。トランジスタ９０及び９２の他方の
ソース／ドレイン接続部は、図示した如く電源電圧ＶCC
へ接続されているトランジスタ８６及び８８のソース／
ドレイン接続部へ夫々接続されている。
ジスタ７８及び８２へ供給され、分離２信号７４は分離
トランジスタ８０及び８４へ供給される。センスアンプ
クロック信号７６はトランジスタ７７のゲートへ供給さ
れ、それは図示した如くトランジスタ９０及び９２の共
通ソース／ドレイン接続部へ接続している。ＩＮ（入
力）信号７９はＰチャンネルトランジスタ７８及び８４
のソース／ドレイン接続部へ供給され、ＩＮ（入力）補
元信号８１はＰチャンネルトランジスタ８０及び８２の
ソース／ドレイン接続部へ供給される。トランジスタ７
７の一方のソース／ドレインは接地電圧へ接続してお
り、一方他方のソース／ドレイン接続部は図示した如く
トランジスタ９０及び９２の共通ソース／ドレイン接続
部へ接続している。トランジスタ９０及び９２の他方の
ソース／ドレイン接続部は、図示した如く電源電圧ＶCC
へ接続されているトランジスタ８６及び８８のソース／
ドレイン接続部へ夫々接続されている。
【００１６】トランジスタ８６，８８，９０，９２は図
示した如くに接続されており、トランジスタ８６及び９
０のゲートはトランジスタ８８及び９２の共通ソース／
ドレイン接続部へ接続している。同様に、トランジスタ
８８及び９２のゲートはトランジスタ８６及び９０の共
通ソース／ドレイン接続部へ接続している。ＯＵＴ（出
力）信号９４がトランジスタ７８及び８０の共通ソース
／ドレイン接続部、トランジスタ８６及び９０の共通ソ
ース／ドレイン接続部、及びトランジスタ８８及び９２
の共通ゲート接続部によって形成されているノードへ接
続される。ＯＵＴ（出力）補元信号９６は、トランジス
タ８２及び８４の共通ソース／ドレイン接続部と、トラ
ンジスタ８８及び９２の共通ソース／ドレイン接続部
と、トランジスタ８６及び９０の共通ゲート接続部によ
って形成されているノードへ接続される。分離トランジ
スタ７８，８０，８２，８４及びトランジスタ８６及び
８８はＰチャンネルトランジスタであるが、ダイナミッ
クセンスアンプ回路７０に僅かな適宜の変更を施すこと
により、それらをＮチャンネルトランジスタとすること
も可能である。同様に、Ｎチャンネルトランジスタ７
７，９０，９２は、僅かな回路の変更を行なうことによ
り、Ｐチャンネルトランジスタと置換させることが可能
である。
示した如くに接続されており、トランジスタ８６及び９
０のゲートはトランジスタ８８及び９２の共通ソース／
ドレイン接続部へ接続している。同様に、トランジスタ
８８及び９２のゲートはトランジスタ８６及び９０の共
通ソース／ドレイン接続部へ接続している。ＯＵＴ（出
力）信号９４がトランジスタ７８及び８０の共通ソース
／ドレイン接続部、トランジスタ８６及び９０の共通ソ
ース／ドレイン接続部、及びトランジスタ８８及び９２
の共通ゲート接続部によって形成されているノードへ接
続される。ＯＵＴ（出力）補元信号９６は、トランジス
タ８２及び８４の共通ソース／ドレイン接続部と、トラ
ンジスタ８８及び９２の共通ソース／ドレイン接続部
と、トランジスタ８６及び９０の共通ゲート接続部によ
って形成されているノードへ接続される。分離トランジ
スタ７８，８０，８２，８４及びトランジスタ８６及び
８８はＰチャンネルトランジスタであるが、ダイナミッ
クセンスアンプ回路７０に僅かな適宜の変更を施すこと
により、それらをＮチャンネルトランジスタとすること
も可能である。同様に、Ｎチャンネルトランジスタ７
７，９０，９２は、僅かな回路の変更を行なうことによ
り、Ｐチャンネルトランジスタと置換させることが可能
である。
【００１７】上述した如く、分離１信号７２及び分離２
信号７４はここには示していない図１のデータ入力信号
２０に類似したデータ入力信号の関数である。データ入
力信号が論理高レベルであると、分離１信号７２が低論
理レベルへ移行し導通状態となる。センスアンプクロッ
ク信号７６が高へクロック動作されると分離１信号７２
が高論理レベルへ移行しセンスアンプをラッチする。分
離１信号７２は、データ入力信号が低論理レベルにある
場合にはいつでも高論理レベルである。逆に、データ入
力信号が低論理レベルであると分離２信号７４が低論理
レベルへ移行し導通状態となり、且つセンスアンプクロ
ック信号７６が高へクロック動作されると高論理レベル
へ移行し、センスアンプをラッチさせる。分離２信号７
４は、データ入力信号が高論理レベルであると高論理レ
ベルである。
信号７４はここには示していない図１のデータ入力信号
２０に類似したデータ入力信号の関数である。データ入
力信号が論理高レベルであると、分離１信号７２が低論
理レベルへ移行し導通状態となる。センスアンプクロッ
ク信号７６が高へクロック動作されると分離１信号７２
が高論理レベルへ移行しセンスアンプをラッチする。分
離１信号７２は、データ入力信号が低論理レベルにある
場合にはいつでも高論理レベルである。逆に、データ入
力信号が低論理レベルであると分離２信号７４が低論理
レベルへ移行し導通状態となり、且つセンスアンプクロ
ック信号７６が高へクロック動作されると高論理レベル
へ移行し、センスアンプをラッチさせる。分離２信号７
４は、データ入力信号が高論理レベルであると高論理レ
ベルである。
【００１８】図３の回路は従来技術のＸＯＲ又はＸＮＯ
Ｒ段をセンスアンプ内に吸収するための一つのセンスア
ンプ構成を示している。ダイナミックセンスアンプ回路
７０へのデータ入力、ＩＮ信号７９及びＩＮ補元信号８
１は、データ入力信号の状態に基づいて、効果的にスワ
ップ即ち交換される。その結果、ＸＯＲ又はＸＮＯＲ段
に関連する遅延が発生することはない。更に、この論理
段を取除くことによりレイアウト時間及び面積が節約さ
れる。図３はＯＵＴ（出力）信号９４及びＯＵＴ（出
力）補元信号９６を発生するためにエキストラに二つの
Ｐチャンネル分離トランジスタを必要とするに過ぎな
い。更に、一つではなく二つの分離信号を使用してお
り、且つ分離１信号７２及び分離２信号７４は両方とも
データ入力信号の関数である。又、図３の回路は、デー
タ入力信号が状態を変化させるか又は異なるメモリセル
が選択されることに基づいて必要とされるセンスアンプ
を再クロック動作させるためにセンスアンプクロック信
号７６を使用している。然しながら、これらの条件は遅
延を導入するものではなく、従ってダイナミックセンス
アンプ回路７０の速度に悪影響を与えるものではない。
Ｒ段をセンスアンプ内に吸収するための一つのセンスア
ンプ構成を示している。ダイナミックセンスアンプ回路
７０へのデータ入力、ＩＮ信号７９及びＩＮ補元信号８
１は、データ入力信号の状態に基づいて、効果的にスワ
ップ即ち交換される。その結果、ＸＯＲ又はＸＮＯＲ段
に関連する遅延が発生することはない。更に、この論理
段を取除くことによりレイアウト時間及び面積が節約さ
れる。図３はＯＵＴ（出力）信号９４及びＯＵＴ（出
力）補元信号９６を発生するためにエキストラに二つの
Ｐチャンネル分離トランジスタを必要とするに過ぎな
い。更に、一つではなく二つの分離信号を使用してお
り、且つ分離１信号７２及び分離２信号７４は両方とも
データ入力信号の関数である。又、図３の回路は、デー
タ入力信号が状態を変化させるか又は異なるメモリセル
が選択されることに基づいて必要とされるセンスアンプ
を再クロック動作させるためにセンスアンプクロック信
号７６を使用している。然しながら、これらの条件は遅
延を導入するものではなく、従ってダイナミックセンス
アンプ回路７０の速度に悪影響を与えるものではない。
【００１９】図４を参照すると、本発明に基づく第二の
好適実施例が示されている。カレントミラーセンスアン
プ回路１００がセンスアンプ回路１００の検知動作に対
して同期させることの可能なデータ入力信号の関数とし
て電流源をイネーブル即ち動作可能状態とさせ、且つそ
の同期はエッジ遷移検知パルス（ＥＴＤ）、マスターク
ロック又はその他の任意の適宜の同期手段を使用するこ
とによって達成することが可能である。センスイネーブ
ル１信号１０２及びセンスイネーブル２信号１０４は夫
々電流源Ｎチャンネルトランジスタ１１０及び１１２へ
供給される。トランジスタ１１０のソース／ドレイン接
続部はトランジスタ１１４及び１２０の共通ソース／ド
レイン接続部へ接続しており、且つトランジスタ１１２
のソース／ドレインは図示した如くトランジスタ１１６
及び１１８の共通ソース／ドレイン接続部へ接続してい
る。ＩＮ（入力）信号１０６はＮチャンネルトランジス
タ１１４及び１１６のゲートへ供給され、一方ＩＮ（入
力）補元信号１０８は図示した如くＮチャンネルトラン
ジスタ１１８及び１２０のゲートへ供給される。
好適実施例が示されている。カレントミラーセンスアン
プ回路１００がセンスアンプ回路１００の検知動作に対
して同期させることの可能なデータ入力信号の関数とし
て電流源をイネーブル即ち動作可能状態とさせ、且つそ
の同期はエッジ遷移検知パルス（ＥＴＤ）、マスターク
ロック又はその他の任意の適宜の同期手段を使用するこ
とによって達成することが可能である。センスイネーブ
ル１信号１０２及びセンスイネーブル２信号１０４は夫
々電流源Ｎチャンネルトランジスタ１１０及び１１２へ
供給される。トランジスタ１１０のソース／ドレイン接
続部はトランジスタ１１４及び１２０の共通ソース／ド
レイン接続部へ接続しており、且つトランジスタ１１２
のソース／ドレインは図示した如くトランジスタ１１６
及び１１８の共通ソース／ドレイン接続部へ接続してい
る。ＩＮ（入力）信号１０６はＮチャンネルトランジス
タ１１４及び１１６のゲートへ供給され、一方ＩＮ（入
力）補元信号１０８は図示した如くＮチャンネルトラン
ジスタ１１８及び１２０のゲートへ供給される。
【００２０】Ｐチャンネルトランジスタ１２２及び１２
４はカレントミラーセンスアンプ回路１００の負荷を形
成している。Ｐチャンネルトランジスタ１２２及び１２
４のゲート及びトランジスタ１２２のソース／ドレイン
接続部はトランジスタ１１４及び１１８の共通ソース／
ドレイン接続部へ接続している。Ｐチャンネルトランジ
スタ１２２及び１２４の両方のソース／ドレイン接続部
は電源電圧ＶCCへ接続している。ＯＵＴ（出力）信号１
２６は、トランジスタ１２４のソース／ドレイン及びト
ランジスタ１２０及び１１６の共通ソース／ドレイン接
続部によって形成されるノードへ接続即ち供給される。
当業者にとって明らかな如く、図４のトランジスタは、
本発明の技術的範囲を逸脱することなしに回路１００に
僅かな変更を施すだけでＰチャンネル及びＮチャンネル
のいずれとすることも可能である。
４はカレントミラーセンスアンプ回路１００の負荷を形
成している。Ｐチャンネルトランジスタ１２２及び１２
４のゲート及びトランジスタ１２２のソース／ドレイン
接続部はトランジスタ１１４及び１１８の共通ソース／
ドレイン接続部へ接続している。Ｐチャンネルトランジ
スタ１２２及び１２４の両方のソース／ドレイン接続部
は電源電圧ＶCCへ接続している。ＯＵＴ（出力）信号１
２６は、トランジスタ１２４のソース／ドレイン及びト
ランジスタ１２０及び１１６の共通ソース／ドレイン接
続部によって形成されるノードへ接続即ち供給される。
当業者にとって明らかな如く、図４のトランジスタは、
本発明の技術的範囲を逸脱することなしに回路１００に
僅かな変更を施すだけでＰチャンネル及びＮチャンネル
のいずれとすることも可能である。
【００２１】センスアンプ回路１００は、データ入力信
号の状態に依存して異なる電流源をイネーブル即ち動作
可能状態とさせることによって、ＸＯＲ段及びＸＮＯＲ
段をセンスアンプ内に吸収させている。センスイネーブ
ル１信号１０２及びセンスイネーブル２信号１０４の状
態は、ここには示していないが、図１のデータ入力信号
２０に類似したデータ入力信号の派生したものである。
センスイネーブル１信号１０２は、データ入力信号が高
論理レベルであり電流源トランジスタ１１０を導通状態
とさせる場合に高論理レベルとすることが可能である
が、データ入力信号が低論理レベルにある場合には、常
に低論理レベルである。逆に、センスイネーブル２信号
１０４は、データ入力信号が低論理レベルであって電流
源トランジスタ１１２を導通状態とさせる場合に高論理
レベルとなることが可能であるが、データ入力信号が高
論理レベルである場合には常に低論理レベルである。こ
のセンスイネーブル１信号１０２及びセンスイネーブル
２信号１０４の定義は任意的なものであり、特定のセン
スアンプにとって何が適切であるかということにしたが
って決定することが可能である。センスアンプ回路１０
０へのデータ入力、ＩＮ信号１０６及びＩＮ補元信号１
０８は、データ入力信号の状態に基づいて効果的にスワ
ップ即ち交換される。センスアンプ回路１００は、常に
データ入力信号の状態を検知し、且つ図３の回路と異な
り、ラッチすることはない。
号の状態に依存して異なる電流源をイネーブル即ち動作
可能状態とさせることによって、ＸＯＲ段及びＸＮＯＲ
段をセンスアンプ内に吸収させている。センスイネーブ
ル１信号１０２及びセンスイネーブル２信号１０４の状
態は、ここには示していないが、図１のデータ入力信号
２０に類似したデータ入力信号の派生したものである。
センスイネーブル１信号１０２は、データ入力信号が高
論理レベルであり電流源トランジスタ１１０を導通状態
とさせる場合に高論理レベルとすることが可能である
が、データ入力信号が低論理レベルにある場合には、常
に低論理レベルである。逆に、センスイネーブル２信号
１０４は、データ入力信号が低論理レベルであって電流
源トランジスタ１１２を導通状態とさせる場合に高論理
レベルとなることが可能であるが、データ入力信号が高
論理レベルである場合には常に低論理レベルである。こ
のセンスイネーブル１信号１０２及びセンスイネーブル
２信号１０４の定義は任意的なものであり、特定のセン
スアンプにとって何が適切であるかということにしたが
って決定することが可能である。センスアンプ回路１０
０へのデータ入力、ＩＮ信号１０６及びＩＮ補元信号１
０８は、データ入力信号の状態に基づいて効果的にスワ
ップ即ち交換される。センスアンプ回路１００は、常に
データ入力信号の状態を検知し、且つ図３の回路と異な
り、ラッチすることはない。
【００２２】センスアンプ回路１００は、同一のセンス
イネーブル制御機構を維持したままで、例えば差動増幅
器及び交差結合型増幅器等の種々のタイプのセンスアン
プへ適用することが可能である。図５を参照すると、本
発明の三番目の好適実施例に基づいて構成された差動セ
ンスアンプ回路１３０が示されている。差動センスアン
プ回路１３０は、Ｐチャンネル負荷トランジスタ１２２
及び１２４がＰチャンネル負荷トランジスタ１５２及び
１５４で置換されており、且つバイアス信号１５６が図
示した如くＰチャンネル負荷トランジスタ１５２及び１
５４のゲートへ接続されていると言う点において図４の
センスアンプ回路１００と異なっている。更に、二つの
出力信号があり、即ちＯＵＴ（出力）信号１５９及びＯ
ＵＴ（出力）補元信号１５８である。
イネーブル制御機構を維持したままで、例えば差動増幅
器及び交差結合型増幅器等の種々のタイプのセンスアン
プへ適用することが可能である。図５を参照すると、本
発明の三番目の好適実施例に基づいて構成された差動セ
ンスアンプ回路１３０が示されている。差動センスアン
プ回路１３０は、Ｐチャンネル負荷トランジスタ１２２
及び１２４がＰチャンネル負荷トランジスタ１５２及び
１５４で置換されており、且つバイアス信号１５６が図
示した如くＰチャンネル負荷トランジスタ１５２及び１
５４のゲートへ接続されていると言う点において図４の
センスアンプ回路１００と異なっている。更に、二つの
出力信号があり、即ちＯＵＴ（出力）信号１５９及びＯ
ＵＴ（出力）補元信号１５８である。
【００２３】センスイネーブル１信号１３２及びセンス
イネーブル２信号１３４は夫々電流源Ｎチャンネルトラ
ンジスタ１４０及び１４２へ供給される。トランジスタ
１４０のソース／ドレインはトランジスタ１４４及び１
５０の共通ソース／ドレイン接続部へ接続されており、
且つトランジスタ１４２のソース／ドレインはトランジ
スタ１４６及び１４８の共通ソース／ドレイン接続部へ
接続している。ＩＮ信号１３６はＮチャンネルトランジ
スタ１４４及び１４６のゲートへ供給され、一方ＩＮ補
元信号１３８はＮチャンネルトランジスタ１４８及び１
５０のゲートへ供給される。Ｐチャンネルトランジスタ
１５２及び１５４のゲートは相互に接続されると共にバ
イアス信号１５６を受取る。トランジスタ１５２のソー
ス／ドレイン接続部はトランジスタ１４４及び１４８の
共通ソース／ドレイン接続部へ接続しており、この接続
部によって形成される電気的ノードはＯＵＴ補元信号１
５８によって表わされる。トランジスタ１５４のソース
／ドレイン接続部はトランジスタ１４６及び１５０の共
通ソース／ドレイン接続部へ接続しており、この接続部
によって形成される電気的ノードはＯＵＴ信号１５９に
よって表わされる。Ｐチャンネルトランジスタ１５２及
び１５４の両方のソース／ドレイン接続部は電源電圧Ｖ
CCへ接続している。当業者にとって明らかな如く、図５
のトランジスタは、本発明の技術的範囲を逸脱すること
なしに回路１３０を僅かに変更するだけで、Ｐチャンネ
ル及びＮチャンネルのいずれとすることも可能である。
イネーブル２信号１３４は夫々電流源Ｎチャンネルトラ
ンジスタ１４０及び１４２へ供給される。トランジスタ
１４０のソース／ドレインはトランジスタ１４４及び１
５０の共通ソース／ドレイン接続部へ接続されており、
且つトランジスタ１４２のソース／ドレインはトランジ
スタ１４６及び１４８の共通ソース／ドレイン接続部へ
接続している。ＩＮ信号１３６はＮチャンネルトランジ
スタ１４４及び１４６のゲートへ供給され、一方ＩＮ補
元信号１３８はＮチャンネルトランジスタ１４８及び１
５０のゲートへ供給される。Ｐチャンネルトランジスタ
１５２及び１５４のゲートは相互に接続されると共にバ
イアス信号１５６を受取る。トランジスタ１５２のソー
ス／ドレイン接続部はトランジスタ１４４及び１４８の
共通ソース／ドレイン接続部へ接続しており、この接続
部によって形成される電気的ノードはＯＵＴ補元信号１
５８によって表わされる。トランジスタ１５４のソース
／ドレイン接続部はトランジスタ１４６及び１５０の共
通ソース／ドレイン接続部へ接続しており、この接続部
によって形成される電気的ノードはＯＵＴ信号１５９に
よって表わされる。Ｐチャンネルトランジスタ１５２及
び１５４の両方のソース／ドレイン接続部は電源電圧Ｖ
CCへ接続している。当業者にとって明らかな如く、図５
のトランジスタは、本発明の技術的範囲を逸脱すること
なしに回路１３０を僅かに変更するだけで、Ｐチャンネ
ル及びＮチャンネルのいずれとすることも可能である。
【００２４】差動センスアンプ回路１３０は、データ入
力信号の状態に依存して異なる電流源をイネーブル即ち
動作可能状態とさせることによって、従来技術のＸＯＲ
及びＸＮＯＲ段をセンスアンプ内に吸収させている。セ
ンスイネーブル１信号１３２及びセンスイネーブル２信
号１３４の状態は、ここには示していないが図１のデー
タ入力信号２０と類似したデータ入力信号から派生され
る。このデータ入力信号は、差動センスアンプ回路１３
０の検知動作に対して同期させることが可能であり、且
つその同期はエッジ遷移検知パルス（ＥＴＤ）、マスタ
ークロック、又はその他の任意の適宜の同期手段を使用
することによって達成することが可能である。センスイ
ネーブル１信号１３２は、データ入力信号が高論理レベ
ルである場合に高論理レベルとすることが可能である
が、データ入力信号が低論理レベルである場合には常に
低論理レベルである。逆にセンスイネーブル２信号１３
４は、データ入力信号が低論理レベルである場合に高論
理レベルとすることが可能であるが、データ入力信号が
高論理レベルである場合には常に低論理レベルである。
差動センスアンプ回路１３０へのデータ入力、ＩＮ信号
１３６及びＩＮ補元信号１３８は、データ入力信号の状
態に基づいて効果的にスワップ即ち交換される。差動セ
ンスアンプ回路１３０は、常に、データ入力信号の状態
を検知し、且つ図３の回路と異なり、ラッチすることは
ない。
力信号の状態に依存して異なる電流源をイネーブル即ち
動作可能状態とさせることによって、従来技術のＸＯＲ
及びＸＮＯＲ段をセンスアンプ内に吸収させている。セ
ンスイネーブル１信号１３２及びセンスイネーブル２信
号１３４の状態は、ここには示していないが図１のデー
タ入力信号２０と類似したデータ入力信号から派生され
る。このデータ入力信号は、差動センスアンプ回路１３
０の検知動作に対して同期させることが可能であり、且
つその同期はエッジ遷移検知パルス（ＥＴＤ）、マスタ
ークロック、又はその他の任意の適宜の同期手段を使用
することによって達成することが可能である。センスイ
ネーブル１信号１３２は、データ入力信号が高論理レベ
ルである場合に高論理レベルとすることが可能である
が、データ入力信号が低論理レベルである場合には常に
低論理レベルである。逆にセンスイネーブル２信号１３
４は、データ入力信号が低論理レベルである場合に高論
理レベルとすることが可能であるが、データ入力信号が
高論理レベルである場合には常に低論理レベルである。
差動センスアンプ回路１３０へのデータ入力、ＩＮ信号
１３６及びＩＮ補元信号１３８は、データ入力信号の状
態に基づいて効果的にスワップ即ち交換される。差動セ
ンスアンプ回路１３０は、常に、データ入力信号の状態
を検知し、且つ図３の回路と異なり、ラッチすることは
ない。
【００２５】図６を参照すると、本発明の四番目の好適
実施例に基づいて構成された交差結合型センスアンプ回
路１６０が示されている。交差結合型センスアンプ回路
１６０は、図示した如くＰチャンネル負荷トランジスタ
１２２及び１２４が交差結合型Ｐチャンネル負荷トラン
ジスタ１８２及び１８４で置換されている点において図
４のセンスアンプ回路１００と異なっている。更に、二
つの出力信号があり、即ちＯＵＴ信号１８８及びＯＵＴ
補元信号１８６である。
実施例に基づいて構成された交差結合型センスアンプ回
路１６０が示されている。交差結合型センスアンプ回路
１６０は、図示した如くＰチャンネル負荷トランジスタ
１２２及び１２４が交差結合型Ｐチャンネル負荷トラン
ジスタ１８２及び１８４で置換されている点において図
４のセンスアンプ回路１００と異なっている。更に、二
つの出力信号があり、即ちＯＵＴ信号１８８及びＯＵＴ
補元信号１８６である。
【００２６】センスイネーブル１信号１６２及びセンス
イネーブル２信号１６４は、電流源Ｎチャンネルトラン
ジスタ１７０及び１７２へ夫々供給される。トランジス
タ１７０のソース／ドレインはトランジスタ１７４及び
１８０の共通ソース／ドレイン接続部へ接続しており、
且つトランジスタ１７２のソース／ドレインはトランジ
スタ１７６及び１７８の共通ソース／ドレイン接続部へ
接続している。ＩＮ信号１６６はＮチャンネルトランジ
スタ１７４及び１７６のゲートへ供給され、一方ＩＮ補
元信号１６８はＮチャンネルトランジスタ１７８及び１
８０のゲートへ供給される。Ｐチャンネルトランジスタ
１８２及び１８４は交差結合されており、従ってＰチャ
ンネルトランジスタ１８２のゲートはＰチャンネルトラ
ンジスタ１８４のソース／ドレインへ接続しており、且
つＮチャンネルトランジスタ１７６及び１８０の共通ソ
ース／ドレイン接続部へ接続しており、ＯＵＴ信号１８
８はこの接続部によって定義される電気的ノードによっ
て表わされる。同様に、Ｐチャンネルトランジスタ１８
４のゲートはＰチャンネルトランジスタ１８２のソース
／ドレインへ接続すると共にＮチャンネルトランジスタ
１７４及び１７８の共通ソース／ドレイン接続部へ接続
しており、ＯＵＴ補元信号１８６はこの接続部によって
定義される電気的ノードによって表わされる。Ｐチャン
ネルトランジスタ１８２及び１８４の両方のソース／ド
レイン接続部は電源電圧ＶCCへ接続している。当業者に
とって明らかな如く、図９のトランジスタは、本発明の
技術的範囲を逸脱することなしに、回路１６０を僅かに
変更するだけで、Ｐチャンネル及びＮチャンネルのいず
れかとすることが可能である。交差結合型センスアンプ
回路１６０は、データ入力信号の状態に依存して、異な
る電流源をイネーブル即ち動作可能状態とさせることに
よって、従来技術のＸＯＲ及びＸＮＯＲ段をセンスアン
プ内に吸収させている。データ入力信号は交差結合型セ
ンスアンプ回路１６０の検知動作に対して同期させるこ
とが可能であり、且つその同期は、エッジ遷移検知パル
ス（ＥＴＤ）、マスタークロック、又はその他の適宜の
同期手段によって達成することが可能である。センスイ
ネーブル１信号１６２及びセンスイネーブル２信号１６
４の状態は、ここには示していないが図１のデータ入力
信号２０に類似したデータ入力信号から派生することが
可能である。センスイネーブル１信号１６２は、データ
入力信号が高論理レベルである場合に高論理レベルとす
ることが可能であるが、データ入力信号が低論理レベル
にある場合には常に低論理レベルである。逆に、センス
イネーブル２信号１６４は、データ入力信号が低論理レ
ベルにある場合には高論理レベルとすることが可能であ
るが、データ入力信号が高論理レベルにある場合には常
に低論理レベルである。交差結合型センスアンプ回路１
６０へのデータ入力、ＩＮ信号１６６及びＩＮ補元信号
１６８は、データ入力信号の状態に基づいて効果的にス
ワップ即ち交換される。交差結合型センスアンプ回路１
６０は、常に、データ入力信号の状態を検知し、従って
ラッチすることはない。
イネーブル２信号１６４は、電流源Ｎチャンネルトラン
ジスタ１７０及び１７２へ夫々供給される。トランジス
タ１７０のソース／ドレインはトランジスタ１７４及び
１８０の共通ソース／ドレイン接続部へ接続しており、
且つトランジスタ１７２のソース／ドレインはトランジ
スタ１７６及び１７８の共通ソース／ドレイン接続部へ
接続している。ＩＮ信号１６６はＮチャンネルトランジ
スタ１７４及び１７６のゲートへ供給され、一方ＩＮ補
元信号１６８はＮチャンネルトランジスタ１７８及び１
８０のゲートへ供給される。Ｐチャンネルトランジスタ
１８２及び１８４は交差結合されており、従ってＰチャ
ンネルトランジスタ１８２のゲートはＰチャンネルトラ
ンジスタ１８４のソース／ドレインへ接続しており、且
つＮチャンネルトランジスタ１７６及び１８０の共通ソ
ース／ドレイン接続部へ接続しており、ＯＵＴ信号１８
８はこの接続部によって定義される電気的ノードによっ
て表わされる。同様に、Ｐチャンネルトランジスタ１８
４のゲートはＰチャンネルトランジスタ１８２のソース
／ドレインへ接続すると共にＮチャンネルトランジスタ
１７４及び１７８の共通ソース／ドレイン接続部へ接続
しており、ＯＵＴ補元信号１８６はこの接続部によって
定義される電気的ノードによって表わされる。Ｐチャン
ネルトランジスタ１８２及び１８４の両方のソース／ド
レイン接続部は電源電圧ＶCCへ接続している。当業者に
とって明らかな如く、図９のトランジスタは、本発明の
技術的範囲を逸脱することなしに、回路１６０を僅かに
変更するだけで、Ｐチャンネル及びＮチャンネルのいず
れかとすることが可能である。交差結合型センスアンプ
回路１６０は、データ入力信号の状態に依存して、異な
る電流源をイネーブル即ち動作可能状態とさせることに
よって、従来技術のＸＯＲ及びＸＮＯＲ段をセンスアン
プ内に吸収させている。データ入力信号は交差結合型セ
ンスアンプ回路１６０の検知動作に対して同期させるこ
とが可能であり、且つその同期は、エッジ遷移検知パル
ス（ＥＴＤ）、マスタークロック、又はその他の適宜の
同期手段によって達成することが可能である。センスイ
ネーブル１信号１６２及びセンスイネーブル２信号１６
４の状態は、ここには示していないが図１のデータ入力
信号２０に類似したデータ入力信号から派生することが
可能である。センスイネーブル１信号１６２は、データ
入力信号が高論理レベルである場合に高論理レベルとす
ることが可能であるが、データ入力信号が低論理レベル
にある場合には常に低論理レベルである。逆に、センス
イネーブル２信号１６４は、データ入力信号が低論理レ
ベルにある場合には高論理レベルとすることが可能であ
るが、データ入力信号が高論理レベルにある場合には常
に低論理レベルである。交差結合型センスアンプ回路１
６０へのデータ入力、ＩＮ信号１６６及びＩＮ補元信号
１６８は、データ入力信号の状態に基づいて効果的にス
ワップ即ち交換される。交差結合型センスアンプ回路１
６０は、常に、データ入力信号の状態を検知し、従って
ラッチすることはない。
【００２７】従来技術のＸＯＲ又はＸＮＯＲゲートは、
図４から区別される別のカレントミラー構成を使用して
タグＲＡＭのセンスアンプ内に吸収させることが可能で
ある。図７を参照すると、本発明の五番目の好適実施例
に基づいて構成されたカレントミラーセンスアンプ２０
０が示されている。センスイネーブル信号２０２はＮチ
ャンネルトランジスタ２１２へ供給される。データ入力
補元信号２０４はイネーブル対トランジスタを形成する
Ｎチャンネルトランジスタ２１４及び２１６のゲートへ
供給され、データ入力信号２０６は別のイネーブル対ト
ランジスタを形成するＮチャンネルトランジスタ２１８
及び２２０のゲートへ供給される。従って、図４及び図
７の間の差異は、データ入力信号２０６及びデータ入力
補元信号２０４に対応するトランジスタが、ＩＮ信号２
１０及びＩＮ補元信号２０８に対応するトランジスタと
直列に付加されているという点である。データ入力信号
２０６及びデータ入力補元信号２０４は、図示した如く
センスアンプ回路２００へ直接的に供給されるＣＭＯＳ
信号である。データ入力信号２０６及びデータ入力補元
信号２０４は回路２００の検知動作に対して同期させる
ことが可能であり、且つその同期はエッジ遷移検知パル
ス（ＥＴＤ）、マスタークロック、又はその他の任意の
適宜の同期手段を使用して達成することが可能である。
ＩＮ信号２１０はＮチャンネルトランジスタ２２４及び
２２６のゲートへ供給され、且つＩＮ補元信号２０８は
Ｎチャンネルトランジスタ２２２及び２２８のゲートへ
供給される。Ｎチャンネルトランジスタ２２６及び２２
８は、Ｎチャンネルトランジスタ２２２及び２２４と同
じく、差動対トランジスタを形成している。
図４から区別される別のカレントミラー構成を使用して
タグＲＡＭのセンスアンプ内に吸収させることが可能で
ある。図７を参照すると、本発明の五番目の好適実施例
に基づいて構成されたカレントミラーセンスアンプ２０
０が示されている。センスイネーブル信号２０２はＮチ
ャンネルトランジスタ２１２へ供給される。データ入力
補元信号２０４はイネーブル対トランジスタを形成する
Ｎチャンネルトランジスタ２１４及び２１６のゲートへ
供給され、データ入力信号２０６は別のイネーブル対ト
ランジスタを形成するＮチャンネルトランジスタ２１８
及び２２０のゲートへ供給される。従って、図４及び図
７の間の差異は、データ入力信号２０６及びデータ入力
補元信号２０４に対応するトランジスタが、ＩＮ信号２
１０及びＩＮ補元信号２０８に対応するトランジスタと
直列に付加されているという点である。データ入力信号
２０６及びデータ入力補元信号２０４は、図示した如く
センスアンプ回路２００へ直接的に供給されるＣＭＯＳ
信号である。データ入力信号２０６及びデータ入力補元
信号２０４は回路２００の検知動作に対して同期させる
ことが可能であり、且つその同期はエッジ遷移検知パル
ス（ＥＴＤ）、マスタークロック、又はその他の任意の
適宜の同期手段を使用して達成することが可能である。
ＩＮ信号２１０はＮチャンネルトランジスタ２２４及び
２２６のゲートへ供給され、且つＩＮ補元信号２０８は
Ｎチャンネルトランジスタ２２２及び２２８のゲートへ
供給される。Ｎチャンネルトランジスタ２２６及び２２
８は、Ｎチャンネルトランジスタ２２２及び２２４と同
じく、差動対トランジスタを形成している。
【００２８】Ｐチャンネル負荷トランジスタ２３０及び
２３２のゲートはＰチャンネルトランジスタ２３０のソ
ース／ドレインへ接続すると共に、Ｎチャンネルトラン
ジスタ２１４及び２１８の共通ソース／ドレイン接続部
へ接続している。ＯＵＴ（出力）信号２３４は、Ｐチャ
ンネルトランジスタ２３２のソース／ドレイン接続部を
Ｎチャンネルトランジスタ２１６及び２２０の共通ソー
ス／ドレイン接続部へ接続している電気的ノードによっ
て定義される。トランジスタ２１４，２１８，２２０，
２１６のソース／ドレインはトランジスタ２２２，２２
６，２２８，２２４の対応するソース／ドレインへ接続
している。トランジスタ２２２，２２６，２２８，２２
４のその他のソース／ドレインは、トランジスタ２１２
のソース／ドレインへ接続している共通ソース／ドレイ
ン接続部を形成している。図４の如く、電流源センスア
ンプ２００は単に一つの出力信号即ちＯＵＴ信号２３４
を有するのみであり、従って、差動出力センスアンプで
はない。
２３２のゲートはＰチャンネルトランジスタ２３０のソ
ース／ドレインへ接続すると共に、Ｎチャンネルトラン
ジスタ２１４及び２１８の共通ソース／ドレイン接続部
へ接続している。ＯＵＴ（出力）信号２３４は、Ｐチャ
ンネルトランジスタ２３２のソース／ドレイン接続部を
Ｎチャンネルトランジスタ２１６及び２２０の共通ソー
ス／ドレイン接続部へ接続している電気的ノードによっ
て定義される。トランジスタ２１４，２１８，２２０，
２１６のソース／ドレインはトランジスタ２２２，２２
６，２２８，２２４の対応するソース／ドレインへ接続
している。トランジスタ２２２，２２６，２２８，２２
４のその他のソース／ドレインは、トランジスタ２１２
のソース／ドレインへ接続している共通ソース／ドレイ
ン接続部を形成している。図４の如く、電流源センスア
ンプ２００は単に一つの出力信号即ちＯＵＴ信号２３４
を有するのみであり、従って、差動出力センスアンプで
はない。
【００２９】センスイネーブル信号２０２はデータ入力
信号の関数ではなく、その点において、カレントミラー
センスアンプ回路２００は図４，５，６のものと異なっ
ている。センスイネーブル信号２０２が高論理レベルで
あると、カレントミラーセンスアンプ回路２００が検知
動作を行ない、且つデータ入力信号２０６及びデータ入
力補元信号２０４の状態がＮチャンネルトランジスタ２
１８，２２０，２１４，２１６を制御してＯＵＴ信号２
３４の状態を決定する。カレントミラーセンスアンプ回
路２００へのデータ入力、ＩＮ信号２１０及びＩＮ補元
信号２０８はデータ入力信号の状態に基づいて効果的に
スワップ即ち交換される。然しながら、センスイネーブ
ル信号２０２が低論理レベルであると、カレントミラー
センスアンプ回路２００は検知を行なうことはない。カ
レントミラーセンスアンプ回路２００はラッチしないの
で、それは図３の回路７０と異なっている。
信号の関数ではなく、その点において、カレントミラー
センスアンプ回路２００は図４，５，６のものと異なっ
ている。センスイネーブル信号２０２が高論理レベルで
あると、カレントミラーセンスアンプ回路２００が検知
動作を行ない、且つデータ入力信号２０６及びデータ入
力補元信号２０４の状態がＮチャンネルトランジスタ２
１８，２２０，２１４，２１６を制御してＯＵＴ信号２
３４の状態を決定する。カレントミラーセンスアンプ回
路２００へのデータ入力、ＩＮ信号２１０及びＩＮ補元
信号２０８はデータ入力信号の状態に基づいて効果的に
スワップ即ち交換される。然しながら、センスイネーブ
ル信号２０２が低論理レベルであると、カレントミラー
センスアンプ回路２００は検知を行なうことはない。カ
レントミラーセンスアンプ回路２００はラッチしないの
で、それは図３の回路７０と異なっている。
【００３０】カレントミラーセンスアンプ回路２００
は、同一のセンスイネーブル制御回路を維持したまま
で、例えば差動増幅器及び交差結合型増幅器等の種々の
タイプのセンスアンプへ適合させることが可能である。
図８を参照すると、本発明の６番目の好適実施例に基づ
いて構成された差動センスアンプ回路２４０が示されて
いる。差動センスアンプ回路２４０は、Ｐチャンネル負
荷トランジスタ２３０及び２３２がＰチャンネル付加ト
ランジスタ２７０及び２７２で置換されており、且つバ
イアス信号２７４が図示した如くＰチャンネル負荷トラ
ンジスタ２７０及び２７２のゲートへ印加されていると
いう点において図７のカレントミラーセンスアンプ回路
２００と異なっている。更に、二つの出力信号があり、
即ちＯＵＴ信号２７６及びＯＵＴ補元信号２７８であ
り、従って差動センスアンプ回路２４０は差動出力信号
を受取る。
は、同一のセンスイネーブル制御回路を維持したまま
で、例えば差動増幅器及び交差結合型増幅器等の種々の
タイプのセンスアンプへ適合させることが可能である。
図８を参照すると、本発明の６番目の好適実施例に基づ
いて構成された差動センスアンプ回路２４０が示されて
いる。差動センスアンプ回路２４０は、Ｐチャンネル負
荷トランジスタ２３０及び２３２がＰチャンネル付加ト
ランジスタ２７０及び２７２で置換されており、且つバ
イアス信号２７４が図示した如くＰチャンネル負荷トラ
ンジスタ２７０及び２７２のゲートへ印加されていると
いう点において図７のカレントミラーセンスアンプ回路
２００と異なっている。更に、二つの出力信号があり、
即ちＯＵＴ信号２７６及びＯＵＴ補元信号２７８であ
り、従って差動センスアンプ回路２４０は差動出力信号
を受取る。
【００３１】センスイネーブル信号２４２はＮチャンネ
ルトランジスタ２５２へ供給され且つ図４，５，６の場
合における如くデータ入力信号の関数ではない。データ
入力補元信号２４４はＮチャンネルトランジスタ２５４
及び２５６へ供給され、データ入力信号２４６はＮチャ
ンネルトランジスタ２５８及び２６０のゲートへ供給さ
れる。従って、図５と図８との間の差異は、データ入力
信号２４６又はデータ入力補元信号２４４にいずれかに
対応するトランジスタが、ＩＮ信号２５０及びＩＮ補元
信号２４８に対応するトランジスタと直列に付加されて
いるという点である。データ入力信号２４６及びデータ
入力補元信号２４４は回路２４０の検知動作に対して同
期させることが可能であり、且つその同期はエッジ遷移
検知パルス（ＥＴＤ）、マスタークロック、又はその他
の任意の適宜の同期手段を使用して達成することが可能
である。ＩＮ信号２５０はＮチャンネルトランジスタ２
６４及び２６６のゲートへ供給され、且つＩＮ補元信号
２４８はＮチャンネルトランジスタ２６２及び２６８の
ゲートへ供給される。
ルトランジスタ２５２へ供給され且つ図４，５，６の場
合における如くデータ入力信号の関数ではない。データ
入力補元信号２４４はＮチャンネルトランジスタ２５４
及び２５６へ供給され、データ入力信号２４６はＮチャ
ンネルトランジスタ２５８及び２６０のゲートへ供給さ
れる。従って、図５と図８との間の差異は、データ入力
信号２４６又はデータ入力補元信号２４４にいずれかに
対応するトランジスタが、ＩＮ信号２５０及びＩＮ補元
信号２４８に対応するトランジスタと直列に付加されて
いるという点である。データ入力信号２４６及びデータ
入力補元信号２４４は回路２４０の検知動作に対して同
期させることが可能であり、且つその同期はエッジ遷移
検知パルス（ＥＴＤ）、マスタークロック、又はその他
の任意の適宜の同期手段を使用して達成することが可能
である。ＩＮ信号２５０はＮチャンネルトランジスタ２
６４及び２６６のゲートへ供給され、且つＩＮ補元信号
２４８はＮチャンネルトランジスタ２６２及び２６８の
ゲートへ供給される。
【００３２】Ｐチャンネルトランジスタ２７０のソース
／ドレインはＮチャンネルトランジスタ２５４及び２５
８の共通ソース／ドレイン接続部へ接続している。出力
補元信号２７８はこの接続部によって定義される電気的
ノードによって表わされる。Ｐチャンネルトランジスタ
２７２のソース／ドレインはＮチャンネルトランジスタ
２５６及び２６０の共通ソース／ドレイン接続部へ接続
されている。ＯＵＴ信号２７６はこの接続部によって定
義される電気的ノードによって表わされる。トランジス
タ２５４，２５８，２６０，２５６のソース／ドレイン
はトランジスタ２６２，２６６，２６８，２６４のソー
ス／ドレインへ接続している。トランジスタ２６２，２
６６，２６８，２６４のその他のソース／ドレインは、
トランジスタ２５２のソース／ドレインへ接続している
共通ソース／ドレイン接続部を形成している。Ｐチャン
ネルトランジスタ２７０及び２７２の両方のソース／ド
レイン接続部は電源電圧ＶCCへ接続している。当業者に
とって明らかな如く、図８のトランジスタは、本発明の
技術的範囲を逸脱することなしに回路２４０を僅かに変
更させるだけでＰチャンネル及びＮチャンネルのいずれ
とすることも可能である。
／ドレインはＮチャンネルトランジスタ２５４及び２５
８の共通ソース／ドレイン接続部へ接続している。出力
補元信号２７８はこの接続部によって定義される電気的
ノードによって表わされる。Ｐチャンネルトランジスタ
２７２のソース／ドレインはＮチャンネルトランジスタ
２５６及び２６０の共通ソース／ドレイン接続部へ接続
されている。ＯＵＴ信号２７６はこの接続部によって定
義される電気的ノードによって表わされる。トランジス
タ２５４，２５８，２６０，２５６のソース／ドレイン
はトランジスタ２６２，２６６，２６８，２６４のソー
ス／ドレインへ接続している。トランジスタ２６２，２
６６，２６８，２６４のその他のソース／ドレインは、
トランジスタ２５２のソース／ドレインへ接続している
共通ソース／ドレイン接続部を形成している。Ｐチャン
ネルトランジスタ２７０及び２７２の両方のソース／ド
レイン接続部は電源電圧ＶCCへ接続している。当業者に
とって明らかな如く、図８のトランジスタは、本発明の
技術的範囲を逸脱することなしに回路２４０を僅かに変
更させるだけでＰチャンネル及びＮチャンネルのいずれ
とすることも可能である。
【００３３】差動センスアンプ回路２４０は、従来技術
のＸＯＲ及びＸＮＯＲ段をセンスアンプ内に吸収させて
いる。センスイネーブル信号２４２が高論理レベルであ
る場合には、差動センスアンプ回路２４０が検知を行な
い、且つデータ入力信号２４６及びデータ入力補元信号
２４４の状態がＮチャンネルトランジスタ２５８，２６
０，２５４，２５６を制御して、ＯＵＴ信号２７２及び
ＯＵＴ補元信号２７８の状態を決定する。差動センスア
ンプ回路２４０へのデータ入力、ＩＮ信号２５０及びＩ
Ｎ補元信号２４８はデータ入力信号の状態に基づいて効
果的にスワップされる。然しながら、センスイネーブル
信号２４２が低論理レベルである場合には、差動センス
アンプ回路２４０は検知動作を行なうことはない。差動
センスアンプ回路２００はラッチしないので、それは図
３の回路７０と異なっている。
のＸＯＲ及びＸＮＯＲ段をセンスアンプ内に吸収させて
いる。センスイネーブル信号２４２が高論理レベルであ
る場合には、差動センスアンプ回路２４０が検知を行な
い、且つデータ入力信号２４６及びデータ入力補元信号
２４４の状態がＮチャンネルトランジスタ２５８，２６
０，２５４，２５６を制御して、ＯＵＴ信号２７２及び
ＯＵＴ補元信号２７８の状態を決定する。差動センスア
ンプ回路２４０へのデータ入力、ＩＮ信号２５０及びＩ
Ｎ補元信号２４８はデータ入力信号の状態に基づいて効
果的にスワップされる。然しながら、センスイネーブル
信号２４２が低論理レベルである場合には、差動センス
アンプ回路２４０は検知動作を行なうことはない。差動
センスアンプ回路２００はラッチしないので、それは図
３の回路７０と異なっている。
【００３４】図９を参照すると、本発明の七番目の好適
実施例に基づいて構成された交差結合型センスアンプ回
路２８０が示されている。交差結合型センスアンプ回路
２８０は、Ｐチャンネル負荷トランジスタ２３０及び２
３２が交差結合されたＰチャンネル負荷トランジスタ３
１０及び３１２で置換されているという点において図７
の回路２００と異なっている。更に、二つの出力信号が
あり、即ちＯＵＴ信号３１６及びＯＵＴ補元信号３１４
であり、従って交差結合型センスアンプ回路２８０は差
動出力信号を受取る。
実施例に基づいて構成された交差結合型センスアンプ回
路２８０が示されている。交差結合型センスアンプ回路
２８０は、Ｐチャンネル負荷トランジスタ２３０及び２
３２が交差結合されたＰチャンネル負荷トランジスタ３
１０及び３１２で置換されているという点において図７
の回路２００と異なっている。更に、二つの出力信号が
あり、即ちＯＵＴ信号３１６及びＯＵＴ補元信号３１４
であり、従って交差結合型センスアンプ回路２８０は差
動出力信号を受取る。
【００３５】センスイネーブル信号２８２はＮチャンネ
ルトランジスタ２９２へ供給され且つ図４，５，６にお
ける場合の如くデータ入力信号の関数ではない。データ
入力補元信号２８４はＮチャンネルトランジスタ２９４
及び２９６へ供給され、データ入力信号２８６はＮチャ
ンネルトランジスタ２９８及び３００のゲートへ供給さ
れる。従って、図６と図９との差異は、データ入力信号
２８６及びデータ入力補元信号２８４に対応するトラン
ジスタが、ＩＮ信号２９０及びＩＮ補元信号２８８に対
応するトランジスタに直列して付加されているという点
である。データ入力信号２８６及びデータ入力補元信号
２８４は回路２８０の検知動作に対して同期させること
が可能であり、且つその同期はエッジ遷移検知パルス
（ＥＴＤ）、マスタークロック、又はその他の任意の適
宜の同期手段を使用して達成することが可能である。Ｉ
Ｎ信号２９０はＮチャンネルトランジスタ３０４及び３
０６のゲートへ供給され、且つＩＮ補元信号２８８はＮ
チャンネルトランジスタ３０２及び３０８のゲートへ供
給される。
ルトランジスタ２９２へ供給され且つ図４，５，６にお
ける場合の如くデータ入力信号の関数ではない。データ
入力補元信号２８４はＮチャンネルトランジスタ２９４
及び２９６へ供給され、データ入力信号２８６はＮチャ
ンネルトランジスタ２９８及び３００のゲートへ供給さ
れる。従って、図６と図９との差異は、データ入力信号
２８６及びデータ入力補元信号２８４に対応するトラン
ジスタが、ＩＮ信号２９０及びＩＮ補元信号２８８に対
応するトランジスタに直列して付加されているという点
である。データ入力信号２８６及びデータ入力補元信号
２８４は回路２８０の検知動作に対して同期させること
が可能であり、且つその同期はエッジ遷移検知パルス
（ＥＴＤ）、マスタークロック、又はその他の任意の適
宜の同期手段を使用して達成することが可能である。Ｉ
Ｎ信号２９０はＮチャンネルトランジスタ３０４及び３
０６のゲートへ供給され、且つＩＮ補元信号２８８はＮ
チャンネルトランジスタ３０２及び３０８のゲートへ供
給される。
【００３６】Ｐチャンネルトランジスタ３１０及び３１
２は交差結合されており、従ってＰチャンネルトランジ
スタ３１０のゲートはＰチャンネルトランジスタ３１２
のソース／ドレイン接続部へ接続されると共にＮチャン
ネルトランジスタ２９６及び３００の共通ソース／ドレ
イン接続部へ接続しており、ＯＵＴ信号３１６はこの接
続部によって定義される電気的ノードによって表わされ
る。同様に、Ｐチャンネルトランジスタ３１２のゲート
はＰチャンネルトランジスタ３１０のソース／ドレイン
接続部へ接続されると共に、Ｎチャンネルトランジスタ
２９４及び２９８の共通ソース／ドレイン接続部へ接続
しており、ＯＵＴ補元信号３１４はこの接続部によって
定義される電気的ノードによって表わされる。トランジ
スタ２９４，２９８，３００，２９６のソース／ドレイ
ンはトランジスタ３０２，３０６，３０８，３０４のソ
ース／ドレインへ接続している。トランジスタ３０２，
３０６，３０８，３０４のその他のソース／ドレインは
共通ソース／ドレイン接続部を形成しており、それは図
示した如くトランジスタ２９２のソース／ドレインへ接
続している。Ｐチャンネルトランジスタ３１０及び３１
２の両方のソース／ドレイン接続部は電源電圧ＶCCへ接
続している。当業者にとって明らかな如く、図９のトラ
ンジスタは、本発明の技術的範囲を逸脱することなしに
回路２８０を僅かに変更するだけでＰチャンネル及びＮ
チャンネルのいずれとすることも可能である。
２は交差結合されており、従ってＰチャンネルトランジ
スタ３１０のゲートはＰチャンネルトランジスタ３１２
のソース／ドレイン接続部へ接続されると共にＮチャン
ネルトランジスタ２９６及び３００の共通ソース／ドレ
イン接続部へ接続しており、ＯＵＴ信号３１６はこの接
続部によって定義される電気的ノードによって表わされ
る。同様に、Ｐチャンネルトランジスタ３１２のゲート
はＰチャンネルトランジスタ３１０のソース／ドレイン
接続部へ接続されると共に、Ｎチャンネルトランジスタ
２９４及び２９８の共通ソース／ドレイン接続部へ接続
しており、ＯＵＴ補元信号３１４はこの接続部によって
定義される電気的ノードによって表わされる。トランジ
スタ２９４，２９８，３００，２９６のソース／ドレイ
ンはトランジスタ３０２，３０６，３０８，３０４のソ
ース／ドレインへ接続している。トランジスタ３０２，
３０６，３０８，３０４のその他のソース／ドレインは
共通ソース／ドレイン接続部を形成しており、それは図
示した如くトランジスタ２９２のソース／ドレインへ接
続している。Ｐチャンネルトランジスタ３１０及び３１
２の両方のソース／ドレイン接続部は電源電圧ＶCCへ接
続している。当業者にとって明らかな如く、図９のトラ
ンジスタは、本発明の技術的範囲を逸脱することなしに
回路２８０を僅かに変更するだけでＰチャンネル及びＮ
チャンネルのいずれとすることも可能である。
【００３７】図７及び図８における如く、交差結合型セ
ンスアンプ回路２８０は、従来技術のＸＯＲ及びＸＮＯ
Ｒ段をセンスアンプ内に吸収させている。センスイネー
ブル信号２８２が高論理レベルであると、回路２８０が
検知を行ない、且つデータ入力信号２８６及びデータ入
力補元信号２８４の状態がＮチャンネルトランジスタ２
９８，３００及び２９４，２９６を制御し、ＯＵＴ信号
３１６及びＯＵＴ補元信号３１４の状態を決定する。交
差結合型センスアンプ回路２８０へのデータ入力、ＩＮ
信号２９０及びＩＮ補元信号２８８はデータ入力信号の
状態に基づいて効果的にスワップされる。然しながら、
センスイネーブル信号２８２が低論理レベルである場合
には、交差結合型センスアンプ回路２８０は検知を行な
うことはない。更に、回路２８０は、ラッチしないので
図３の回路７０と異なっている。上述した種々の実施例
の全ては、論理ゲート段の機能をセンスアンプ内に吸収
させることによって、従来技術のセンスアンプの外部の
論理ゲート段に関連する遅延を取除くという利点を提供
している。本発明によれば、センスアンプ入力は、デー
タ入力信号の派生信号とすることが可能であるか又は可
能でない場合のあるイネーブル又は分離信号等のセンス
アンプ制御信号に基づいてマルチプレクス即ち多重化動
作によって効果的にスワップ即ち交換される。このよう
なセンスイネーブル制御回路は、例えば差動センスアン
プ及び交差結合型センスアンプ等の多様なセンスアンプ
へ適用することが可能である。
ンスアンプ回路２８０は、従来技術のＸＯＲ及びＸＮＯ
Ｒ段をセンスアンプ内に吸収させている。センスイネー
ブル信号２８２が高論理レベルであると、回路２８０が
検知を行ない、且つデータ入力信号２８６及びデータ入
力補元信号２８４の状態がＮチャンネルトランジスタ２
９８，３００及び２９４，２９６を制御し、ＯＵＴ信号
３１６及びＯＵＴ補元信号３１４の状態を決定する。交
差結合型センスアンプ回路２８０へのデータ入力、ＩＮ
信号２９０及びＩＮ補元信号２８８はデータ入力信号の
状態に基づいて効果的にスワップされる。然しながら、
センスイネーブル信号２８２が低論理レベルである場合
には、交差結合型センスアンプ回路２８０は検知を行な
うことはない。更に、回路２８０は、ラッチしないので
図３の回路７０と異なっている。上述した種々の実施例
の全ては、論理ゲート段の機能をセンスアンプ内に吸収
させることによって、従来技術のセンスアンプの外部の
論理ゲート段に関連する遅延を取除くという利点を提供
している。本発明によれば、センスアンプ入力は、デー
タ入力信号の派生信号とすることが可能であるか又は可
能でない場合のあるイネーブル又は分離信号等のセンス
アンプ制御信号に基づいてマルチプレクス即ち多重化動
作によって効果的にスワップ即ち交換される。このよう
なセンスイネーブル制御回路は、例えば差動センスアン
プ及び交差結合型センスアンプ等の多様なセンスアンプ
へ適用することが可能である。
【００３８】上述した実施例に加えて、本発明は標準的
なセンスアンプの前に例えばＰチャンネルトランジスタ
又は列デコード選択トランジスタ等のマルチプレクサ装
置を単に配置することによって使用することが可能であ
り、従って例えばＩＮ及びＩＮ補元等のデータ入力信号
を選択的に通過させるか又は選択的に通過させ且つセン
スアンプの入力へスワップさせることが可能である。
なセンスアンプの前に例えばＰチャンネルトランジスタ
又は列デコード選択トランジスタ等のマルチプレクサ装
置を単に配置することによって使用することが可能であ
り、従って例えばＩＮ及びＩＮ補元等のデータ入力信号
を選択的に通過させるか又は選択的に通過させ且つセン
スアンプの入力へスワップさせることが可能である。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明はレベルシフト用センスアンプへ適
用することも可能である。更に、上述したトランジスタ
は、ゲート、ソース及びドレインの代わりにベース、エ
ミッタ及びコレクタ接続部を有するバイポーラトランジ
スタとすることも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明はレベルシフト用センスアンプへ適
用することも可能である。更に、上述したトランジスタ
は、ゲート、ソース及びドレインの代わりにベース、エ
ミッタ及びコレクタ接続部を有するバイポーラトランジ
スタとすることも可能である。
【図１】 従来技術に基づくセンスアンプ回路を示した
概略図。
概略図。
【図２】 本発明に基づくセンスアンプ回路を示した概
略ブロック図。
略ブロック図。
【図３】 本発明の第一の好適実施例に基づいて構成し
たセンスアンプ回路を示した概略図。
たセンスアンプ回路を示した概略図。
【図４】 本発明の第二の好適実施例に基づいて構成し
たセンスアンプ回路を示した概略図。
たセンスアンプ回路を示した概略図。
【図５】 本発明の第三の好適実施例に基づいて構成し
たセンスアンプ回路を示した概略図。
たセンスアンプ回路を示した概略図。
【図６】 本発明の第四の好適実施例に基づいて構成し
たセンスアンプ回路を示した概略図。
たセンスアンプ回路を示した概略図。
【図７】 本発明の第五好適実施例に基づいて構成した
センスアンプ回路を示した概略図。
センスアンプ回路を示した概略図。
【図８】 本発明の第六好適実施例に基づいて構成した
センスアンプ回路を示した概略図。
センスアンプ回路を示した概略図。
【図９】 本発明の第七好適実施例に基づいて構成した
センスアンプ回路を示した概略図。
センスアンプ回路を示した概略図。
１０ センスアンプ回路 １２ センスアンプ １４ データ入力信号 １６ データ補元入力信号 １８ データ出力信号 ２０ データ入力信号 ２２ ＸＮＯＲ論理ゲート ２４ 比較０信号 ２６ 比較１信号 ２８ 比較Ｎ信号 ３０ ＮＡＮＤ論理ゲート ３２ 一致補元信号 ４０ センスアンプ回路 ４２ データ入力補元派生信号 ４４ データ入力派生信号 ４８ ＩＮ（入力）信号 ５０，５２，５４，５６ マルチプレクサ ５８ センスアンプＩＮ補元信号 ６０ センスアンプＩＮ信号 ６２ センスアンプ ６４ センスアンプ出力信号
Claims (40)
- 【請求項１】 センスアンプ回路において、 第一センスアンプデータ入力信号と、第二センスアンプ
データ入力信号と、センスアンプデータ出力信号とを有
するセンスアンプが設けられており、 第一データ信号、第二データ信号、第三データ信号、第
四データ信号があり、前記第一データ信号及び前記第二
信号はメモリアレイからの信号であり、 前記第三データ信号及び第四データ信号の派生信号であ
る第一制御信号及び第二制御信号があり、 前記第一データ信号と、前記第二データ信号と、前記第
一制御信号と、前記第二制御信号とを入力信号として有
し且つ前記第一センスアンプデータ入力信号と前記第二
センスアンプデータ入力信号とを出力信号として発生す
るマルチプレクサ回路が設けられており、 前記第三データ信号が所定の論理状態に等しい場合に
は、前記マルチプレクサ回路が前記第一センスアンプデ
ータ入力信号を前記第二データ信号へマップすると共に
前記第二センスアンプデータ入力信号を前記第一データ
信号へマップし、且つ前記第四データ信号が所定の論理
状態に等しい場合には、前記マルチプレクサ回路が前記
第一センスアンプデータ入力信号を前記第一データ信号
へマップすると共に前記第二センスアンプデータ入力信
号を前記第二データ信号へマップするように前記第一制
御信号及び前記第二制御信号が前記マルチプレクサ回路
を制御する、ことを特徴とするセンスアンプ回路。 - 【請求項２】 請求項１において、前記センスアンプ回
路がタグＲＡＭ比較回路において使用するのに適したも
のであることを特徴とするセンスアンプ回路。 - 【請求項３】 請求項１において、前記第一データ信号
及び前記第二データ信号が差動信号対を形成することを
特徴とするセンスアンプ回路。 - 【請求項４】 請求項１において、前記センスアンプを
イネーブルさせることが可能であり、且つ前記センスア
ンプのイネーブル動作が前記第三データ信号及び前記第
四データ信号と同期されていることを特徴とするセンス
アンプ回路。 - 【請求項５】 請求項４において、前記イネーブル動作
がエッジ遷移検知（ＥＴＤ）パルスによって同期される
ことを特徴とするセンスアンプ回路。 - 【請求項６】 請求項４において、前記イネーブル動作
がマスタークロック信号により同期されることを特徴と
するセンスアンプ回路。 - 【請求項７】 請求項１において、前記第三データ信号
が前記第四データ信号の反転したものであることを特徴
とするセンスアンプ回路。 - 【請求項８】 請求項１において、前記マルチプレクサ
回路がパスゲートトランジスタから構成されていること
を特徴とするセンスアンプ回路。 - 【請求項９】 請求項１において、前記マルチプレクサ
回路が少なくとも１個のＰチャンネルトランジスタから
構成されていることを特徴とするセンスアンプ回路。 - 【請求項１０】 請求項１において、前記マルチプレク
サ回路が少なくとも１個の列デコード選択トランジスタ
から構成されていることを特徴とするセンスアンプ回
路。 - 【請求項１１】 センスアンプ回路において、 第一データ信号、第二データ信号、第三データ信号、第
四データ信号があり、前記第一データ信号及び前記第二
データ信号はメモリアレイからの信号であり、 前記第三データ信号及び前記第四データ信号の派生信号
である第一制御信号及び第二制御信号があり、前記第三
データ信号が第二所定論理レベルに等しい場合に前記第
一制御信号が第一所定論理レベルへ移行し且つ前記第四
データ信号が前記第二処理論理レベルに等しい場合に前
記第二制御信号が前記第一所定論理レベルへ移行し、 クロック信号があり、 前記第一データ信号と、前記第二データ信号と、前記第
一制御信号と、前記第二制御信号と、前記クロック信号
とを入力信号として受取るダイナミックセンスアンプが
設けられており、前記ダイナミックセンスアンプは第一
分離トランジスタ、第二分離トランジスタ、第三分離ト
ランジスタ、第四分離トランジスタ、第一トランジスタ
及び第二トランジスタとを有しており、各トランジスタ
は第一ソース／ドレイン接続部と、第二ソース／ドレイ
ン接続部と、ゲートとを有しており、第一出力信号が前
記第一分離トランジスタの第二ソース／ドレインと、前
記第三分離トランジスタの第二ソース／ドレインと、前
記第一トランジスタの第一ソース／ドレインとの接続に
よって画定され、第二出力信号は前記第二分離トランジ
スタの第二ソース／ドレインと、前記第四分離トランジ
スタの第二ソース／ドレインと、前記第二トランジスタ
の第一ソース／ドレインとの接続によって画定され、前
記第一出力信号は前記第二トランジスタのゲートへ接続
され、前記第二出力信号は前記第一トランジスタのゲー
トへ接続され、且つ前記第一トランジスタの第二ソース
／ドレインは前記第二トランジスタの第二ソース／ドレ
インへ接続され、前記第一データ信号は前記第一分離ト
ランジスタの第一ソース／ドレイン及び前記第四分離ト
ランジスタの第一ソース／ドレインへ接続され、前記第
二データ信号は前記第二分離トランジスタの第一ソース
／ドレイン及び前記第三分離トランジスタの第一ソース
／ドレインへ接続され、前記第一制御信号は前記第一分
離トランジスタのゲート及び前記第二分離トランジスタ
のゲートへ接続され、前記第二制御信号は前記第三分離
トランジスタのゲート及び前記第四分離トランジスタの
ゲートへ接続され、且つ前記第三データ信号が所定の論
理状態に等しい場合に、前記第一分離トランジスタ及び
前記第二分離トランジスタが導通状態となることが可能
であり、且つ前記第四データ信号が前記所定の論理状態
に等しい場合に、前記第三分離トランジスタ及び前記第
四分離トランジスタが導通状態となることが可能である
ように前記第一制御信号、前記第二制御信号、前記クロ
ック信号が前記ダイナミックセンスアンプを制御する、
ことを特徴とするセンスアンプ回路。 - 【請求項１２】 請求項１１において、前記第一分離ト
ランジスタ、前記第二分離トランジスタ、前記第三分離
トランジスタ、前記第四分離トランジスタがＰチャンネ
ルトランジスタであることを特徴とするセンスアンプ回
路。 - 【請求項１３】 請求項１１において、前記センスアン
プ回路がタグＲＡＭ比較回路において使用するのに適し
たものであることを特徴とするセンスアンプ回路。 - 【請求項１４】 請求項１１において、前記第一データ
信号及び前記第二データ信号が差動信号対を形成するこ
とを特徴とするセンスアンプ回路。 - 【請求項１５】 請求項１１において、前記第三データ
信号及び前記第四データ信号が前記第一制御信号の夫々
及び前記クロック信号の状態に同期されることを特徴と
するセンスアンプ回路。 - 【請求項１６】 請求項１５において、前記第三データ
信号及び前記第四データ信号がエッジ遷移検知（ＥＴ
Ｄ）パルスによって同期されることを特徴とするセンス
アンプ回路。 - 【請求項１７】 請求項１５において、前記第三データ
信号及び前記第四データ信号がマスタークロック信号に
よって同期されることを特徴とするセンスアンプ回路。 - 【請求項１８】 請求項１１において、前記第三データ
信号が前記第四データ信号の反転したものであることを
特徴とするセンスアンプ回路。 - 【請求項１９】 センスアンプ回路において、 第一データ信号と、第二データ信号と、第三データ信号
と、第四データ信号とがあり、前記第一データ信号及び
前記第二データ信号はメモリアレイからの信号であり、 前記第三データ信号及び前記第四データ信号の夫々の派
生信号である第一制御信号及び第二制御信号があり、 第一電流源と、第一トランジスタ及び第二トランジスタ
から構成される第一差動対トランジスタと、第二電流源
と、第三トランジスタ及び第四トランジスタから構成さ
れる第二差動対トランジスタと、第一接続点及び第二接
続点を具備する負荷要素とを有するセンスアンプが設け
られており、各トランジスタはゲートと、第一ソース／
ドレインと、第二ソース／ドレインとを有しており、前
記第一トランジスタの第一ソース／ドレイン及び前記第
三トランジスタの第一ソース／ドレインは前記負荷要素
の前記第一接続点へ接続しており、前記第二トランジス
タの第一ソース／ドレイン及び前記第四トランジスタの
第一ソース／ドレインは前記負荷要素の前記第二接続点
へ接続しており、前記第一トランジスタの第二ソース／
ドレイン及び前記第二トランジスタの第二ソース／ドレ
インは前記第一電流源へ接続しており、且つ前記第三ト
ランジスタの第二ソース／ドレイン及び前記第四トラン
ジスタの第二ソース／ドレインは前記第二電流源へ接続
しており、前記第一データ信号は前記第一トランジスタ
のゲート及び前記第四トランジスタのゲートへ接続さ
れ、前記第二データ信号は前記第二トランジスタのゲー
ト及び前記第三トランジスタのゲートへ接続され、前記
第三データ信号が所定論理状態に等しい場合に、前記第
一電流源が導通状態となることが可能であるように前記
第一制御信号が前記第一電流源を制御し、且つ前記第四
データ信号が前記所定論理状態に等しい場合に前記第二
電流源が導通状態となることが可能である様に前記第二
制御信号が前記第二電流源を制御する、ことを特徴とす
るセンスアンプ回路。 - 【請求項２０】 請求項１９において、前記負荷要素が
カレントミラーであることを特徴とするセンスアンプ回
路。 - 【請求項２１】 請求項２０において、前記カレントミ
ラーが第一Ｐチャンネルトランジスタと第二Ｐチャンネ
ルトランジスタとから構成されていることを特徴とする
センスアンプ回路。 - 【請求項２２】 請求項１９において、前記センスアン
プが差動センスアンプであり、前記負荷要素が第一負荷
トランジスタと第二負荷トランジスタとから構成されて
おり、且つバイアス信号が前記第一負荷トランジスタの
ゲート及び前記第二負荷トランジスタのゲートへ接続さ
れることを特徴とするセンスアンプ回路。 - 【請求項２３】 請求項１９において、前記センスアン
プが交差結合型センスアンプであり、且つ前記負荷要素
が交差結合対Ｐチャンネルトランジスタであることを特
徴とするセンスアンプ回路。 - 【請求項２４】 請求項１９において、前記センスアン
プ回路がタグＲＡＭ比較回路において使用するのに適し
たものであることを特徴とするセンスアンプ回路。 - 【請求項２５】 請求項１９において、前記第一データ
信号及び前記第二データ信号が差動信号対を形成するこ
とを特徴とするセンスアンプ回路。 - 【請求項２６】 請求項１９において、前記第三データ
信号及び前記第四データ信号が夫々前記第一制御信号及
び前記第二制御信号の状態に同期されていることを特徴
とするセンスアンプ回路。 - 【請求項２７】 請求項２６において、前記第三データ
信号及び前記第四データ信号がエッジ遷移検知（ＥＴ
Ｄ）パルスによって同期されることを特徴とするセンス
アンプ回路。 - 【請求項２８】 請求項２６において、前記第三データ
信号及び前記第四データ信号がマスタークロック信号に
よって同期されることを特徴とするセンスアンプ回路。 - 【請求項２９】 請求項１９において、前記第三データ
信号が前記第四データ信号の反転したものであることを
特徴とするセンスアンプ回路。 - 【請求項３０】 センスアンプ回路において、 第一データ信号と、第二データ信号と、第三データ信号
と、第四データ信号とがあり、前記第一データ信号及び
前記第二データ信号はメモリアレイからの信号であり、 第一トランジスタ及び第二トランジスタから構成された
第一差動対トランジスタと、第三トランジスタ及び第四
トランジスタから構成された第二差動対トランジスタ
と、第五トランジスタ及び第六トランジスタから構成さ
れた第一イネーブル対トランジスタと、第七トランジス
タ及び第八トランジスタから構成された第二イネーブル
対トランジスタと、第一接続点及び第二接続点を有する
負荷要素とを有するセンスアンプが設けられており、各
トランジスタはゲートと、第一ソース／ドレインと、第
二ソース／ドレインとを有しており、前記第一トランジ
スタの第一ソース／ドレインは前記第五トランジスタの
第二ソース／ドレインへ接続しており、前記第二トラン
ジスタの第一ソース／ドレインは前記第六トランジスタ
の第二ソース／ドレインへ接続しており、前記第三トラ
ンジスタの第一ソース／ドレインは前記第七トランジス
タの第二ソース／ドレインへ接続しており、前記第四ト
ランジスタの第一ソース／ドレインは前記第八トランジ
スタの第二ソース／ドレインへ接続しており、前記第五
トランジスタの第一ソース／ドレイン及び前記第七トラ
ンジスタの第一ソース／ドレインは前記負荷要素の第一
接続点へ接続しており、前記第六トランジスタの第一ソ
ース／ドレイン及び前記第八トランジスタの第一ソース
／ドレインは前記負荷要素の前記第二接続点へ接続して
おり、前記第一データ信号は前記第一トランジスタのゲ
ート及び前記第四トランジスタのゲートへ接続され、前
記第二データ信号は前記第二トランジスタのゲート及び
前記第三トランジスタのゲートへ接続され、前記第三デ
ータ信号は前記第五トランジスタのゲート及び前記第六
トランジスタのゲートへ接続され、且つ前記第四データ
信号は前記第七トランジスタのゲート及び前記第八トラ
ンジスタのゲートへ接続され、前記第三データ信号が所
定論理状態に等しい場合に、前記第一差動トランジスタ
対が前記負荷要素へ接続され、且つ前記第四データ信号
が前記所定論理状態に等しい場合に、前記第二差動トラ
ンジスタ対が前記負荷要素へ接続される、ことを特徴と
するセンスアンプ回路。 - 【請求項３１】 請求項３０において、前記負荷要素が
カレントミラーであることを特徴とするセンスアンプ回
路。 - 【請求項３２】 請求項３１において、前記カレントミ
ラーが第一Ｐチャンネルトランジスタと第二Ｐチャンネ
ルトランジスタとから構成されていることを特徴とする
センスアンプ回路。 - 【請求項３３】 請求項３０において、前記センスアン
プが差動センスアンプであり、前記負荷要素が第一負荷
トランジスタ及び第二負荷トランジスタから構成されて
おり、且つバイアス信号が前記第一負荷トランジスタの
ゲート及び前記第二負荷トランジスタのゲートへ接続さ
れることを特徴とするセンスアンプ回路。 - 【請求項３４】 請求項３０において、前記センスアン
プが交差結合型センスアンプであり、且つ前記負荷要素
が交差結合対Ｐチャンネルトランジスタであることを特
徴とするセンスアンプ回路。 - 【請求項３５】 請求項３０において、前記センスアン
プ回路がタグＲＡＭ比較回路において使用するのに適し
たものであることを特徴とするセンスアンプ回路。 - 【請求項３６】 請求項３０において、前記第一データ
信号及び前記第二データ信号が差動信号対を形成するこ
とを特徴とするセンスアンプ回路。 - 【請求項３７】 請求項３０において、前記第三データ
信号が前記第四データ信号の反転したものであることを
特徴とするセンスアンプ回路。 - 【請求項３８】 請求項３０において、前記センスアン
プをイネーブルさせることが可能であり、且つ前記セン
スアンプのイネーブル動作が前記第三データ信号及び前
記第四データ信号に同期されることを特徴とするセンス
アンプ回路。 - 【請求項３９】 請求項３８において、前記イネーブル
動作がエッジ遷移検知（ＥＴＤ）パルスによって同期さ
れることを特徴とするセンスアンプ回路。 - 【請求項４０】 請求項３８において、前記イネーブル
動作がマスタークロック信号によって同期されることを
特徴とするセンスアンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US172853 | 1993-12-22 | ||
| US08/172,853 US5568073A (en) | 1993-12-22 | 1993-12-22 | Data comparing sense amplifier |
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Family
ID=22629504
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| JP (1) | JPH07240097A (ja) |
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