KR100760948B1 - 입력 변화 감지 회로 - Google Patents
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Abstract
본 발명은 온도 및 공정 파라미터(Parameter) 변화에 대하여 안정적인 출력값을 갖는 입력 변화 감지 회로에 관한 것으로, 슬립 모드 상태로부터의 외부 입력 핀값 변화를 감지하여 웨이크-업 신호를 출력하는 감지 회로에 있어서, 상기 외부 입력 핀값이 소정의 웨이크-업 조건들을 만족하지 않을 때 셋/리셋 신호를 출력하고 상기 외부 입력 핀값이 상기 웨이크-업 조건들을 만족할 때 상기 외부 입력 핀값으로 제 1 신호를 출력하는 버퍼 입력부와, 상기 셋/리셋 신호에 의해 제 1 로직값으로 초기화되며 외부에서 인가되는 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값에 반대되는 제 2 로직값을 갖는 동안 제 2 로직값을 제 2 신호로 출력하는 제 1 래치 회로부와, 상기 셋/리셋 신호에 의해 제 2 로직값으로 초기화되며 상기 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값을 갖는 동안 제 1 로직값을 제 3 신호로 출력하는 제 2 래치 회로부로 구성되는 슬립 모드 핀값 래치 회로부와, 상기 제 1 신호, 제 2 신호, 제 3 신호를 논리조합하여 상기 제 1 신호가 제 1 로직값을 갖고 상기 제 2 신호가 제 2 로직값을 갖는 구간 또는 상기 제 1 신호가 제 2 로직값을 갖고 상기 제 3 신호가 제 1 로직값을 갖는 구간에서 상기 웨이크-업 신호를 출력하는 핀값 변화 감지부를 포함하여 구성된다.
슬립（Sleep), 웨이크－업（Wake-up)
Description
도 1은 본 발명에 따른 입력 변화 감지 회로의 블록 구성도
도 2는 도 1의 버퍼 입력부의 상세 회로도
도 3은 도 1의 슬립 모드 핀값 래치 회로부의 상세 구성도
도 4은 도 1의 핀값 변화 감지부의 상세 회로도
도 5는 본 발명에 따른 입력 변화 감지 회로의 동작을 나타낸 타이밍도
도면의 주요 부분에 대한 부호 설명
11 : 버퍼 입력부 12 : 슬립모드 핀값 래치 회로부
13 : 핀값 변화 감지부
본 발명은 반도체 회로에 관한 것으로 특히, 슬립(Sleep) 상태로부터의 핀 값 변화에 의해 웨이크-업(Wake-up)하는 메커니즘(Mechanism)을 내재한 마이크로 컨트롤 유닛(MCU :Micro Control Unit)을 디지털(Digital)화하여 온도 및 공정 파라미터（Parameter)의 변화에 대하여 안정적인 출력을 얻기 위한 입력 변화 감지 회로에 관한 것이다.
종래 기술에서는 입력 핀값을 감지함에 있어서, 포지티브 에지(Positive Edge)와 네거티브 에지(Negative Edge)를 검출하기 위해 RC 딜레이(Delay) 회로를 내장한 에지 검출(Edge Detection) 회로를 사용하고 있다.
이와 같은 종래의 방법은 아날로그(Analog)적 방식으로 외부의 온도 변화, 공정 파라미터 변화, 입력 전화 변화 등의 요인에 민감한 특성을 갖는다.
그러나, 상기와 같은 종래의 입력 변화 감지 회로는 다음과 같은 문제점이 있다.
첫째, 온도, 압력, 전압 변화 및 공정 파라미터 변화 등과 같은 외부 요인에 민감하여 출력 신호가 불안정해지므로 정확한 데이터를 얻기 어렵다.
둘째, RC 딜레이 회로를 사용하여 면적이 많이 소모되므로 소자의 집적도가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 회로를 디지털(Digital)화하여 외부 변화에 대해 안정적 출력을 가지며 집적도를 향상시킬 수 있는 입력 변화 감지 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 입력 변화 감지 회로는 슬립 모드 상태로부터의 외부 입력 핀값 변화를 감지하여 웨이크-업 신호를 출력하는 감지 회로에 있어서, 상기 외부 입력 핀값이 소정의 웨이크-업 조건들을 만족하지 않을 때 셋/리셋 신호를 출력하고 상기 외부 입력 핀값이 상기 웨이크-업 조건 들을 만족할 때 상기 외부 입력 핀값으로 제 1 신호를 출력하는 버퍼 입력부와, 상기 셋/리셋 신호에 의해 제 1 로직값으로 초기화되며 외부에서 인가되는 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값에 반대되는 제 2 로직값을 갖는 동안 제 2 로직값을 제 2 신호로 출력하는 제 1 래치 회로부와, 상기 셋/리셋 신호에 의해 제 2 로직값으로 초기화되며 상기 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값을 갖는 동안 제 1 로직값을 제 3 신호로 출력하는 제 2 래치 회로부로 구성되는 슬립 모드 핀값 래치 회로부와, 상기 제 1 신호, 제 2 신호, 제 3 신호를 논리조합하여 상기 제 1 신호가 제 1 로직값을 갖고 상기 제 2 신호가 제 2 로직값을 갖는 구간 또는 상기 제 1 신호가 제 2 로직값을 갖고 상기 제 3 신호가 제 1 로직값을 갖는 구간에서 상기 웨이크-업 신호를 출력하는 핀값 변화 감지부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 입력 변화 감지 회로를 설명하면 다음과 같다.
도 1은 본 발명에 따른 입력 변화 감지 회로의 블록 구성도이고, 도 2는 도 1의 버퍼 입력부의 상세 회로도이고, 도 3은 도 1의 슬립모드 핀값 래치 회로부의 상세 구성도이고, 도 3은 도 1의 핀값 변화 감지부의 상세 회로도이고, 도 4는 본 발명에 따른 입력 변화 감지 회로의 동작을 나타낸 타이밍도이다.
슬립(Sleep) 상태로부터의 외부 입력 핀값(Pin_In)의 변화를 감지하기 위한 본 발명의 입력 변화 감지 회로는 도 1에 도시된 바와 같이, 버퍼 입력부(11)와, 슬립모드 핀값 래치 회로부(12)와, 핀값 변화 감지부(13)로 구성된다．
상기 버퍼 입력부(11)는 도 2에 도시된 바와 같이, 핀 인에이블 신호들（Pin_enables)과 슬립 모드 신호(Sleep_mod)를 논리합하고 반전하는 노아 게이트(21)와, 상기 노아 게이트(21)의 출력 신호와 핀 모드 신호(Pin_mod)를 논리곱하고 반전하여 이를 셋/리셋 신호(B)로 출력하는 낸드 게이트(22)와, 상기 낸드 게이트(22)의 출력 신호를 반전하는 인버터(23)와, 상기 인버터(23)의 출력 신호와 외부 입력 핀값(Pin_In)을 논리곱하고 이를 신호 A로 출력하는 낸드 게이트(24)로 구성된다.
여기서, 상기 핀 인에이블 신호들(Pin_enables)과 슬립 모드 신호(Sleep_mod) 그리고, 핀 모드 신호(Pin_mod)는 웨이크-업 조건들(WUC)의 예로써, 슬립 모드로부터의 웨이크-업 감지는 상기 핀 인에이블 신호들(Pin_Enables)이 하이(H)이고 핀 모드 신호(Pin_mod)가 입력 모드(Input mode)이며 슬립 모드 신호(Sleep_mod)가 하이(High) 인 경우 즉, 슬립 모드인 경우에만 수행되게 된다.
상기 예에서는 웨이크-업 조건들(WUC)로 핀 인에이블 신호들(Pin_enables), 슬립 모드 신호(Sleep_mod), 핀 모드 신호(Pin-mod)를 이용하고 있으나 경우에 따라서 그 외에 다른 조건을 추가하여도 무방하다.
상기한 버퍼 입력부(11)는 외부에서 입력되는 핀값(Pin_In) 들이 웨이크-업 조건들(WUC)을 만족하는지 여부를 판단하여 웨이크-업 조건들（WUC）을 만족시키기 못할 경우에 해당 핀의 출력을 디스에이블(Disable）시키기 위한 셋/리셋 신호(B)를 출력하고, 상기 외부 입력 핀값(Pin_In)이 웨이크-업 조건들(WUC)을 만족시키는 경우에 상기 외부 입력 핀값(Pin_In)으로 신호 A를 출력한다.
그리고, 도 ３에 도시된 바와 같이 상기 슬립 모드 핀값 래치 회로부(12)는 상기 셋／리셋신호（B)에 셋/리셋되는 제 1, 2 래치 회로부(31)(32)로 구성된다.
여기서, 상기 제 1 래치 회로부(31)는 상기 외부 입력 핀값들(Pin_In)이 상기 웨이크-업 조건들(WUC)을 만족하지 않는 경우에 상기 셋/리셋 신호(B)에 의해 셋되어 하이(High)값을 출력하며, 외부에서 입력되는 래치 인에이블 신호(C)에 의해 인에이블되어 상기 외부 입력 핀값(Pin_In)이 상기 웨이크-업 조건들(WUC)을 만족하는 동안에 신호 A의 로우값을 상기 신호 D로 출력하고, 상기 제 2 래치 회로부(32)는 상기 외부 입력 핀값들(Pin_In)이 상기 웨이크-업 조건들(WUC)을 만족하지 않는 경우에 상기 셋/리셋 신호(B)에 의해 리셋되어 로우(Low)값을 출력하며, 상기 래치 인에이블 신호(C)에 의해 인에이블된 후 슬립 모드가 유지되는 동안에 상기 신호 A의 하이 값을 신호 E로 출력한다.
여기서， 상기 래치 인에이블 신호（C)는 핀 값이 슬립 모드로 진입한 이후에 외부에서 하이의 숏 펄스 형태로 인가되는 신호이다.
그리고, 상기 핀값 변화 감지부(13)는 도 ４에 도시된 바와 같이 상기 신호 D를 반전하는 인버터（４１）와， 상기 인버터（４１）의 출력과 상기 신호 A를 논리곱하는 앤드 게이트（４２）와， 상기 신호 A를 반전하는 인버터（４３）와， 상기 인버터（４３）의 출력과 상기 신호 E를 논리곱하는 앤드 게이트（４４）와， 상기 앤드 게이트들（４２, ４４）의 출력을 논리합하여 웨이크－업 신호(F)를 출력하는 노아 게이트（４５）로 구성된 다．
상기한 구성을 갖는 핀값 변화 감지부（１３)에 의한 웨이크-업 신호(F)의 진리값은 다음과 같다．
[표１]
| D=0 | D=1 | E=0 | E=1 | |
| A = 0 | 0 | 0 | 0 | 1 |
| A = 1 | 1 | 0 | 0 | 0 |
즉， 웨이크－업 신호（F)는 다음 수학식으로 표현되어 진다．
[수학식１]
웨이크업 신호（F) =D'A + EA'
참고적으로, 상기 슬립 모드 핀값 래치 회로부(12)가 ２개의 래치 회로부（３１, ３２）를 갖는 이유는 상기 래치 인에이블 신호（C)가 뜨지 않았을 때 상기 웨이크－업 조건들（WUC)이 만족되어 상기 상기 신호 A와 상기 셋 또는 리셋된 상기 제 1, 2 래치 회로부(31)(32)에 의해 웨이크-업 신호(F)가 출력될 수 있기 때문이다.
이러한 이유로 2개의 래치 회로부 구성하고 상기 제 1 래치 회로부(31)에는 1의 값을， 제 2 래치 회로부(32)에는 ０의 값을 각각 셋， 리셋 시킨다면 상기 래치 인에이블 신호(C)가 입력되기 이전의 상기 웨이크-업 신호(F)는 상기 수학식 1에 의해 항상 다음과 같이 출력된다.
따라서, 상기 래치 인에이블 신호(C)가 입력되기 전에는 상기 웨이크-업 신호(F)가 항상 로우값을 갖게 된다.
상기한 구성을 갖는 본 발명의 입력 변화 감지 회로의 동작은 도 5에 나타난 바와 같이， 외부 입력 핀값(Pin_In)이 로우에서 하이로 그리고, 하이에서 로우로 변화하면 상기 신호 A의 값도 상기 외부 입력 핀값(Pin_In)에 따라서 로우에서 하이로 그리고, 하이에서 로우로 변화된다.
그리고, 상기 신호 D는 슬립 모드 구간(Tsleep)에서 상기 신호 A가 로우일 때, 상기 래치 인에이블 신호(C)의 숏 펄스가 인가되는 시점에서 하이에서 로우로 변화되었다가 슬립 모드(Tsleep)가 끝날 때 다시 하이가 되고 , 상기 신호 E는 슬립 모드 구간(Tsleep)에서 상기 신호 A가 하이일 때, 상기 래치 인에이블 신호(C)의 숏 펄스가 인가되는 시점에서 로우에서 하이로 변화되었다가 슬립 모드(Tsleep)가 끝나는 시점에서 다시 로우가 된다.
따라서, 상기 웨이크－업 신호（F)는 슬립 모드(Tsleep) 동안에 상기 신호 A와 신호 D 그리고, 신호 A와 신호 E가 서로 다른 로직값을 갖는 경우에만 로우값을 갖게 되어 입력 신호의 변화를 감지한다.
상기와 같은 본 발명의 입력 변화 감지 회로는 다음과 같은 효과가 있다.
첫째, 아날로그 회로를 디지털화하여 칩 면적을 줄일 수 있으므로 소자의 집적도를 향상시킬 수 있다．
둘째, 아날로그 회로를 디지털화하여 온도변화, 공정변화, 전압 변화와 같 은 외부 파라미터 변화에 대하여 안정적인 출력을 얻을 수 있다．
Claims (3)
- 슬립 모드 상태로부터의 외부 입력 핀값 변화를 감지하여 웨이크-업 신호를 출력하는 감지 회로에 있어서,상기 외부 입력 핀값이 소정의 웨이크-업 조건들을 만족하지 않을 때 셋/리셋 신호를 출력하고 상기 외부 입력 핀값이 상기 웨이크-업 조건들을 만족할 때 상기 외부 입력 핀값으로 제 1 신호를 출력하는 버퍼 입력부와,상기 셋/리셋 신호에 의해 제 1 로직값으로 초기화되며 외부에서 인가되는 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값에 반대되는 제 2 로직값을 갖는 동안 제 2 로직값을 제 2 신호로 출력하는 제 1 래치 회로부 그리고, 상기 셋/리셋 신호에 의해 제 2 로직값으로 초기화되며 상기 래치 인에이블 신호에 의해 인에이블되어 상기 제 1 신호가 상기 제 1 로직값을 갖는 동안 제 1 로직값을 제 3 신호로 출력하는 제 2 래치 회로부로 구성되는 슬립 모드 핀값 래치 회로부와,상기 제 1 신호, 제 2 신호, 제 3 신호를 논리조합하여 상기 제 1 신호가 제 1 로직값을 갖고 상기 제 2 신호가 제 2 로직값을 갖는 구간 또는 상기 제 1 신호가 제 2 로직값을 갖고 상기 제 3 신호가 제 1 로직값을 갖는 구간에서 상기 웨이크-업 신호를 출력하는 핀값 변화 감지부를 포함하여 구성됨을 특징으로 하는 입력 변화 감지 회로.
- 제 1 항에 있어서, 상기 버퍼 입력부는 상기 웨이크-업 조건들을 논리조합하여 상기 셋/리셋 신호로 출력하는 제 1 논리 회로부와,상기 제 1 논리 회로부의 출력을 반전하는 제 2 논리 회로부와,상기 제 2 논리 회로부의 출력 신호와 상기 외부 입력 핀값을 논리곱하고 반전하여 상기 제 1 신호로 출력하는 제 3 논리 회로부로 구성됨을 특징으로 하는 입력 변화 감지 회로.
- 제 1 항에 있어서, 상기 핀값 변화 감지부는 상기 제 1 신호와 반전된 제 2 신호를 논리곱하는 제 4 논리 회로부와,상기 제 3 신호와 반전된 제 2 신호를 논리곱하는 제 5 논리 회로부와,상기 제 4 논리 회로부의 출력과 상기 제 5 논리 회로부의 출력을 논리합하여 상기 웨이크-업 감지 신호를 출력하는 제 6 논리 회로부로 구성됨을 특징으로 하는 입력 변화 감지 회로.
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|---|---|---|---|---|
| JPH0612505A (ja) * | 1992-04-08 | 1994-01-21 | Nec Corp | マイクロコンピュータ |
| JPH0786885A (ja) * | 1993-09-14 | 1995-03-31 | Oki Electric Ind Co Ltd | コンパレータ |
| KR950034256A (ko) * | 1994-03-03 | 1995-12-26 | 가나이 쯔또무 | 반도체 장치의 입력회로 |
| JPH10285245A (ja) * | 1997-04-10 | 1998-10-23 | Fujitsu Ltd | データ受信タイミング自動判別システム |
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2001
- 2001-07-19 KR KR1020010043350A patent/KR100760948B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612505A (ja) * | 1992-04-08 | 1994-01-21 | Nec Corp | マイクロコンピュータ |
| JPH0786885A (ja) * | 1993-09-14 | 1995-03-31 | Oki Electric Ind Co Ltd | コンパレータ |
| KR950034256A (ko) * | 1994-03-03 | 1995-12-26 | 가나이 쯔또무 | 반도체 장치의 입력회로 |
| JPH10285245A (ja) * | 1997-04-10 | 1998-10-23 | Fujitsu Ltd | データ受信タイミング自動判別システム |
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