JP2985829B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2985829B2 JP2985829B2 JP9126279A JP12627997A JP2985829B2 JP 2985829 B2 JP2985829 B2 JP 2985829B2 JP 9126279 A JP9126279 A JP 9126279A JP 12627997 A JP12627997 A JP 12627997A JP 2985829 B2 JP2985829 B2 JP 2985829B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、電源電流を測定する際に定電流が流れる入
力バッファをパワーセーブ状態で停止させるＣＭＯＳ回
路の半導体集積回路に関する。
関し、特に、電源電流を測定する際に定電流が流れる入
力バッファをパワーセーブ状態で停止させるＣＭＯＳ回
路の半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の高速化により、他の回
路から信号を入力する入力バッファも高速動作が求めら
れている。高速動作を実現するために、信号のＬｏｗレ
ベルとＨｉｇｈレベルの振幅を小さくすることが行なわ
れている。小さな振幅の信号を入力するために入力バッ
ファとして、従来より、入力信号電圧を基準電圧と比較
する電圧比較回路が用いられる。図３は、小振幅信号を
入力する半導体集積回路の入力バッファの構成をブロッ
ク図にて示したものである。
路から信号を入力する入力バッファも高速動作が求めら
れている。高速動作を実現するために、信号のＬｏｗレ
ベルとＨｉｇｈレベルの振幅を小さくすることが行なわ
れている。小さな振幅の信号を入力するために入力バッ
ファとして、従来より、入力信号電圧を基準電圧と比較
する電圧比較回路が用いられる。図３は、小振幅信号を
入力する半導体集積回路の入力バッファの構成をブロッ
ク図にて示したものである。
【０００３】図３を参照すると、信号入力２と所定の基
準電位３とが入力バッファ１の入力端に接続され、入力
バッファの出力４が内部回路７に接続されている。入力
バッファ１は、基準電位３と信号入力２の電圧を比較
し、入力バッファ１の比較結果出力４のＬｏｗ／Ｈｉｇ
ｈが入力信号の値となり、入力バッファ１から内部回路
７に伝達される。
準電位３とが入力バッファ１の入力端に接続され、入力
バッファの出力４が内部回路７に接続されている。入力
バッファ１は、基準電位３と信号入力２の電圧を比較
し、入力バッファ１の比較結果出力４のＬｏｗ／Ｈｉｇ
ｈが入力信号の値となり、入力バッファ１から内部回路
７に伝達される。
【０００４】図４は、図３の入力バッファ１の回路構成
の一例を示した図である。図４を参照すると、この入力
バッファ１は、ＭＯＳトランジスタで構成された定電流
源１１と差動回路１２とからなる電圧比較回路で構成さ
れている。より詳細には、差動回路１２は、ソースが共
通接続されゲートが差動入力信号電圧を入力とする差動
対トランジスタＭＰ４、ＭＰ５と、差動対の電流源トラ
ンジスタＭＰ３、差動対の能動負荷として作用するカレ
ントミラー回路ＭＮ２、ＭＮ３からなり、差動回路１２
の出力をバッファ回路１３から出力する。定電流源１１
は、ダイオード接続されたトランジスタＭＮ１と、トラ
ンジスタＭＮ１のドレインにドレイン及びゲートを接続
し、トランジスタＭＰ３とカレントミラー回路を構成す
るトランジスタＭＰ１とを備えて構成される。
の一例を示した図である。図４を参照すると、この入力
バッファ１は、ＭＯＳトランジスタで構成された定電流
源１１と差動回路１２とからなる電圧比較回路で構成さ
れている。より詳細には、差動回路１２は、ソースが共
通接続されゲートが差動入力信号電圧を入力とする差動
対トランジスタＭＰ４、ＭＰ５と、差動対の電流源トラ
ンジスタＭＰ３、差動対の能動負荷として作用するカレ
ントミラー回路ＭＮ２、ＭＮ３からなり、差動回路１２
の出力をバッファ回路１３から出力する。定電流源１１
は、ダイオード接続されたトランジスタＭＮ１と、トラ
ンジスタＭＮ１のドレインにドレイン及びゲートを接続
し、トランジスタＭＰ３とカレントミラー回路を構成す
るトランジスタＭＰ１とを備えて構成される。
【０００５】図４に示した入力バッファ１は、定電流源
１１を備えているので、この入力バッファを含む半導体
集積回路（図３参照）の試験・検査時等において、電源
電流を測定する際に、定電流分が電源電流に一律に加算
され、電源電流の値が大きくなる。このため、半導体集
積回路の製造上の不良によって生ずる微少なリーク電流
の測定の妨げとなる。
１１を備えているので、この入力バッファを含む半導体
集積回路（図３参照）の試験・検査時等において、電源
電流を測定する際に、定電流分が電源電流に一律に加算
され、電源電流の値が大きくなる。このため、半導体集
積回路の製造上の不良によって生ずる微少なリーク電流
の測定の妨げとなる。
【０００６】図５は、従来の入力バッファの別の構成を
示す図である。図５を参照すると、この入力バッファ１
には、パワーセーブ信号５が制御信号として入力されて
いる。パワーセーブ信号がアクティブ（Ｈｉｇｈレベ
ル）に設定されると、入力バッファ１において定電流源
がオフとなり、定電流が流れなくなる。
示す図である。図５を参照すると、この入力バッファ１
には、パワーセーブ信号５が制御信号として入力されて
いる。パワーセーブ信号がアクティブ（Ｈｉｇｈレベ
ル）に設定されると、入力バッファ１において定電流源
がオフとなり、定電流が流れなくなる。
【０００７】このため、半導体集積回路の電源電流の測
定の際に、パワーセーブ信号をアクティブにセットする
ことにより、定電流源がオフし、製造上の不良によって
生ずる微少なリーク電流も高い精度で測定可能となる。
定の際に、パワーセーブ信号をアクティブにセットする
ことにより、定電流源がオフし、製造上の不良によって
生ずる微少なリーク電流も高い精度で測定可能となる。
【０００８】しかしながら、図５に示した半導体集積回
路においては、パワーセーブしている間は、入力信号２
の値（基準信号と比較してＨｉｇｈ／Ｌｏｗ）にかかわ
らず、入力バッファ１の出力４は、例えばＬｏｗレベル
固定であるため、電流を測定する前後で内部回路７の論
理が異なると云う不具合がある。すなわち、パワーセー
ブ信号がアクティブの時、入力バッファ１において、定
電流源１１がオフするため、例えば図４を参照して、差
動回路の電流源トランジスタＭＰ３に電流が流れず、差
動回路の入力信号ＩＮ１の値にかかわらず、バッファ１
３に出力（ＯＵＴ）は強制的にＬｏｗレベルに固定され
る。
路においては、パワーセーブしている間は、入力信号２
の値（基準信号と比較してＨｉｇｈ／Ｌｏｗ）にかかわ
らず、入力バッファ１の出力４は、例えばＬｏｗレベル
固定であるため、電流を測定する前後で内部回路７の論
理が異なると云う不具合がある。すなわち、パワーセー
ブ信号がアクティブの時、入力バッファ１において、定
電流源１１がオフするため、例えば図４を参照して、差
動回路の電流源トランジスタＭＰ３に電流が流れず、差
動回路の入力信号ＩＮ１の値にかかわらず、バッファ１
３に出力（ＯＵＴ）は強制的にＬｏｗレベルに固定され
る。
【０００９】図６は、図５に示した回路構成の不具合を
改善を図る従来の回路構成を示す図である。図６を参照
すると、入力バッファ１の出力４と内部回路７との間に
ラッチ６を設けている。ラッチ回路６は、入力バッファ
１の出力４をデータ入力端子Ｄに接続し、パワーセーブ
信号をクロック入力端子ｃに接続し、出力端子Ｑの出力
を内部回路７へ供給している。
改善を図る従来の回路構成を示す図である。図６を参照
すると、入力バッファ１の出力４と内部回路７との間に
ラッチ６を設けている。ラッチ回路６は、入力バッファ
１の出力４をデータ入力端子Ｄに接続し、パワーセーブ
信号をクロック入力端子ｃに接続し、出力端子Ｑの出力
を内部回路７へ供給している。
【００１０】図７は、ラッチ６の回路構成の一例を示す
図である。図７を参照すると、ラッチ回路は、クロック
信号ｃ及びクロック信号ｃのインバータＩＮＶ１による
反転信号をゲートに入力とするＰｃｈトランジスタとＮ
ｃｈトランジスタからなる相補型トランスファゲートＴ
Ｇ１と、クロック信号ｃのインバータＩＮＶ１による反
転信号及びクロック信号ｃをゲートに入力とするＰｃｈ
トランジスタとＮｃｈトランジスタからなる相補型トラ
ンスファゲートＴＧ２と、インバータＩＮＶ２、ＩＮＶ
３、ＩＮＶ４とを備えて構成され、クロック信号ｃがＬ
ｏｗの時、トランスファゲートＴＧ１がオン、ＴＧ２が
オフとなり、データ入力端子Ｄの入力信号が出力端子Ｑ
にスルーで出力され、クロック信号ｃがＨｉｇｈレベル
の時、トランスファゲートＴＧ１がオフ、ＴＧ２がオン
となり、データ入力端子Ｄの値にかかわらず、クロック
信号がＨｉｇｈレベルになる直前の値を、インバータＩ
ＮＶ２、ＩＮＶ３のフリップフロップで保持する。
図である。図７を参照すると、ラッチ回路は、クロック
信号ｃ及びクロック信号ｃのインバータＩＮＶ１による
反転信号をゲートに入力とするＰｃｈトランジスタとＮ
ｃｈトランジスタからなる相補型トランスファゲートＴ
Ｇ１と、クロック信号ｃのインバータＩＮＶ１による反
転信号及びクロック信号ｃをゲートに入力とするＰｃｈ
トランジスタとＮｃｈトランジスタからなる相補型トラ
ンスファゲートＴＧ２と、インバータＩＮＶ２、ＩＮＶ
３、ＩＮＶ４とを備えて構成され、クロック信号ｃがＬ
ｏｗの時、トランスファゲートＴＧ１がオン、ＴＧ２が
オフとなり、データ入力端子Ｄの入力信号が出力端子Ｑ
にスルーで出力され、クロック信号ｃがＨｉｇｈレベル
の時、トランスファゲートＴＧ１がオフ、ＴＧ２がオン
となり、データ入力端子Ｄの値にかかわらず、クロック
信号がＨｉｇｈレベルになる直前の値を、インバータＩ
ＮＶ２、ＩＮＶ３のフリップフロップで保持する。
【００１１】図６に示した回路構成では、パワーセーブ
する直前の入力バッファ４の値をラッチ６に保持させる
ため、パワーセーブ中に入力バッファ４の値が変化して
も、内部回路７への信号は変化せず、内部回路７の論理
が変わることはない。
する直前の入力バッファ４の値をラッチ６に保持させる
ため、パワーセーブ中に入力バッファ４の値が変化して
も、内部回路７への信号は変化せず、内部回路７の論理
が変わることはない。
【００１２】
【発明が解決しようとする課題】しかしながら、図６に
示した従来の半導体集積回路においては、入力バッファ
１がパワーセーブ状態から通常の動作状態へ遷移するた
めには、入力バッファの定電流源の電流が安定するま
で、数十ｎｓ〜数百ｎｓの時間がかかる。
示した従来の半導体集積回路においては、入力バッファ
１がパワーセーブ状態から通常の動作状態へ遷移するた
めには、入力バッファの定電流源の電流が安定するま
で、数十ｎｓ〜数百ｎｓの時間がかかる。
【００１３】一方、ラッチ６は、数ｎｓで動作するの
で、パワーセーブ状態から通常動作状態へ遷移する際
に、まだパワーセーブ中の入力バッファ１の出力を取り
込み、グリッジが生ずる。
で、パワーセーブ状態から通常動作状態へ遷移する際
に、まだパワーセーブ中の入力バッファ１の出力を取り
込み、グリッジが生ずる。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、パワーセーブ状
態から通常の動作状態になる時に、入力バッファから内
部回路にグリッジが伝わらないようにした半導体集積回
路を提供することにある。
てなされたものであって、その目的は、パワーセーブ状
態から通常の動作状態になる時に、入力バッファから内
部回路にグリッジが伝わらないようにした半導体集積回
路を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、入力信号と基準電位と
を比較する電圧比較回路にて入力バッファを構成し、前
記入力バッファがその定電流源を、パワーセーブ制御信
号を入力してオフ状態とすることにより電源電流を減少
させるパワーセーブ機能を備えた半導体集積回路におい
て、前記入力バッファと内部回路との間にラッチ回路を
備え、パワーセーブ中は前記ラッチ回路が前記パワーセ
ーブ状態に入る直前の前記入力バッファの出力値を保持
し、前記パワーセーブ状態が解除された際に、少なくと
も前記入力バッファがパワーセーブ状態から通常動作状
態に移るまでの期間、前記ラッチ回路が前記パワーセー
ブ状態の直前の前記入力バッファの出力値をさらに保持
する、ように構成されてなることを特徴とする。
め、本発明の半導体集積回路は、入力信号と基準電位と
を比較する電圧比較回路にて入力バッファを構成し、前
記入力バッファがその定電流源を、パワーセーブ制御信
号を入力してオフ状態とすることにより電源電流を減少
させるパワーセーブ機能を備えた半導体集積回路におい
て、前記入力バッファと内部回路との間にラッチ回路を
備え、パワーセーブ中は前記ラッチ回路が前記パワーセ
ーブ状態に入る直前の前記入力バッファの出力値を保持
し、前記パワーセーブ状態が解除された際に、少なくと
も前記入力バッファがパワーセーブ状態から通常動作状
態に移るまでの期間、前記ラッチ回路が前記パワーセー
ブ状態の直前の前記入力バッファの出力値をさらに保持
する、ように構成されてなることを特徴とする。
【００１６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、入力信号と基準電位を比較する電
圧比較回路をを備えた入力バッファ（図１の１）が、そ
の定電流源をパワーセーブ信号（図１の５）を入力して
オフ状態とし電源電流を減少させるパワーセーブ機能を
備えている。そして、入力バッファ（図１の１）の出力
を入力とし出力を内部回路（図１の７）に供給するラッ
チ回路（図１の６）を備え、ラッチ回路（図１の６）
は、入力したパワーセーブ信号（図１の５）がインアク
ティブの時には入力バッファの出力値をスルーで出力し
て内部回路に供給し、パワーセーブ信号がアクティブの
時には、パワーセーブ信号がアクティブになる直前の入
力バッファの出力値を保持する。
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、入力信号と基準電位を比較する電
圧比較回路をを備えた入力バッファ（図１の１）が、そ
の定電流源をパワーセーブ信号（図１の５）を入力して
オフ状態とし電源電流を減少させるパワーセーブ機能を
備えている。そして、入力バッファ（図１の１）の出力
を入力とし出力を内部回路（図１の７）に供給するラッ
チ回路（図１の６）を備え、ラッチ回路（図１の６）
は、入力したパワーセーブ信号（図１の５）がインアク
ティブの時には入力バッファの出力値をスルーで出力し
て内部回路に供給し、パワーセーブ信号がアクティブの
時には、パワーセーブ信号がアクティブになる直前の入
力バッファの出力値を保持する。
【００１７】本発明の実施の形態においては、パワーセ
ーブ信号がアクティブ状態（すなわちパワーセーブ中）
からインアクティブ状態（パワーセーブ解除）へ遷移す
る際に、インアクティブ状態への遷移を遅延させて、ラ
ッチ回路（図１の６）に入力する手段を備え、パワーセ
ーブ信号がアクティブ状態からインアクティブ状態へ遷
移しパワーセーブを解除する際に、少なくとも入力バッ
ファがパワーセーブ状態から通常動作状態に移るまでの
期間（図２のΔｔ1）、ラッチ回路（図１の６）がパワ
ーセーブ状態の直前の前記入力バッファの出力値を保持
する状態を持続し、入力バッファが通常動作状態で作動
した後、ラッチ回路（図１の６）は、入力バッファの出
力値を内部回路に供給する。
ーブ信号がアクティブ状態（すなわちパワーセーブ中）
からインアクティブ状態（パワーセーブ解除）へ遷移す
る際に、インアクティブ状態への遷移を遅延させて、ラ
ッチ回路（図１の６）に入力する手段を備え、パワーセ
ーブ信号がアクティブ状態からインアクティブ状態へ遷
移しパワーセーブを解除する際に、少なくとも入力バッ
ファがパワーセーブ状態から通常動作状態に移るまでの
期間（図２のΔｔ1）、ラッチ回路（図１の６）がパワ
ーセーブ状態の直前の前記入力バッファの出力値を保持
する状態を持続し、入力バッファが通常動作状態で作動
した後、ラッチ回路（図１の６）は、入力バッファの出
力値を内部回路に供給する。
【００１８】本発明の実施の形態においては、パワーセ
ーブ信号のアクティブ状態からインアクティブ状態への
遷移を遅延させて、ラッチ回路（図１の６）に入力する
手段として、入力バッファがパワーセーブ状態から通常
動作状態に移るまでの期間よりも長い遅延時間（図１の
Δｔ2）を有する遅延回路（図１の９）と、論理ゲート
（図１の８）と、を備え、論理ゲート（図１の８）は、
パワーセーブ信号と、パワーセーブ信号を遅延回路で遅
延させた信号を入力し、パワーセーブ信号がアクティブ
状態からインアクティブ状態への遷移のみを遅延させ
て、ラッチ回路のクロック入力端に出力する。
ーブ信号のアクティブ状態からインアクティブ状態への
遷移を遅延させて、ラッチ回路（図１の６）に入力する
手段として、入力バッファがパワーセーブ状態から通常
動作状態に移るまでの期間よりも長い遅延時間（図１の
Δｔ2）を有する遅延回路（図１の９）と、論理ゲート
（図１の８）と、を備え、論理ゲート（図１の８）は、
パワーセーブ信号と、パワーセーブ信号を遅延回路で遅
延させた信号を入力し、パワーセーブ信号がアクティブ
状態からインアクティブ状態への遷移のみを遅延させ
て、ラッチ回路のクロック入力端に出力する。
【００１９】一例として、後述する実施例で説明するよ
うに、パワーセーブ信号（図１の５）と、ラッチ回路
（図１の６）のクロック入力端子（図１のｃ）との間に
遅延回路（図１の９）と、ＯＲ回路（図１の８）を備え
ている。
うに、パワーセーブ信号（図１の５）と、ラッチ回路
（図１の６）のクロック入力端子（図１のｃ）との間に
遅延回路（図１の９）と、ＯＲ回路（図１の８）を備え
ている。
【００２０】この遅延回路は、入力バッファがパワーセ
ーブ状態から通常動作状態へ移る時間より十分長いもの
とする。
ーブ状態から通常動作状態へ移る時間より十分長いもの
とする。
【００２１】遅延回路とＯＲ回路により、パワーセーブ
信号のアクティブ状態（Ｈｉｇｈレベル）からインアク
ティブ状態（Ｌｏｗレベル）への遷移だけが遅れて、ラ
ッチ回路に伝わる。このため、内部回路には入力バッフ
ァの出力値が伝えられ、グリッジが生ずることはない。
信号のアクティブ状態（Ｈｉｇｈレベル）からインアク
ティブ状態（Ｌｏｗレベル）への遷移だけが遅れて、ラ
ッチ回路に伝わる。このため、内部回路には入力バッフ
ァの出力値が伝えられ、グリッジが生ずることはない。
【００２２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００２３】図１は、本発明の一実施例の半導体集積回
路の回路構成を示す図である。図１を参照すると、本実
施例において、入力信号２と基準電位３は入力バッファ
１に接続され、入力バッファ１の出力４はラッチ６のデ
ータ入力端子Ｄに接続され、ラッチ回路６の出力１３は
内部回路７に接続されている。さらに、パワーセーブ信
号５は、入力バッファ１のパワーセーブ端子１４とＯＲ
回路８の一方の入力端と遅延回路９の入力端に接続さ
れ、遅延回路の出力はＯＲ回路８の他方の入力端に接続
され、ＯＲ回路８の出力１０はラッチ６のクロック入力
端子ｃに接続されている。
路の回路構成を示す図である。図１を参照すると、本実
施例において、入力信号２と基準電位３は入力バッファ
１に接続され、入力バッファ１の出力４はラッチ６のデ
ータ入力端子Ｄに接続され、ラッチ回路６の出力１３は
内部回路７に接続されている。さらに、パワーセーブ信
号５は、入力バッファ１のパワーセーブ端子１４とＯＲ
回路８の一方の入力端と遅延回路９の入力端に接続さ
れ、遅延回路の出力はＯＲ回路８の他方の入力端に接続
され、ＯＲ回路８の出力１０はラッチ６のクロック入力
端子ｃに接続されている。
【００２４】図２は、本実施例の動作を説明するための
タイムチャートである。
タイムチャートである。
【００２５】入力信号２がＨｉｇｈレベルであり、パワ
ーセーブ信号がＬｏｗレベルであると、入力バッファ１
は、通常動作して、ラッチ６もスルー動作するため、入
力信号の値（Ｈｉｇｈ）がそのまま内部回路７に伝わ
る。なお、通常動作状態では、入力バッファ１の定電流
源が作動しているため、その分電源電流は大となる。
ーセーブ信号がＬｏｗレベルであると、入力バッファ１
は、通常動作して、ラッチ６もスルー動作するため、入
力信号の値（Ｈｉｇｈ）がそのまま内部回路７に伝わ
る。なお、通常動作状態では、入力バッファ１の定電流
源が作動しているため、その分電源電流は大となる。
【００２６】次にパワーセーブ信号がＬｏｗからＨｉｇ
ｈに変化すると、ラッチ６が保持状態となり、内部回路
７の入力には、ラッチ回路６が保持した値（Ｈｉｇｈ）
が与供給される。
ｈに変化すると、ラッチ６が保持状態となり、内部回路
７の入力には、ラッチ回路６が保持した値（Ｈｉｇｈ）
が与供給される。
【００２７】入力バッファ１はパワーセーブ状態とな
り、入力バッファ１の出力４は入力信号２の電圧レベル
に無関係にＬｏｗレベルとなるが、ラッチ回路６は保持
状態にあるために、内部回路７に影響を与えることはな
い。この時、入力バッファ１の定電流源がオフとなり、
電流電流は小となるので、内部回路７の微少なリーク電
流を測定することができる。
り、入力バッファ１の出力４は入力信号２の電圧レベル
に無関係にＬｏｗレベルとなるが、ラッチ回路６は保持
状態にあるために、内部回路７に影響を与えることはな
い。この時、入力バッファ１の定電流源がオフとなり、
電流電流は小となるので、内部回路７の微少なリーク電
流を測定することができる。
【００２８】次に、パワーセーブ信号５がＨｉｇｈレベ
ルからＬｏｗレベルに変化すると、入力バッファ１は、
パワーセーブ信号５のＬｏｗレベルへの遷移からΔｔ1
だけ遅れて通常状態となる。
ルからＬｏｗレベルに変化すると、入力バッファ１は、
パワーセーブ信号５のＬｏｗレベルへの遷移からΔｔ1
だけ遅れて通常状態となる。
【００２９】遅延回路９の遅延時間をΔｔ2とし、Δｔ2
＞Δｔ1とすると、ラッチ回路６は、入力バッファ１が
通常状態に戻った後、更にΔｔ2−Δｔ1後に、スルー状
態となる。
＞Δｔ1とすると、ラッチ回路６は、入力バッファ１が
通常状態に戻った後、更にΔｔ2−Δｔ1後に、スルー状
態となる。
【００３０】すなわちパワーセーブ信号がＬｏｗレベル
に遷移した後入力バッファ１が通常動作するまでの間の
時間であるΔｔ1の間も、ラッチ回路６パはワーセーブ
状態直前の値を保持し続け、このため、従来の回路で生
じていたグリッジの内部回路７への伝達が回避される。
に遷移した後入力バッファ１が通常動作するまでの間の
時間であるΔｔ1の間も、ラッチ回路６パはワーセーブ
状態直前の値を保持し続け、このため、従来の回路で生
じていたグリッジの内部回路７への伝達が回避される。
【００３１】したがって、本実施例においては、パワー
セーブ状態から通常動作への復帰に際して、内部回路７
の論理がくずれることはなく、連続して次の論理で電源
電流の測定が行なえる。
セーブ状態から通常動作への復帰に際して、内部回路７
の論理がくずれることはなく、連続して次の論理で電源
電流の測定が行なえる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
パワーセーブ状態から通常状態へ戻る際にグリッジを内
部回路に伝えることが確実に回避されるという、効果を
奏する。
パワーセーブ状態から通常状態へ戻る際にグリッジを内
部回路に伝えることが確実に回避されるという、効果を
奏する。
【００３３】その理由は、遅延回路により入力バッファ
が通常動作状態へ戻るまでラッチが保持を続けるためで
ある。
が通常動作状態へ戻るまでラッチが保持を続けるためで
ある。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図３】第１の従来技術の構成を示す図である。
【図４】第１の従来技術で用いられる入力バッファの回
路構成の一例を示す図である。
路構成の一例を示す図である。
【図５】第２の従来技術の構成を示す図である。
【図６】第３の従来技術の構成を示す図である。
【図７】第３の従来技術で用いられるラッチ回路の回路
構成の一例を示す図である。
構成の一例を示す図である。
１ 入力バッファ ２ 入力信号 ３ 基準電位 ４ 入力バッファの出力 ５ パワーセーブ信号 ６ ラッチ ７ 内部回路 ８ ＯＲ回路 ９ 遅延回路 １０ ＯＲ回路の出力 １１ 定電流源 １２ 遅延回路の出力 １３ ラッチの出力 Ｃ ラッチのクロック Ｄ ラッチの入力 Ｑ ラッチの出力
Claims (3)
- 【請求項１】入力信号と基準電位とを比較する電圧比較
回路にて入力バッファを構成し、前記入力バッファがそ
の定電流源を、パワーセーブ制御信号を入力してオフ状
態とすることにより電源電流を減少させるパワーセーブ
機能を備えた半導体集積回路において、 前記入力バッファと内部回路との間にラッチ回路を備
え、 パワーセーブ中は前記ラッチ回路が前記パワーセーブ状
態に入る直前の前記入力バッファの出力値を保持し、 前記パワーセーブ状態が解除された際に、少なくとも前
記入力バッファがパワーセーブ状態から通常動作状態に
移るまでの期間、前記ラッチ回路が前記パワーセーブ状
態の直前の前記入力バッファの出力値をさらに保持す
る、ように構成されてなることを特徴とする半導体集積
回路。 - 【請求項２】入力信号と基準電位とを比較する電圧比較
回路にて入力バッファを構成し、前記入力バッファがそ
の定電流源を、パワーセーブ制御信号を入力してオフ状
態とすることにより電源電流を減少させるパワーセーブ
機能を備えた半導体集積回路において、 前記入力バッファの出力を入力とし出力を内部回路に供
給するラッチ回路を備え、 前記ラッチ回路は、入力したパワーセーブ制御信号がイ
ンアクティブの時には入力をスルー出力し、前記パワー
セーブ制御信号がアクティブの時には、前記パワーセー
ブ制御信号がアクティブになる直前の前記入力バッファ
の出力値を保持し、 前記パワーセーブ制御信号がアクティブ状態からインア
クティブ状態へ遷移する際に、該インアクティブ状態へ
の遷移を遅延させて前記ラッチ回路に入力する手段を備
え、 前記パワーセーブ制御信号がアクティブ状態からインア
クティブ状態へ遷移し、パワーセーブが解除する際に、
少なくとも前記入力バッファがパワーセーブ状態から通
常動作状態に移るまでの期間、前記ラッチ回路が前記パ
ワーセーブ状態の直前の前記入力バッファの出力値を保
持する状態を持続させる、ように構成したことを特徴と
する半導体集積回路。 - 【請求項３】前記パワーセーブ制御信号のアクティブ状
態からインアクティブ状態への遷移を遅延させて前記ラ
ッチ回路に入力する手段が、前記入力バッファがパワー
セーブ状態から通常動作状態に移るまでの期間よりも長
い遅延時間を有する遅延回路と、論理ゲートと、を備
え、前記論理ゲートが前記パワーセーブ制御信号と、前
記パワーセーブ制御信号を前記遅延回路で遅延させた信
号を入力し、前記パワーセーブ制御信号がアクティブ状
態からインアクティブ状態への遷移のみを遅延させて出
力する、ことを特徴とする請求項２記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126279A JP2985829B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126279A JP2985829B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303725A JPH10303725A (ja) | 1998-11-13 |
| JP2985829B2 true JP2985829B2 (ja) | 1999-12-06 |
Family
ID=14931286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126279A Expired - Lifetime JP2985829B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985829B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731273B2 (en) * | 2000-06-27 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| JP2008283274A (ja) * | 2007-05-08 | 2008-11-20 | Seiko Epson Corp | 入力インタフェース回路、集積回路装置および電子機器 |
| US9088279B2 (en) | 2013-09-24 | 2015-07-21 | International Business Machines Corporation | Margin improvement for configurable local clock buffer |
-
1997
- 1997-04-30 JP JP9126279A patent/JP2985829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303725A (ja) | 1998-11-13 |
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