JP2008172770A - 電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチに関する方法及びシステム - Google Patents
電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチに関する方法及びシステム Download PDFInfo
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Abstract
【解決手段】 特定用途向け集積回路(ASIC)におけるレベル・センシティブ・スキャン設計(LSSD)ラッチ回路内部の論理回路内の漏電電流を防ぐ方法を提供する。ASICが製造検査モードにあるとき、電力ゲート回路の入力端子におけるゲート信号は電力ゲート回路内のトランジスタの閾値電圧を超えるように設定される。従って、ゲート信号は、電力ゲート回路に、電流がLSSDラッチ回路に到達することを可能にさせる。ASICが通常の機能モードにあるときには、ゲート信号は閾値電圧より低く設定される。従って、ゲート信号は、電力ゲート回路に、電流がLSSDラッチ回路内の特定の論理回路(例えば、スキャン論理)に到達するのを防止させ、それにより、LSSDラッチ回路内の漏電電流及び発熱を防ぐことによってASIC内の電力を節約する。
【選択図】 図1
Description
105:論理
110:ローカル・メモリ
115:ラッチ回路1
120:ラッチ回路2
125:データ入力
130:データ出力
135:クロック回路
200:電力ゲート回路
205:スキャン論理
210:データ論理
215:p型電界効果トランジスタ
220:n型電界効果トランジスタ
225:インバータ
230:Pwrゲート(ゲート信号)
235:Aクロック信号
240:スキャン・データ
245:Cクロック信号
250:入力信号
255:Bクロック信号
257:ラッチ接続
260:出力信号(Func_out)
265:出力信号(スキャン出力)
270:ドレイン電圧
275:接地電圧
Claims (20)
- 1つ又は複数のラッチ回路と、
前記1つ又は複数のラッチ回路内の少なくとも1つの論理と、
前記少なくとも1つの論理に結合し、前記少なくとも1つの論理への及びそれからの電流の流れの決定的防止を可能にする電力ゲート回路と
を備える回路。 - 前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第1電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第1電圧接続に結合したソース端子、及び前記少なくとも1つの論理に結合したドレイン端子を有する第1トランジスタと、
前記第1トランジスタのゲートに結合し、選択可能な振幅を有する第1入力電圧を受け取る電力ゲート入力と
を備える、請求項1に記載の回路。 - 前記電力ゲート回路は、
前記少なくとも1つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第2トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第2トランジスタのゲート端子に結合した出力端子を有し、前記出力端子に反転した入力電圧を供給するインバータと
をさらに備え、
前記第2トランジスタは、前記第1トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになる、
請求項2に記載の回路。 - 前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第1トランジスタを通して前記電圧電源から前記少なくとも1つの論理に流れ、
前記第1入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第1トランジスタを通して流れない、
請求項2に記載の回路。 - 前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第2トランジスタをオンにするのに必要な低閾値電圧であり、電流が前記第2トランジスタを通して前記少なくとも1つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第2トランジスタをオンにするのに必要な前記低閾値電圧より高いとき、電流が前記第2トランジスタを通して流れない、
請求項3に記載の回路。 - 前記第1入力電圧の振幅が、最高でも前記第1トランジスタをオンにするのに必要な低閾値電圧であるとき、電流が前記第1トランジスタを通して前記電圧電源から前記少なくとも1つの論理に流れ、
前記第1入力電圧の振幅が前記低閾値電圧より高いとき、電流が前記第1トランジスタを通して流れない、
請求項2に記載の回路。 - 前記第1入力電圧の振幅が、最高でも前記第1トランジスタをオンにするのに必要な低閾値電圧であるとき、前記反転した入力電圧は最低でも前記第2トランジスタをオンにするのに必要な高閾値電圧であり、電流が前記第2トランジスタを通して前記少なくとも1つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧が前記第2トランジスタをオンにするのに必要な前記高閾値電圧より低いとき、電流が前記第2トランジスタを通して流れない、
請求項3に記載の回路。 - 前記1つ又は複数のラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第2LSSDラッチ回路に結合した機能的データ出力を含まない第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第1の2ラッチLSSD構成と、
専らスキャン論理からなる第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第2の2ラッチLSSD構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第1LSSDラッチ回路及び第2LSSDラッチ回路を有する、第3の2ラッチLSSD構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第1LSSDラッチ回路と、専らスキャン論理からなる第2LSSDラッチ回路とを有する、第4の2ラッチLSSD構成と
の中の複数のラッチ回路設計のうちの1つに構成されるレベル・センシティブ・スキャン設計(LSSD)ラッチ回路である、請求項1に記載の回路。 - 前記第1トランジスタが高閾値電圧に対してオンになるとき、前記電力ゲート入力における前記第1入力電圧の振幅は、ASICの製造検査モードの間、最低でも前記第1トランジスタの前記高閾値電圧に設定され、
前記第1トランジスタが高閾値電圧に対してのみオンになるとき、前記電力ゲート入力における前記第1入力電圧の振幅は、前記ASICの通常の機能モードの間、前記高閾値電圧より低く設定され、それにより、前記電力ゲート回路が、前記ASICの通常の機能モードの間、電流が前記1つ又は複数のラッチ回路内の前記少なくとも1つの論理に到達することを防ぐ、
請求項2に記載の回路。 - 前記回路は集積回路である、請求項1に記載の回路。
- 前記回路は特定用途向け集積回路(ASIC)である、請求項1に記載の回路。
- 1つ又は複数のラッチ回路と、
前記1つ又は複数のラッチ回路内の少なくとも1つの論理と、
前記少なくとも1つの論理に結合し、前記少なくとも1つの論理への及びそれからの電流の流れの決定的防止を可能にする電力ゲート回路と
を備える集積回路(IC)。 - 前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第1電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第1電圧接続に結合したソース端子、及び前記少なくとも1つの論理に結合したドレイン端子を有する第1トランジスタと、
前記第1トランジスタのゲートに結合し、選択可能な振幅を有する第1入力電圧を受け取る電力ゲート入力と、
前記少なくとも1つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第2トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第2トランジスタのゲート端子に結合した出力端子を有し、前記出力端子において反転した入力電圧を供給するインバータと
を備え、
前記第2トランジスタは、前記第1トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになる、
請求項12に記載の集積回路。 - 前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第1トランジスタを通して前記電圧電源から前記少なくとも1つの論理に流れ、
前記第1入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第1トランジスタを通して流れず、
前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な前記高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第2トランジスタをオンにするのに必要な前記低閾値電圧であり、電流が前記第2トランジスタを通して前記少なくとも1つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第2トランジスタをオンにするのに必要な低閾値電圧より高いとき、電流が前記第2のトランジスタを通して流れない、
請求項13に記載の集積回路。 - 前記第1入力電圧の振幅が、最高でも前記第1トランジスタをオンにするのに必要な低閾値電圧であるとき、電流が前記第1トランジスタを通して前記電圧電源から前記少なくとも1つの論理に流れ、
前記第1入力電圧の振幅が前記低閾値電圧より高いとき、電流が前記第1トランジスタを通して流れず、
前記第1入力電圧の振幅が、最高でも前記第1トランジスタをオンにするのに必要な前記低閾値電圧であるとき、前記反転した入力電圧は最低でも前記第2トランジスタをオンにするのに必要な高閾値電圧であり、電流が前記第2トランジスタを通して前記少なくとも1つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧が前記第2トランジスタをオンにするのに必要な前記高閾値電圧より低いとき、電流が前記第2トランジスタを通して流れない、
請求項13に記載の集積回路。 - 前記1つ又は複数のラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第2LSSDラッチ回路に結合した機能的データ出力を含まない第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第1の2ラッチLSSD構成と、
専らスキャン論理からなる第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第2の2ラッチLSSD構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第1LSSDラッチ回路及び第2LSSDラッチ回路を有する、第3の2ラッチLSSD構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第1LSSDラッチ回路と、専らスキャン論理からなる第2LSSDラッチ回路とを有する、第4の2ラッチLSSD構成と
の中の複数のラッチ回路設計のうちの1つに構成されるレベル・センシティブ・スキャン設計(LSSD)ラッチ回路である、請求項12に記載の集積回路。 - 前記第1トランジスタが高閾値電圧に対してオンになるとき、前記電力ゲート入力における前記第1入力電圧の振幅は、前記ASICの製造検査モードの間、最低でも前記第1トランジスタの前記高閾値電圧に設定され、
前記第1トランジスタが高閾値電圧に対してのみオンになるとき、前記電力ゲート入力における前記第1入力電圧の振幅は、前記ASICの通常の機能モードの間、高閾値電圧より低く設定され、それにより、前記電力ゲート回路は、前記ASICの通常の機能的モードの間、電流が前記1つ又は複数のラッチ回路内の前記少なくとも1つの論理に到達することを防ぐ、
請求項13に記載の集積回路。 - 電力ゲート回路を、機能論理を有する集積回路(IC)内の1つ又は複数のレベル・センシティブ・スキャン設計(LSSD)ラッチ回路内の論理に結合するステップと、
前記ICの検査段階の間、前記1つ又は複数のLSSDラッチ回路内の論理が、前記電力ゲート回路に第1入力電圧を印加することにより、前記電力ゲート回路内のコンポーネントをオンにして電流が前記論理へ及びそれから流れるように動作することを決定的に可能にするステップと、
前記ICの通常の動作の間、前記電力ゲート回路からの前記第1入力電圧を除去することにより、前記1つ又は複数のLSSDラッチ回路を通る漏電電流を防ぐステップと
を含み、
前記第1入力電圧の除去は前記電力ゲート回路を停止し、前記1つ又は複数のLSSDラッチ回路内の前記論理を通して電流が流れるのを防ぐ、
方法。 - 前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第1電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第1電圧接続に結合したソース端子、及び前記少なくとも1つの論理に結合したドレイン端子を有する第1トランジスタと、
前記第1トランジスタのゲートに結合し、選択可能な振幅を有する第1入力電圧を受け取る電力ゲート入力と、
前記少なくとも1つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第2トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第2トランジスタのゲート端子に結合した出力端子を有し、前記出力端子において反転した入力電圧を供給するインバータとを備え、
前記第2トランジスタは、前記第1トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになり、
前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第1トランジスタを通して前記電圧電源から前記少なくとも1つの論理に流れ、
前記第1入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第1トランジスタを通して流れず、
前記第1入力電圧の振幅が、最低でも前記第1トランジスタをオンにするのに必要な前記高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第2トランジスタをオンにするのに必要な低閾値電圧であり、電流が前記第2トランジスタを通して前記少なくとも1つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第2トランジスタをオンにするのに必要な前記低閾値電圧より高いとき、電流が前記第2トランジスタを通して流れない、
請求項18に記載の方法。 - 前記1つ又は複数のLSSDラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第2LSSDラッチ回路に結合した機能的データ出力を含まない第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第1の2ラッチLSSD構成と、
専らスキャン論理からなる第1LSSDラッチ回路と、スキャン論理及び前記機能的データ出力からなる第2LSSDラッチ回路とを有する、第2の2ラッチLSSD構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第1LSSDラッチ回路及び第2LSSDラッチ回路を有する、第3の2ラッチLSSD構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第1LSSDラッチ回路と、専らスキャン論理からなる第2LSSDラッチ回路とを有する、第4の2ラッチLSSD構成と
の中の複数のラッチ回路設計のうちの1つに構成される、請求項18に記載の方法。
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