CN101227180A - 低功率电平敏感扫描设计锁存器的方法和系统 - Google Patents

低功率电平敏感扫描设计锁存器的方法和系统 Download PDF

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Abstract

一种防止专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路中的逻辑电路的电流泄漏的方法。当ASIC在制造测试模式时，电源门控电路的输入端的门控信号被设置为超过电源门控电路中的晶体管的阈值电压。因此门控信号使得电源门控电路能使电流到达LSSD锁存电路。当ASIC在正常功能模式时，门控信号被设置为低于阈值电压。因此门控信号使得电源门控电路防止电流到达LSSD锁存电路中的特定的逻辑电路(例如，扫描逻辑)，从而通过防止在LSSD锁存电路中的电流泄漏和热生成而保存了ASIC中的功率。

Description

低功率电平敏感扫描设计锁存器的方法和系统
技术领域
本发明一般涉及专用集成电路(ASIC)的领域，具体涉及锁存电路。更具体地，本发明涉及用于防止电平敏感扫描设计(LSSD)锁存电路中的电流泄漏的改进的方法和系统。
背景技术
专用集成电路(ASIC)是为一个或多个特定用途定制的集成电路(IC)。锁存器包含多个逻辑门(gate)电路并用于存储异步时序逻辑系统的信息。由于单个锁存电路可以存储一比特的信息，因此ASIC内典型地采用多个锁存器。随着电路尺寸持续变小，传统ASIC的功率密度正变得过大。
在传统的ASIC中，当信号值改变时功率主要由有源逻辑消耗。然而，功率还可能因为从源极到漏极的泄漏而损耗。随着电路密度增加，由电路测试器接触的引脚的数量与包含在设计中的随机逻辑量之间的比率减小，从而，使得制造测试更加难以发现制造缺陷(例如，定在(stuck at)0或定在1)。
为了增加电路设计的内部逻辑的可观测性和可控制性，设计者经常利用电平敏感扫描设计(LSSD)。LSSD提供ASIC设计中的各点，在这些点中测试器可以在制造测试期间直接扫描各值。在电路经过制造测试之后(也就是在功能模式中)，扫描时钟典型地从LSSD锁存器的扫描逻辑部分断开连接。然而，锁存器的扫描逻辑部分仍然典型地连接到ASIC的电源，这允许LSSD锁存电路的扫描逻辑部分继续泄漏电流。ASIC在功能模式时产生的电流泄漏使得LSSD锁存电路的扫描逻辑部分消耗额外的能量和产生不必要的热。由于传统的ASIC可能包含数百万个锁存器，所以即使每一个锁存器中的少量的电流泄漏也能产生大的累积功率损耗。因此，需要一种用于通过防止LSSD锁存电路中的电流泄漏来降低功耗的改进的方法。
发明内容
公开了一种方法和系统，其用来防止在专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路内的扫描逻辑电路的电流泄漏。当ASIC正经历制造相关的测试时，施加在电源门控(power gating)电路的输入端的门控信号用于选择性地激活ASIC中的LSSD锁存器的扫描逻辑部分。在一个实施例中，电源门控电路包括多个场效应晶体管(FET)和逻辑反相器。门控信号施加到FET的栅极并接通/关断电源门控电路中的晶体管。当ASIC在正常功能模式时(即，在制造测试完成后)，门控信号被设置为低于FET的阈值电压，使得电源门控电路中的FET防止电流流到LSSD锁存器中的扫描逻辑电路。当ASIC在正常功能模式时，通过防止LSSD锁存器中的扫描逻辑电路的电流泄漏和热的产生，LSSD锁存器中的扫描逻辑电路的去激活于是保存了功率。
上述内容以及本发明的其他目的、特征和优点将在下面详细的书面说明中变得明显。
附图说明
当结合附图阅读时，通过参照下面图示的实施例的详细说明，本发明自身以及其使用的优选模式、进一步的目的和优点将得到最好地理解，附图中：
图1描述了根据本发明的实施例的专用集成电路(ASIC)的高级方框图；
图2A图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一电平敏感扫描设计(LSSD)锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；
图2B图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到完全由扫描逻辑组成的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；
图2C图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路、和包括分开的扫描逻辑和数据逻辑的第二LSSD锁存电路；
图2D图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；和
图3是根据本发明的一个实施例、防止ASIC中的LSSD锁存电路内的扫描逻辑电路的电流泄漏的示例性方法的高级逻辑流程图。
具体实施例
本申请提供一种方法和系统，其用于防止专用集成电路(ASIC)内的电平敏感扫描设计(LSSD)锁存电路的扫描逻辑部分的电流泄漏。
现在参照图1，描述了根据本发明的实施例的ASIC 100的高级方框图。ASIC 100包括逻辑105、局部存储器110和时钟电路135。逻辑105包括耦合到LSSD锁存器2 120的LSSD锁存器1 115。如在此采用的，LSSD指电路设计，其包括多个位于电路中的各点，当测试电路时用户可以扫描所述各点的信号值。局部存储器110可以被ASIC 100的逻辑105中的附加电路(未示出)采用。耦合到LSSD锁存器1 115和LSSD锁存器2 120的时钟电路135，能生成由逻辑105中的各种电组件利用的一个或多个周期时钟信号。在其他实施例中，逻辑105可以包括多于两个的互连LSSD锁存器，而提供逻辑105的当前配置只是为了示例，而并不意味暗示对本发明的任何限制。
根据示例性实施例，ASIC 100在数据输入125接收输入信号，并且随后在数据输出130产生输出信号。如所示，LSSD锁存器1 115耦合到数据输入125，而LSSD锁存器2 120耦合到数据输出130。在ASIC 100的运行期间，LSSD锁存器1 115在将中间的输出信号传递给LSSD锁存器2 120之前，利用来自数据输入125和时钟电路135的信号执行一个或多个逻辑功能。LSSD锁存器2 120利用来自LSSD锁存器1 115和时钟电路135的输入，执行一个或多个逻辑功能，并在数据输出130生成输出信号。
在附图的描述中，相似的元件被提供与在先各附图中的那些同样的名字和参考标记。在后面的附图采用在不同上下文中或具有不同功能的元件的情况下，该元件被提供表示图号的不同的引导标号(如，对于图1为1xx，而对于图2为2xx)。指派给各元件的特定标号仅提供来帮助说明，而并不是意味着暗示对本发明的任何(结构的或功能的)限制。
现在参照图2A，描述了根据本发明的实施例的、与LSSD锁存器1 115和LSSD锁存器2 120相关的电源门控电路200的示意图。LSSD锁存器1 115包括扫描逻辑205和数据逻辑210。时钟信号“A_clk”235的端子和输入信号“Scan_data”240的端子耦合到扫描逻辑205的输入端。类似地，时钟信号“C_elk”245的端子和输入信号“Func_data”250的端子耦合到数据逻辑电路210的输入端。此外，时钟信号“B_elk”255的端子耦合到LSSD锁存器2 120。LSSD锁存器2 120的第二输入端经由锁存器连接257耦合到来自LSSD锁存器1 115的中间输出。LSSD锁存器2 120产生输出信号“Func_out”260和“Scan_out”265，它们组成了图1的数据输出130。
LSSD锁存器1 115和LSSD锁存器2 120都包括电源端，在此电源(即，漏电压(Vdd)270和接地电压(Gnd)275)可以耦合到锁存器或其组件。具体地，LSSD锁存器1的扫描逻辑205和数据逻辑210都提供连接到电源(Vdd270和Gnd 275)的分开的端子。在本实施例中，如下所述，扫描逻辑205经由电源门控电路200连接到电源。
根据示例性实施例，电源门控电路200包括p型场效应晶体管(PFET)215、n型FET(NFET)220和反相器225。门控信号“Pwr_gate”230的输入端耦合到PFET 215的栅极和反相器225的输入。反相器225的输出耦合到NFET 220的栅极。PFET 215的源极耦合到Vdd 270，而PFET 215的漏极耦合到扫描逻辑205的第一电源端。类似地，NFET 220的漏极耦合到Gnd 275，而NFET 220的源极耦合到扫描逻辑205的第二电源端。
在一个实施例中，门控信号Pwr_gate 230是静态信号。当门控信号Pwr_gate 230超过阈值电压时，PFET 215接通并且电流流过PFET 215。并发地，反相器225使NFET 200的栅极的门控信号Pwr_gate 230反相(从高电压到低电压)，并且反相器信号接通NFET 220，电流流过NFET 220。如在此所采用的，阈值电压指施加给PFET或NFET的栅极的电压，该电压能使各自的设备接通，并能使电流流过PFET或NFET中的沟道。阈值电压的值和因此的Pwr_gate 230的值基于PFET 215和NFET 220的大小和运行特性。这个值作为整个电路的设计特性而提供。
本发明的各实施例假定NFET晶体管220的阈值电压(即，NFET晶体管220接通的电压)与PFET 215接通的阈值电压反相。为了清楚区分这两个不同的阈值电压，PFET 215的阈值电压被称为高阈值电压，表示“高”电压幅度接通PFET 215。同时，NFET 220的阈值电压被称为低阈值电压，表示“低”电压幅度接通NFET 220。电源门控电路200的设计包括采用各晶体管，该晶体管具有基于接通两个晶体管的门控信号Pwr_gate 230的已知值的可确定的运行特性。在实现中，PFET 220对处于或高于(即，至少一样高)高阈值电压的所有门控电压接通。类似的，NFET 215对处于或低于(即，至多一样高)低阈值的所有门控电压接通。于是Pwr_gate 230的特定电压幅度被定义为整个电源门控电路200的“阈值电压”。一旦输入信号Pwr_gate 230处于或高于高阈值电压，反相器225就提供正确的低阈值电压。
在一个实施例中，PFET 215和NFET 220相对于Vdd 270和Gnd 275以及扫描逻辑205的电源端的连接反相。利用该实施例，反相器225仍耦合在Pwr_gate 230的输入端和NFET 220的栅极之间，并且门控信号Pwr_gate 230的输入端仍直接耦合到PFET 215的栅极。与在先的实施例一样，当门控信号Pwr_gate 230超过阈值电压时，PFET 215和NFET 220使电流能流过扫描逻辑205。然而，当Pwr_gate 230低于阈值电压时，PFET 215和NFET 220均断开，并防止电流流过，因而防止电流通过扫描逻辑205而泄漏。
在替代实施例中，电源门控电路200被设计为基于在Pwr_gate 230接收到高电压而关断扫描逻辑205的电源。利用该实施例，PFET 215和NFET 220相对于Vdd 270和Gnd 275、扫描逻辑205的电源端和反相器225的配置被改变，使得反相器将Pwr_gate 230的输入端耦合到PFET的栅极，并且门控信号Pwr_gate 230的输入端耦合到NFET 220的栅极。利用该配置，当门控信号Pwr_gate 230低于阈值电压时，PFET 215和NFET 220使电流能流过扫描逻辑205。然而，当Pwr_gate 230处于或高于阈值电压时，PFET 215和NFET220均关断并防止电流流过，因而防止电流通过扫描逻辑205而泄漏。
本发明的示例性实施例的其余描述(图2B-2D和3)可从如图2A所示设计的电源门控信号的透视图而提供，并且上述的替代实施例只是作为一种替代方案。
在ASIC 100的制造测试过程期间，LSSD锁存器1 115中的扫描逻辑205可检验ASIC 100中的各种元件的性能。在传统的LSSD锁存1电路中，在制造测试过程之后(即，ASIC 100的正常功能操作期间)，功率(power)连续施加到扫描逻辑，因而产生了漏电流和热。在减小LSSD锁存器1 115中的漏电流和热的努力中，当传统ASIC在正常功能模式时(即，制造测试过程完成之后)，时钟信号A_clk 235典型地断开连接。然而，在这样的实施例中，传统扫描逻辑典型地保持连接到Vdd 270和Gnd 275，因此即使在时钟信号A_clk断开连接时仍继续消耗功率。根据示例性实施例，根据图3所示的过程和下面的描述，电源门控电路200使门控信号Pwr_gate 230能够选择性地防止扫描逻辑205和/或数据逻辑210消耗功率。图2A-2D图示了四个不同的锁存器配置，每一个被配置有电源门控电路200，该电源门控电路200耦合到锁存器中的扫描和/或数据逻辑，以防止各个设备中的电流泄漏。
现在参照图2B，其描述了本发明的另一个实施例的示意图，其中电源门控电路200耦合到LSSD锁存器1 115。LSSD锁存器1 115完全由扫描逻辑205组成，因此利用电源门控电路200来选择性地禁止电流流到锁存器1 115中的所有电路。
现在参照图2C，其描述了本发明的另一个实施例的示意图，其中电源门控电路200耦合到LSSD锁存器1 115和LSSD锁存器2 120的扫描逻辑205。LSSD锁存器1 115由扫描逻辑和数据逻辑组成，LSSD锁存器2 120包括扫描逻辑205和数据逻辑210。电源门控电路200因此可选择地禁止电流流到锁存器1 115内的所有电路和锁存器2 120内的扫描逻辑205。
同样地，图2D是本发明另一个实施例的示意图，其中电源门控电路200耦合到LSSD锁存器1 115的扫描逻辑205和LSSD锁存器2 120。LSSD锁存器1 115包括扫描逻辑205和数据逻辑210，而LSSD锁存器2 120完全由扫描逻辑组成。电源门控电路200因此可选择地禁止电流流到锁存器1 115内的扫描逻辑205和锁存器2 120内的所有电路。
现在转到图3，其图示了根据本发明的一个实施例的、防止图2A的锁存电路中的电流泄漏的示例性方法的高级逻辑流程图。过程响应于ASIC 100接收功率在块300开始。在块305，电源门控电路200确定门控信号Pwr_gate 230是否处于或高于阈值电压值(用于接通电源门控电路200中的晶体管)。如果门控信号Pwr_gate 230处于/高于阈值电压，则如块310所示，PFET 215和NFET 220接通(如上所述)，并通过LSSD锁存器1 115中的扫描逻辑205，使电流能够分别从Vdd 270和Gnd 275流出/流到Vdd 270和Gnd 275。电流继续流过PFET 215和NFET 220，直到门控信号Pwr_gate 230的值变为低于阈值电压。在图2B-2D的电路配置中，电流接通分别耦合到PFET 215和NFET 22的漏极和源极端的(LSSD锁存器1 115和LSSD锁存器2 120中的)所有逻辑组件。
如果门控信号Pwr_gate 230低于阈值，则PFET 215和NFET 220分别防止电流通过LSSD锁存器1 115的扫描逻辑205从Vdd 270和Gnd 275流出/流到Vdd 270和Gnd 275。电流不流过PFET 215和NFET 220，直到门控信号Pwr_gate 230的值变为高于阈值电压。在图2B-2D的电路配置中，停止电流流动断开了分别耦合到PFET 215和NFET 220的漏极和源极端的(LSSD锁存器1 115和LSSD锁存器2 120中的)所有逻辑元件。
本发明因此使得能够在ASIC 100的制造测试过程期间，选择性地激活(即，电流流到)LSSD锁存器1 115和/或LSSD锁存器2 120中的逻辑，并当ASIC 100在正常功能模式时选择性地去激活(即，阻止电流流到)特定的电路组件(例如，图2A-2D的扫描逻辑205)，因此通过防止LSSD锁存器1 115和/或LSSD锁存器2 120的扫描逻辑部分(以及可能地其它组件)中的电流泄漏和热产生，保存了ASIC中的功率。
理解到，这里对特定名词的使用仅仅为了示例而不意味着暗示对本发明的任何限制。因此本发明可以采用用来描述上述设备/效用等的、不同的术语/专业名词和相关联的功能来实现，而不受限制。虽然在此将晶体管描述为FET，但是也可以采用其它类型的晶体管设计，包括但并不限于，双极结晶体管(BJT)、金属氧化物半导体(MOS)晶体管、和互补金属氧化物半导体(CMOS)晶体管。
尽管已经参照优选实施例具体地示出和描述了本发明，但是本领域技术人员将理解，可以在其中进行形式和细节上的各种变化而不背离本发明的精神和范围。

Claims (20)

1.一种电路，包括：
一个或多个锁存电路；
位于一个或多个锁存电路中的至少一个逻辑；和
电源门控电路，其耦合到所述至少一个逻辑，该逻辑使得能够确定性地防止电流流到所述至少一个逻辑和从所述至少一个逻辑流出。
2.根据权利要求1所述的电路，其中所述电源门控电路包括：
第一电压连接，用于将电源门控电路耦合到电压源；
接地电压连接，用于将电源门控电路耦合到接地参考；和
第一晶体管，其具有耦合到所述第一电压连接的源极端和耦合到所述至少一个逻辑的漏极端；和
耦合到第一晶体管的栅极的电源门控输入，在该电源门控输入接收具有可选择的幅度的第一输入电压。
3.根据权利要求2所述的电路，其中电源门控电路还包括：
第二晶体管，其具有耦合到所述至少一个逻辑的源极端和耦合到所述接地电压连接的漏极端；和
反相器，其具有耦合到电源门控输入的输入端和耦合到第二晶体管的栅极端的输出端，所述反相器在输出端提供反相的输入电压；
其中第二晶体管对其值是接通第一晶体管的阈值电压的反相的阈值电压接通。
4.根据权利要求2所述的电路，其中：
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，电流通过第一晶体管从电压源流到所述至少一个逻辑；和
当第一输入电压的幅度小于所述高阈值电压时，没有电流流过第一晶体管。
5.根据权利要求3所述的电路，其中：
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，反相的输入电压至多是接通第二晶体管所需的低阈值电压，并且电流通过第二晶体管从所述至少一个逻辑流到接地电压连接；和
当反相的输入电压的幅度高于接通第二晶体管所需的低阈值电压时，没有电流流过第二晶体管。
6.根据权利要求2所述的电路，其中：
当第一输入电压的幅度至多是接通第一晶体管所需的低阈值电压时，电流通过第一晶体管从电压源流到所述至少一个逻辑；和
当第一输入电压的幅度高于所述低阈值电压时，没有电流流过第一晶体管。
7.根据权利要求3所述的电路，其中：
当第一输入电压的幅度至多是接通第一晶体管所需的低阈值电压时，反相的输入电压至少是接通第二晶体管所需的高阈值电压，并且电流通过第二晶体管从所述至少一个逻辑流到接地电压连接；和
当反相的输入电压低于接通第二晶体管所需的高阈值电压时，没有电流流过第二晶体管。
8.根据权利要求1所述的电路，其中所述一个或多个锁存电路是电平敏感扫描设计LSSD锁存电路，其被配置为下述的多个锁存电路设计中的一个：
第一两锁存器LSSD配置，其具有第一LSSD锁存电路，该第一LSSD锁存电路包括分开的扫描逻辑和数据逻辑，并且不包括耦合到第二LSSD锁存电路的功能数据输出，该第二LSSD锁存电路包括扫描逻辑和所述功能数据输出；
第二两锁存器LSSD配置，其具有完全由扫描逻辑组成的第一LSSD锁存电路、和包括扫描逻辑和所述功能数据输出的第二LSSD锁存电路；
第三两锁存器LSSD配置，其具有均包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路和第二LSSD锁存电路；和
第四两锁存器LSSD配置，其具有包括分开的扫描逻辑和数据逻辑和所述功能数据输出的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路。
9.根据权利要求2所述的电路，其中：
当第一晶体管对高阈值电压接通时，在所述ASIC的制造测试模式期间，所述电源门控输入的所述第一输入电压的幅度被设置为至少是所述第一晶体管的高阈值电压；和
当第一晶体管仅对高阈值电压接通时，在ASIC的正常功能模式期间，所述电源门控输入的第一输入电压的幅度被设置为低于高阈值电压，由此，电源门控电路防止电流在所述ASIC的正常功能模式期间到达所述一个或多个锁存电路内的所述至少一个逻辑。
10.根据权利要求1所述的电路，其中该电路是集成电路。
11.根据权利要求1所述的电路，其中该电路是专用集成电路ASIC。
12.一种集成电路IC，包括：
一个或多个锁存电路；
位于一个或多个锁存电路中的至少一个逻辑；和
电源门控电路，其耦合到所述至少一个逻辑，该逻辑使得能够确定性地防止电流流到所述至少一个逻辑和从所述至少一个逻辑流出。
13.根据权利要求12所述的ASIC，其中所述电源门控电路包括：
第一电压连接，用于将电源门控电路耦合到电压源；
接地电压连接，用于将电源门控电路耦合到接地参考；和
第一晶体管，其具有耦合到所述第一电压连接的源极端和耦合到所述至少一个逻辑的漏极端；和
耦合到第一晶体管的栅极的电源门控输入，在该电源门控输入接收具有可选择的幅度的第一输入电压；
第二晶体管，其具有耦合到所述至少一个逻辑的源极端和耦合到所述接地电压连接的漏极端；和
反相器，其具有耦合到电源门控输入的输入端和耦合到第二晶体管的栅极端的输出端，所述反相器在输出端提供反相的输入电压；
其中第二晶体管对其值是接通第一晶体管的阈值电压的反相的阈值电压接通。
14.根据权利要求13所述的ASIC，其中：
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，电流通过第一晶体管从电压源流到所述至少一个逻辑；
当第一输入电压的幅度低于所述高阈值电压时，没有电流流过第一晶体管；
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，反相的输入电压至多是接通第二晶体管所需的低阈值电压，并且电流通过第二晶体管从所述至少一个逻辑流到接地电压连接；并且
当反相的输入电压的幅度高于接通第二晶体管所需的低阈值电压时，没有电流流过第二晶体管。
15.根据权利要求13所述的ASIC，其中：
当第一输入电压的幅度至多是接通第一晶体管所需的低阈值电压时，电流通过第一晶体管从电压源流到所述至少一个逻辑；
当第一输入电压的幅度高于所述低阈值电压时，没有电流流过第一晶体管；
当第一输入电压的幅度至多是接通第一晶体管所需的低阈值电压时，反相的输入电压至少是接通第二晶体管所需的高阈值电压，并且电流通过第二晶体管从所述至少一个逻辑流到接地电压连接；以及
当反相的输入电压低于接通第二晶体管所需的高阈值电压时，没有电流流过第二晶体管。
16.根据权利要求12所述的ASIC，其中所述一个或多个锁存电路是电平敏感扫描设计LSSD锁存电路，其被配置为下述多个锁存电路设计中的一个：
第一两锁存器LSSD配置，其具有第一LSSD锁存电路，该第一LSSD锁存电路包括分开的扫描逻辑和数据逻辑，并且不包括耦合到第二LSSD锁存电路的功能数据输出，该第二LSSD锁存电路包括扫描逻辑和所述功能数据输出；
第二两锁存器LSSD配置，其具有完全由扫描逻辑组成的第一LSSD锁存电路和包括扫描逻辑和所述功能数据输出的第二LSSD锁存电路；
第三两锁存器LSSD配置，其具有均包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路和第二LSSD锁存电路；和
第四两锁存器LSSD配置，其具有包括分开的扫描逻辑和数据逻辑和所述功能数据输出的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路。
17.根据权利要求13所述的ASIC，其中：
当第一晶体管对高阈值电压接通时，在所述ASIC的制造测试模式期间，所述电源门控输入的所述第一输入电压的幅度被设置为至少是所述第一晶体管的高阈值电压；并且
当第一晶体管仅对高阈值电压接通时，在ASIC的正常功能模式期间，所述电源门控输入的第一输入电压的幅度被设置为低于高阈值电压，由此，电源门控电路防止电流在所述ASIC的正常功能模式期间到达所述一个或多个锁存电路内的所述至少一个逻辑。
18.一种方法，包括：
将电源门控电路耦合到具有功能逻辑的集成电路IC中的一个或多个电平敏感设计LSSD锁存电路中的逻辑；
通过将第一输入电压施加到电源门控电路，以接通电源门控电路中的各组件并允许电流流到所述逻辑和从所述逻辑流出，从而确定性地使得一个或多个LSSD锁存电路中的逻辑电路能够在IC的测试阶段期间运行；和
通过从电源门控电路移除第一输入电压，防止在IC的正常运行期间通过一个或多个LSSD锁存电路的电流泄漏，其中第一输入电压的移除使电源门控电路关闭，并防止电流流过一个或多个LSSD锁存电路中的逻辑。
19.根据权利要求18所述的方法，其中所述电源门控电路包括：
第一电压连接，用于将电源门控电路耦合到电压源；
接地电压连接，用于将电源门控电路耦合到接地参考；和
第一晶体管，其具有耦合到所述第一电压连接的源极端和耦合到所述至少一个逻辑的漏极端；和
耦合到第一晶体管的栅极的电源门控输入，在该电源门控输入接收具有可选择的幅度的第一输入电压；
第二晶体管，其具有耦合到所述至少一个逻辑的源极端和耦合到所述接地电压连接的漏极端；和
反相器，其具有耦合到电源门控输入的输入端和耦合到第二晶体管的栅极端的输出端，所述反相器在输出端提供反相的输入电压；
其中第二晶体管对其值是接通第一晶体管的阈值电压的反相的阈值电压接通，使得：
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，电流通过第一晶体管从电压源流到所述至少一个逻辑；
当第一输入电压的幅度低于所述高阈值电压时，没有电流流过第一晶体管；
当第一输入电压的幅度至少是接通第一晶体管所需的高阈值电压时，反相的输入电压至多是接通第二晶体管所需的低阈值电压，并且电流通过第二晶体管从所述至少一个逻辑流到接地电压连接；并且
当反相的输入电压的幅度高于接通第二晶体管所需的低阈值电压时，没有电流流过第二晶体管。
20.根据权利要求18所述的方法，其中所述一个或多个LSSD锁存电路被配置为下述的多个锁存电路设计中的一个：
第一两锁存器LSSD配置，其具有第一LSSD锁存电路，该第一LSSD锁存电路包括分开的扫描逻辑和数据逻辑，并且不包括耦合到第二LSSD锁存电路的功能数据输出，该第二LSSD锁存电路包括扫描逻辑和所述功能数据输出；
第二两锁存器LSSD配置，其具有完全由扫描逻辑组成的第一LSSD锁存电路和包括扫描逻辑和所述功能数据输出的第二LSSD锁存电路；
第三两锁存器LSSD配置，其具有均包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路和第二LSSD锁存电路；和
第四两锁存器LSSD配置，其具有包括分开的扫描逻辑和数据逻辑和所述功能数据输出的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路。
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