CN110098829A - 锁存器电路及集成电路 - Google Patents

Abstract

本发明实施例提供一种锁存器电路及集成电路，包括输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，输入逻辑组合单元通过输入端组以及模块控制单元中与输入端组对应的输出端组与模式控制单元连接；输入逻辑组合单元在模式控制单元的控制下输出功能信号或测试信号；输入逻辑组合单元的输出端与锁存器单元的输入端连接；锁存器单元的第一输出端与输出逻辑组合单元的第一输出单元连接；锁存器单元的第二输出端与输出逻辑组合单元的第二输出单元连接。在保证锁存器具有可测性的前提下提高锁存器的性能。

Description

锁存器电路及集成电路

技术领域

本发明实施例涉及锁存器技术领域，尤其涉及一种锁存器电路及集成电路。

背景技术

锁存器是数字电路中的一种时序存储单元，它们可以在特定输入脉冲电平作用下改变状态。其中，高电平锁存器在高电平下输出随输入改变，在低电平下输出保持不变；低电平锁存器在低电平下输出随输入改变，在高电平下输出保持不变。

在实际应用过程中，为了保证锁存器可以正常工作，需要对锁存器进行测试。而随着电子电路集成度的提高，电路愈加复杂，例如，一个电路中可能包括很多个锁存器等时序器件，使得对电子电路的测试过程更加复杂。在现有技术中，通常在锁存器中增加测试电路，以实现对锁存器进行测试，并在锁存器相同的节点输出功能结果和测试结果。然而，在通过相同的节点输出功能结果和测试结果时，功能结果和测试结果的输出可能会相互影响，使得功能输出的负载电容较大，进而降低功能输出的速度，使得锁存器的性能较差。

发明内容

本发明实施例提供一种锁存器电路及集成电路，在保证锁存器具有可测性的前提下提高锁存器的性能。

第一方面，本发明实施例提供一种可测性锁存器电路，包括：输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，其中，

所述输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，所述输入逻辑组合单元通过所述输入端组以及所述模块控制单元中与所述输入端组对应的输出端组与所述模式控制单元连接；所述输入逻辑组合单元在所述模式控制单元的控制下输出功能信号或测试信号；所述输入逻辑组合单元的输出端与所述锁存器单元的输入端连接；

所述锁存器单元的第一输出端与所述输出逻辑组合单元的第一输出单元连接，所述第一输出单元的输出端输出所述测试信号对应的测试结果；

所述锁存器单元的第二输出端与所述输出逻辑组合单元的第二输出单元连接，所述第二输出单元的输出端输出所述功能信号对应的功能结果，所述锁存器单元的第一输出端和第二输出端的相位不同。

在一种可能的实施方式中，所述模式控制单元包括第一输出端和第二输出端，所述输入逻辑组合单元包括第一与门、第二与门、以及或门，其中，

所述第一与门包括所述测试信号输入端、以及所述输入端组中的第一输入端，所述输入端组中的第一输入端与所述模式控制单元的输出端组中的第一输出端连接；

所述第二与门包括所述功能信号输入端、以及所述输入端组中的第二输入端，所述输入端组中的第二输入端与所述模式控制单元的输出端组中的第二输出端连接，所述模式控制单元的输出端组的第一输出端和第二输出端输出信号的相位相反；

所述第一与门的输出端与所述或门的第一输入端连接，所述第二与门的输出端分别与所述或门的第二输入端连接；

所述或门的输出端与所述锁存器单元的输入端连接。

在另一种可能的实施方式中，所述输出逻辑组合单元的第一输出单元包括第一反相器，其中，

所述第一反相器的输入端与所述锁存器单元的第一输出端连接；

所述第一反相器的输出端输出所述测试结果。

在另一种可能的实施方式中，所述输出逻辑组合单元的第一输出单元还包括与非门，其中，

所述与非门的第一输入端与所述锁存器单元的第一输出端连接，所述与非门的第二输入端与所述模式控制单元的第一输出端连接；

所述与非门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端输出所述测试结果。

在另一种可能的实施方式中，所述输出逻辑组合单元的第二输出单元包括第二反相器，其中，

所述第二反相器的输入端与所述锁存器单元的第二输出端连接；

所述第二反相器的输出端输出所述功能结果。

在另一种可能的实施方式中，所述锁存器单元包括第一传输门、第二传输门、第三反相器和时钟单元，其中，

所述第一传输门的输入端与所述输入逻辑组合单元的输出端连接，所述第一传输门的控制端与所述时钟单元的第一输出端连接；

所述第一传输门的输出端分别与所述第二输出单元的输入端和所述第三反相器的输入端连接；

所述第三反相器的输出端与所述第一输出单元的输入端连接；

所述第二传输门的输入端分别与所述第三反相器的输出端和所述第一输出单元的输入端连接，所述第二传输门的控制端与所述时钟单元的第二输出端连接，所述时钟单元的第一输出端和第二输出端输出信号的相位相反，所述第二传输门的输出端与所述第二输出单元的输入端连接。

在另一种可能的实施方式中，所述锁存器单元的第一输出端为所述第三反相器的输出端。

在另一种可能的实施方式中，所述锁存器单元的第二输出端为所述第一传输门的输出端或所述第二传输门的输出端。

在另一种可能的实施方式中，所述第一传输门为互补金属氧化物半导体CMOS传输门，和/或，所述第二传输门为CMOS传输门。

第二方面，本发明实施例提供一种集成电路，包括上述第一方面任一项所述的第一锁存器电路、上述第一方面任一项所述的第二锁存器电路、功能路径和扫描链，其中，

所述第一锁存器电路的输出逻辑组合单元的第一输出端与所述扫描链的输入端连接，所述扫描链的输出端与所述第二锁存器电路的输入逻辑组合单元的测试信号输入端连接；

所述第一锁存器电路的输出逻辑组合单元的第二输出端与所述功能路径的输入端连接，所述功能路径的输出端与所述第二锁存器电路的输入逻辑组合单元的功能信号输入端连接。

本发明实施例提供的锁存器电路及集成电路，由于输入逻辑组合单元包括功能信号输入端和测试信号输入端，使得输入逻辑组合单元可以接收功能信号和测试信号，模式控制单元可以对输入逻辑组合单元进行控制，以使输入逻辑组合单元输出功能信号或测试信号，由于输入逻辑组合单元的输出端与锁存器单元的输入端连接，因此，可以实现向锁存器单元输入功能信号或测试信号，使得锁存器单元具有可测试性。且锁存器单元的第一输出端用于传输测试结果，第二输出端用于传输功能结果，由于第一输出端与第二输出端的相位不同，因此，第一输出端和第二输出端的输出不会相互影响，进而使得测试结果和功能结果的输出不会相互影响，避免了增加功能输出的负载电容，以避免影响功能输出的速度，进而提高了锁存器电路的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的锁存器电路的结构示意图一；

图2为本发明实施例提供的锁存器电路的结构示意图二；

图3为本发明实施例提供的集成电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例提供的锁存器电路的结构示意图一。请参见图1，包括：输入逻辑组合单元11、锁存器单元12、输出逻辑组合单元13和模式控制单元14，其中，

输入逻辑组合单元11包括功能信号输入端、测试信号输入端和输入端组，输入逻辑组合单元11通过输入端组以及模块控制单元14中与输入端组对应的输出端组与模式控制单元14连接；输入逻辑组合单元11在模式控制单元14的控制下输出功能信号或测试信号；输入逻辑组合单元11的输出端与锁存器单元12的输入端连接；

锁存器单元12的第一输出端与输出逻辑组合单元13的第一输出单元131连接，第一输出单元131的输出端输出测试信号对应的测试结果。

锁存器单元12的第二输出端与输出逻辑组合单元13的第二输出单元132连接，第二输出单元132的输出端输出功能信号对应的功能结果，锁存器单元12的第一输出端和第二输出端的相位不同。

在图1所示的实施例中，输入逻辑组合单元11的功能信号输入端用于接收功能信号。输入逻辑组合单元11的测试信号输入端用于接收测试信号。

输入逻辑组合单元11通过输入端组以及模式控制单元14上与输入端组对应的输出端组与模式控制单元14连接，使得模式控制单元14可以向输入逻辑组合单元11输出控制信号，以控制输入逻辑组合单元11的输出，使得输入逻辑组合单元11的输出为功能信号或测试信号。

例如，当模式控制单元14输出的控制信号为0时，可以使得输入逻辑组合单元11的输出为功能信号，当模式控制单元14输出的控制信号为1时，可以使得输入逻辑组合单元11的输出为测试信号。

由于输入逻辑组合单元11的输出为功能信号或测试信号，且输入逻辑组合单元11的输出端与锁存器单元12的输入端连接，因此，向锁存器单元12的输入信号为功能信号或者测试信号，这样，可以使得锁存器单元12具有可测试性。

锁存器单元12包括第一输出端和第二输出端，输出逻辑组合单元13包括第一输出单元131和第二输出单元132，锁存器单元12的第一输出端与第一输出单元131连接，锁存器单元12的第二输出端与第二输出单元132连接，又由于第一输出单元131用于输出测试结果、第二输出单元132用于输出功能结果，因此，锁存器单元12的第一输出端用于传输测试结果，第二输出端用于传输功能结果。第一输出端与第二输出端的相位不同，因此，第一输出端和第二输出端的输出不会相互影响，即，测试结果和功能结果的输出不会相互影响。

本发明实施例提供的锁存器电路，由于输入逻辑组合单元11包括功能信号输入端和测试信号输入端，使得输入逻辑组合单元11可以接收功能信号和测试信号。模式控制单元14可以对输入逻辑组合单元11进行控制，以使输入逻辑组合单元11输出功能信号或测试信号。由于输入逻辑组合单元11的输出端与锁存器单元12的输入端连接，因此，可以实现向锁存器单元12输入功能信号或测试信号，使得锁存器单元12具有可测试性。且锁存器单元12的第一输出端用于传输测试结果，第二输出端用于传输功能结果，由于第一输出端与第二输出端的相位不同，因此，第一输出端和第二输出端的输出不会相互影响，进而使得测试结果和功能结果的输出不会相互影响，避免了增加功能输出的负载电容，以避免影响功能输出的速度，进而提高了锁存器电路的性能。

在图1所示实施例的基础上，下面，通过图2所示的实施例，对可测试性锁存器电路进行进一步详细说明。

图2为本发明实施例提供的锁存器电路的结构示意图二。

请参见图2，模式控制单元14包括第一输出端和第二输出端，输入逻辑组合单元11包括第一与门AND1、第二与门AND2、以及或门OR1。其中，第一与门AND1包括测试信号输入端、以及输入端组中的第一输入端，输入端组中的第一输入端与模式控制单元14的输出端组中的第一输出端连接。第二与门AND2包括功能信号输入端、以及输入端组中的第二输入端，输入端组中的第二输入端与模式控制单元14的输出端组中的第二输出端连接。模式控制单元14的输出端组的第一输出端和第二输出端输出信号的相位相反。第一与门AND1的输出端与或门OR1的第一输入端连接，第二与门AND2的输出端与或门OR1的第二输入端连接。或门OR1的输出端与锁存器单元12的输入端连接。

可选的，第一传输门T1为互补金属氧化物半导体CMOS传输门，和/或，第二传输门T2为CMOS传输门。

可选的，模式控制单元14的输出端组的第一输出端和第二输出端输出的控制信号的相位相反。请参见图2，模式控制单元14的第一输出端输出的控制信号为TE，模式控制单元14的第二输出端输出的控制信号为TEN。例如，模式控制单元14的第一输出端和第二输出端之间设置有反相器，这样，可以实现模式控制单元14的第一输出端和第二输出端输出的控制信号的相位相反。

例如，当模式控制单元14的第一输出端输出的信号的0时，则模式控制单元14的第二输出端输出的信号为1。当模式控制单元14的第一输出端输出的信号的1时，则模式控制单元14的第二输出端输出的信号为0。

在实际应用过程中，可以根据实际需要设置模式控制单元14的输出，具体可以如下：

当需要对锁存器进行测试时，可以将模式控制单元14的第一输出端的输出设置为1，相应的，模式控制单元14的第二输出端的输出为0。在该种情况下，第一与门AND1对模式控制单元14的第一输出端的输出(1)和测试信号TI进行与处理，使得第一与门AND1的输出为测试信号TI，并将测试信号TI传输给或门OR1。第二与门AND2对模式控制单元14的第二输出端的输出(0)和功能信号D进行与处理，使得第二与门AND2的输出为0，并将0传输给或门OR1。或门OR1对第一与门AND1的输出(测试信号TI)和第二与门AND2的输出(0)进行或处理，使得或门OR1的输出为测试信号TI。由上可知，当需要对锁存器进行测试时，通过控制模式控制单元14的控制，可以实现通过或门OR1输出测试信号TI。

当需要通过锁存器进行功能运算时，可以将模式控制单元14的第一输出端的输出设置为0，相应的，模式控制单元14的第二输出端的输出为1。在该种情况下，第一与门AND1对模式控制单元14的第一输出端的输出(0)和测试信号TI进行与处理，使得第一与门AND1的输出为0，并将0传输给或门OR1。第二与门AND2对模式控制单元14的第二输出端的输出(1)和功能信号D进行与处理，使得第二与门AND2的输出为功能信号D，并将功能信号D传输给或门OR1。或门OR1对第一与门AND1的输出(0)和第二与门AND2的输出(功能信号D)进行或处理，使得或门OR1的输出为功能信号D。由上可知，当需要通过锁存器进行功能运算时，通过控制模式控制单元14的控制，可以实现通过或门OR1输出功能信号D。

请参见图2，锁存器单元12包括第一传输门T1、第二传输门T2、第三反相器I3和时钟单元C。其中，第一传输门T1的输入端与输入逻辑组合单元11的输出端连接，第一传输门T1的控制端与时钟单元C的第一输出端连接；第一传输门T1的输出端分别与第二输出单元132的输入端和第三反相器I3的输入端连接；第三反相器I3的输出端与第一输出单元131的输入端连接，第二传输门T2的输入端分别与第三反相器I3的输出端和第一输出单元131的输入端连接，第二传输门T2的控制端与时钟单元C的第二输出端连接，时钟单元C的第一输出端和第二输出端输出信号的相位相反；第二传输门T2的输出端与第二输出单元132的输入端连接。

可选的，时钟单元C还可以设置在锁存器单元12之外。

在实际应用过程中，时钟单元C发出的时钟信号通常周期性变化，例如，时钟单元C可以发出的时钟信号G可以为方波信号，在时钟信号G经过一个反相器之后得到的时钟信号GN与时钟信号G的相位相反，时钟信号GN再经过一个反相器之后得到的时钟信号GI与时钟信号GN的相位信号。即，时钟信号G与时钟信号GN的相位相反，时钟信号GN与时钟信号GI的相位相反，时钟信号G和时钟信号GI的相位相同。

在时钟信号G为高电平时，时钟信号GN为低电平，第一传输门T1导通，时钟信号GI为高电平，第二传输门T2断开。因此，从或门OR1传输过来的数据可以经过第一传输门T1输出，此时，锁存器单元12的输出随输入的改变而改变。

在时钟信号G为低电平时，时钟信号GN为高电平，第一传输门T1断开，时钟信号GI为低电平，第二传输门T2导通。此时，第二传输门T2和第三反相器I3形成回路，并维持锁存器单元12的输出，使得锁存器单元12的输出维持不变。

可选的，锁存器单元12的第一输出端为第三反相器I3的输出端。锁存器单元12的第二输出端为第一传输门T1的输出端或第二传输门T2的输出端，例如，当第一传输门T1导通、第二传输门T2断开时，则锁存器单元12的第二输出端为第一传输门T1的输出端，当第一传输门T1断开、第二传输门T2导通时，则锁存器单元12的第二输出端为第二传输门T1的输出端。由于第三反相器I3的输出端和第二传输门T2的输出端的相位相反，因此，锁存器单元12的第一输出端和第二输出端的相位相反。锁存器单元12的第一输出端用于传输测试结果TQ，锁存器单元的第二输出端用于传输功能结果Q，由于锁存器单元12的第一输出端和第二输出端不同，因此，锁存器单元12对测试结果TQ和功能结果Q之间的传输相互不影响。

需要说明的是，图2只是以示例的形式示意锁存器单元12，并非对锁存器单元12的限定，在实际应用过程中，可以根据实际需要设置锁存器单元12，本发明实施例对锁存器单元12不作具体限定。

请参见图2，输出逻辑组合单元13的第一输出单元131包括第一反相器I1，其中，第一反相器I1的输入端与锁存器单元的第一输出端连接；第一反相器I1的输出端输出测试结果TQ。输出逻辑组合单元13的第二输出单元132包括第二反相器I2，其中，第二反相器I2的输入端与锁存器单元的第二输出端连接；第二反相器I2的输出端输出功能结果Q。

进一步的，输出逻辑组合单元13的第一输出单元131还包括与非门NAND1。其中，与非门NAND1的第一输入端与锁存器单元12的第一输出端，非门NAND1的第二输入端与模式控制单元14的第一输出端连接。与非门NAND1的输出端与第一反相器I1的输入端连接，第一反相器I1的输出端输出测试结果TQ。

当第一输出单元131包括与非门NAND1时，由于与非门NAND1的输入端与模式控制单元14的第一输出端连接，因此，与非门NAND1接收到的控制信号与第一与门AND1接收到的控制信号相同，因此，在功能模式下，与非门NAND1接收到的控制信号为0，在控制信号0经过与非门NAND1和反相器的处理之后的输出为0，即，功能模式下，第一输出单元131的输出始终为零。请结合图3，在第一输出单元131的输出始终为零时，扫描路径则停止翻转，使得扫描路径不产生相应的动态功耗，进而节省电路的总功耗。

在图2所示的实施例中，通过在电路内部内嵌选择电路与置位电路，与外部调用标准单元完成同样的功能相比，可以在版图设计中通过栅或漏级共用，节约整体面积。进一步的，测试模式下通常频率要求较低，建立时间要求比较好满足，在扫描测试端口增加的置位及反向逻辑电路可以起到保持时间Hold修复作用，减少锁存器单元12外需要加入修复Hold的缓冲器的数量。

下面，对图2实施例所示的锁存器电路的工作过程进行详细说明。

在测试模式下，模式控制单元14的第一输出端输出的控制信号为1，模式控制单元14的第二输出端输出的控制信号为0。在第一与门AND1通过输入端组中的第一输入端接收到模式控制单元14的第一输出端输出的控制信号1、及通过测试信号输入端接收到测试信号TI之后，第一与门AND1对控制信号1和测试信号TI进行与处理，得到的输出为测试信号TI，并将测试信号TI发送给或门OR1。在第二与门AND2通过输入端组中的第二输入端接收到模式控制单元14的第二输出端输出的控制信号0、以及通过功能信号输入端接收到功能信号D之后，第二与门AND2对控制信号0和功能信号D进行与处理，得到的输出为0，并将0发送给或门OR1。在或门OR1接收到测试信号TI和0之后，对测试信号TI和0进行或处理，得到测试信号TI，并将测试信号TI发送给锁存器单元12的第一传输门T1。

在第一传输门T1接收到测试信号TI之后，在时钟信号G为高电平时，时钟信号GN为低电平，第一传输门T1导通，时钟信号GI为高电平，第二传输门T2断开。因此，从或门OR1传输过来的测试信号TI可以经过第一传输门T1输出给第二输出单元132，由第二输出单元132中的第二反相器I2输出测试结果TQ。同时，从或门OR1传输过来的测试信号TI还可以经过第一传输门T1和第三反相器I3传出给第一输出单元131，由于第一输出单元131中的与非门NAND1接收到的控制信号为1，因此，第一输出单元131相当于对测试信号TI进行两次反相之后，由第一输出单元131中的第一反相器I1输出测试结果TQ。此时，第一输出单元131和第二输出单元132输出的内容相同，均为测试结果TQ。

在时钟信号G为低电平时，时钟信号GN为高电平，第一传输门T1断开，时钟信号GI为低电平，第二传输门T2导通。此时，第二传输门T2和第三反相器I3形成回路，并维持锁存器单元12的输出(测试信号TI)，使得锁存器单元12的输出维持不变，即，上一时钟周期的测试信号TI经过第三反相器I3和第二传输门T2传输给第二输出单元132，由第二输出单元132中的第二反相器I2输出测试结果TQ。同时，上一时钟周期的测试信号TI还可以经过第三反相器I3传出给第一输出单元131，由于第一输出单元131中的与非门NAND1接收到的控制信号为1，因此，第一输出单元131相当于对测试信号TI进行两次反相之后，由第一输出单元131中的第一反相器I1输出测试结果TQ。此时，第一输出单元131和第二输出单元132输出的内容相同，均为测试结果TQ。

在功能模式下，模式控制单元14的第一输出端输出的控制信号为0，模式控制单元14的第二输出端输出的控制信号为1。在第一与门AND1通过输入端组中的第一输入端接收到模式控制单元14的第一输出端输出的控制信号0、以及通过测试信号输入端接收到测试信号TI之后，第一与门AND1对控制信号0和测试信号TI进行与处理，得到的输出为0，并将0发送给或门OR1。在第二与门AND2通过输入端组中的第二输入端接收到模式控制单元14的第二输出端输出的控制信号1、以及通过功能信号输入端接收到和功能信号D之后，第二与门AND2对控制信号1和功能信号D进行与处理，得到的输出为功能信号D，并将功能信号D发送给或门OR1。在或门OR1接收到功能信号D和0之后，对功能信号D和0进行或处理，得到功能信号D，并将功能信号D发送给锁存器单元12的第一传输门T1。

在第一传输门T1接收到功能信号D之后，在时钟信号G为高电平时，时钟信号GN为低电平，第一传输门T1导通，时钟信号GI为高电平，第二传输门T2断开。因此，从或门OR1传输过来的功能信号D可以经过第一传输门T1输出给第二输出单元132，由第二输出单元132中的第二反相器I2输出功能结果Q。同时，从或门OR1传输过来的功能信号D还可以经过第一传输门T1和第三反相器I3传出给第一输出单元131，由于第一输出单元131中的与非门NAND1接收到的控制信号为0，经过与非门NAND1之后的输出为1，再经过第一反相器I1之后的输出为0，即，由第一输出单元131中的第一反相器I1输出0。此时，第一输出单元131输出的内容为0，第二输出单元132输出的内容为功能结果Q。

在时钟信号G为低电平时，时钟信号GN为高电平，第一传输门T1断开，时钟信号GI为低电平，第二传输门T2导通。此时，第二传输门T2和第三反相器I3形成回路，并维持锁存器单元12的输出(功能信号D)，使得锁存器单元12的输出维持不变，即，上一时钟周期的功能信号D经过第三反相器I3和第二传输门T2传输给第二输出单元132，由第二输出单元132中的第二反相器I2输出功能结果Q。同时，上一时钟周期的测试信号TI还可以经过第三反相器I3传出给第一输出单元131，由于第一输出单元131中的与非门NAND1接收到的控制信号为0，经过与非门NAND1之后的输出为1，再经过第一反相器I1之后的输出为0，即，由第一输出单元131中的第一反相器I1输出0。此时，第一输出单元131输出的内容为0，第二输出单元132输出的内容为功能结果Q。

图3为本发明实施例提供的集成电路的结构示意图。请参见图3，包括第一锁存器电路31、第二锁存器电路32、功能路径33和扫描链，其中，

第一锁存器电路31和第二锁存器电路32为上述图1-图2任意实施例所示的锁存器电路。

第一锁存器电路31的输出逻辑组合单元13的第一输出端与扫描链的输入端连接，扫描链的输出端与第二锁存器电路32的输入逻辑组合单元11的测试信号输入端连接。

第一锁存器电路31的输出逻辑组合单元13的第二输出端与功能路径的输入端连接，功能路径的输出端与第二锁存器电路32的输入逻辑组合单元11的功能信号输入端连接。

可选的，功能路径由多个功能单元功能，扫描链由多个反相器构成。

可选的，第一锁存器电路31和第二锁存器电路32的结构相同。对于任意一个锁存器电路，D为功能信号输入端、TI为测试信号输入端，TE为控制信号输入端，G为时钟信号输入端，Q为功能结果输出，TQ为测试结果输出。

最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims (10)

1.一种锁存器电路，其特征在于，包括：输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，其中，

所述输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，所述输入逻辑组合单元通过所述输入端组以及所述模块控制单元中与所述输入端组对应的输出端组与所述模式控制单元连接；所述输入逻辑组合单元在所述模式控制单元的控制下输出功能信号或测试信号；所述输入逻辑组合单元的输出端与所述锁存器单元的输入端连接；

所述锁存器单元的第一输出端与所述输出逻辑组合单元的第一输出单元连接，所述第一输出单元的输出端输出所述测试信号对应的测试结果；

所述锁存器单元的第二输出端与所述输出逻辑组合单元的第二输出单元连接，所述第二输出单元的输出端输出所述功能信号对应的功能结果，所述锁存器单元的第一输出端和第二输出端的相位不同。

2.根据权利要求1所述的锁存器电路，其特征在于，所述模式控制单元包括第一输出端和第二输出端，所述输入逻辑组合单元包括第一与门、第二与门、以及或门，其中，

所述第一与门包括所述测试信号输入端、以及所述输入端组中的第一输入端，所述输入端组中的第一输入端与所述模式控制单元的输出端组中的第一输出端连接；

所述第二与门包括所述功能信号输入端、以及所述输入端组中的第二输入端，所述输入端组中的第二输入端与所述模式控制单元的输出端组中的第二输出端连接，所述模式控制单元的输出端组的第一输出端和第二输出端输出信号的相位相反；

所述第一与门的输出端与所述或门的第一输入端连接，所述第二与门的输出端分别与所述或门的第二输入端连接；

所述或门的输出端与所述锁存器单元的输入端连接。

3.根据权利要求1或2所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第一输出单元包括第一反相器，其中，

所述第一反相器的输入端与所述锁存器单元的第一输出端连接；

所述第一反相器的输出端输出所述测试结果。

4.根据权利要求3所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第一输出单元还包括与非门，其中，

所述与非门的第一输入端与所述锁存器单元的第一输出端连接，所述与非门的第二输入端与所述模式控制单元的第一输出端连接；

所述与非门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端输出所述测试结果。

5.根据权利要求1或2所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第二输出单元包括第二反相器，其中，

所述第二反相器的输入端与所述锁存器单元的第二输出端连接；

所述第二反相器的输出端输出所述功能结果。

6.根据权利要求1或2所述的锁存器电路，其特征在于，所述锁存器单元包括第一传输门、第二传输门、第三反相器和时钟单元，其中，

所述第一传输门的输入端与所述输入逻辑组合单元的输出端连接，所述第一传输门的控制端与所述时钟单元的第一输出端连接；

所述第一传输门的输出端分别与所述第二输出单元的输入端和所述第三反相器的输入端连接；

所述第三反相器的输出端与所述第一输出单元的输入端连接；

所述第二传输门的输入端分别与所述第三反相器的输出端和所述第一输出单元的输入端连接，所述第二传输门的控制端与所述时钟单元的第二输出端连接，所述时钟单元的第一输出端和第二输出端输出信号的相位相反，所述第二传输门的输出端与所述第二输出单元的输入端连接。

7.根据权利要求6所述的锁存器电路，其特征在于，所述锁存器单元的第一输出端为所述第三反相器的输出端。

8.根据权利要求6所述的锁存器电路，其特征在于，所述锁存器单元的第二输出端为所述第一传输门的输出端或所述第二传输门的输出端。

9.根据权利要求6所述的锁存器电路，其特征在于，所述第一传输门为互补金属氧化物半导体CMOS传输门，和/或，所述第二传输门为CMOS传输门。

10.一种集成电路，其特征在于，包括权利要求1-9任一项所述的第一锁存器电路、权利要求1-9任一项所述的第二锁存器电路、功能路径和扫描链，其中，

所述第一锁存器电路的输出逻辑组合单元的第一输出端与所述扫描链的输入端连接，所述扫描链的输出端与所述第二锁存器电路的输入逻辑组合单元的测试信号输入端连接；

所述第一锁存器电路的输出逻辑组合单元的第二输出端与所述功能路径的输入端连接，所述功能路径的输出端与所述第二锁存器电路的输入逻辑组合单元的功能信号输入端连接。