CN109271721A - 一种系统芯片中敏感信息的安全scan设计方法 - Google Patents
一种系统芯片中敏感信息的安全scan设计方法 Download PDFInfo
- Publication number
- CN109271721A CN109271721A CN201811131425.0A CN201811131425A CN109271721A CN 109271721 A CN109271721 A CN 109271721A CN 201811131425 A CN201811131425 A CN 201811131425A CN 109271721 A CN109271721 A CN 109271721A
- Authority
- CN
- China
- Prior art keywords
- sensitive information
- chip
- register
- soc
- design method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明公开了一种系统芯片中敏感信息的安全SCAN设计方法，在进行DFT(Design for Testability)设计中，提供了一种敏感信息的保护措施，来确保在芯片测试中敏感信息不被非法获取。方法包括将带有敏感信息的寄存器进行打散和随机组合，并输入到特定的组合逻辑功能单元(function cell)中，用function cell产生的新输出代替寄存器的原输出。本发明通过将整个设计中所有的敏感信息随机打散重组的方式，实现了将敏感信息无规则化，通过组合逻辑的运算进一步保证了敏感信息的安全。本发明能够为芯片在测试过程中的敏感信息提供更好的保护，提高敏感信息在测试过程中的安全性。
Description
技术领域
本发明涉及集成电路可测试设计(DFT)领域，尤指芯片敏感信息的安全SCAN设计方法。
背景技术
随着集成电路规模不断地增加，集成电路芯片内部的逻辑单元数据也发生着剧烈的增长，但芯片引脚的数目却有着限制。为了更好的保障产品的质量，在芯片出厂时一般采用可测试性设计(DFT)对芯片进行测试。
DFT(Design for Testability)，即可测试性设计是一种集成电路设计技术，是对电路内部许多无法直接控制和观测的信号通过添加可测试性设计结构，例如扫描链等将内部信号暴露给电路外部的一种方法。
DFT中主要包含了BIST(Build-In Self Test)、BSD(Boundary Scan)、SCAN三个主要的内容。其中在SCAN中通过插入扫描链的方式来检测芯片内部包括组合逻辑以及寄存器中的短路、开路以及器件的互连和延迟等问题，从而在一定程度上减少了芯片的测试成本。具体形式主要通过将原有的D触发器替换成相应的扫描单元，扫描单元与一般D触发器的电路差异如图1所示（左侧为一般D触发器，右侧为对应的扫描单元）。
扫描单元通过SE信号线对触发器的输入信号进行选择。当进行内部扫描测试时(SCAN)，寄存器通过SE信号将输入由D端变为SI端，根据SI端的输入和对应的Q端的输出来检测寄存器内部是否存在短路、开路等问题。
内部扫描测试除了对寄存器进行测试外，同时也对组合逻辑进行测试。在对组合逻辑进行测试时，主要分为以下三个动作：
（1）令SE信号有效，为输入给予相应的激励；
（2）令SE信号无效，同时对最后的结果进行捕获；
（3）令SE信号有效，将最后的结果传输到PAD上。
其中具体电路如图2所示。
将电路中的D触发器替换成相应的扫描单元，同时从电路中的第一个寄存器的SI中输入激励(接口信号，PIN)，再将第一个寄存器的输出Q1与第二个寄存器的输入SI相连接，将第二个寄存器的输出Q2与第三个寄存器的输入SI相连接。此外，输出信号Q1、Q2和Q3输入至组合逻辑Logic4后，将组合逻辑Logic4的输出与第四个寄存器的输入D4相连接，最后从第四个寄存器的输出Q4输出相应的结果。
在内部扫描测试时，即SE信号线有效时，通过第一个寄存器的SI信号线输入相应的激励。三个时钟周期后，Q1、Q2和Q3的值即为前三个周期PIN中的输入，通过输入不同的激励来遍历Logic4的输入，最后通过检测第四个寄存器的输出Q4来检测组合逻辑Logic4是否存在短路、开路以及器件的互连和延迟等问题，对应的时序图如图3所示。
其中PIN信号的输入依次为1，1，0时，三个周期后对应的Q1、Q2和Q3的值分别为0,1,1。将内部扫描测试使能信号SE拉低（SE信号无效），使第四个寄存器的输入信号D4为组合逻辑Logic4的输出，再从第四个寄存器的输出Q4将结果进行捕获。通过将内部扫描测试的使能信号SE拉高的方式把捕获后的结果输出值PAD，从而最终通过对应PAD端的值来判定组合逻辑Logic4是否正确。
但是对芯片进行内部扫描测试时，芯片内部的敏感信息容易被非法途径获取。
发明内容
为了解决现有技术中存在的上述技术问题，本发明的目的是提供一种系统芯片中敏感信息的安全SCAN设计方法，更详细的说，是在对芯片进行内部扫描测试时，提供的一种基于敏感信息的保护措施。这种保护措施用来保证芯片在测试过程中敏感信息不被非法获取。该结构内嵌在集成电路中，通过将敏感信息进行打散和随机组合后再通过特定组合逻辑的方式，保证敏感信息不被泄露。其具体技术方案如下：
一种系统芯片中敏感信息的安全SCAN设计方法，包括如下步骤：
（1）利用层次化打散的方式将不同层次的敏感信息进行随机打散重组；
（2）制定特定的组合逻辑功能单元（function cell），将随机打散重组后的带有敏感信息的寄存器组的原输入经过这些特定的组合逻辑进行运算，将运算后的结果代替原有的带有敏感信息寄存器组的输出。
进一步的，步骤（1）中对于层次化打散的方式，标记所有模块中的所有敏感信息的路径，同时根据用户的设计需求，对标记的每一个寄存器的路径信息按照一定规则进行打散。
进一步的，打散可以通过以下规则来进行：
（1）电路中所有模块中包含的敏感信息寄存器组都被视为等价，统一进行打散操作；
（2）电路中指定的不同模块中包含的敏感信息的寄存器组被视为等价，统一对每组指定的模块中的敏感信息的寄存器组进行打散操作。
进一步的，在对标记的带有敏感信息的所有寄存器进行打散之后，再将打散之后的寄存器重新随机组合，在进行组合的过程中，根据需求选择不同的组合方式，一种芯片中可以选择使用单一数量的组合方式或使用多种不同数量的组合方式对寄存器进行重新组合。
进一步的，具体规则分为两种情况：
（1）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作完全随机。
（2）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作根据需求按照指定规则进行。
进一步的，将经过随机打散重组的寄存器组中的每个寄存器的输入，输入到特定的组合逻辑功能单元（Function Cell）中，同时在进行内部扫描测试时，通过二输入选择器，将特定的组合逻辑功能单元（Function Cell）的输出信号替代寄存器的原输出。
进一步的，将不同时钟域下的不同寄存器采用的时钟替换成DFT测试时专用的DFT时钟，允许不同时钟域下的寄存器进行随机打散重组。
进一步的，所述特定的组合逻辑功能单元（Function Cell）根据输入数量的不同有多种不同的结构，同时对于有相同输入数量的功能单元（Function Cell）同样有多种不同的电路结构，所有的功能单元（Function Cell）电路结构输出均为1比特位。
进一步的，在每一组具有功能单元（Function Cell）的电路结构中，随机选取输入信号数量与寄存器数量相同的任一功能单元（Function Cell）的电路结构。
附图说明
图1是SCAN扫描单元结构示意图；
图2是组合逻辑测试电路图；
图3是组合逻辑测试时序图；
图4是层次化打散方式示意图；
图5是完全随机组合寄存器的输入输出示意图。
具体实施方式
下面对本发明作进一步说明。
本发明的系统芯片中敏感信息的安全SCAN设计方法，其中包含以下主要内容：
（1）利用层次化打散的方式将不同层次的敏感信息进行随机打散重组；
（2）制定特定的组合逻辑功能单元（function cell），将随机打散重组后的带有敏感信息的寄存器组的原输入经过这些特定的组合逻辑进行运算，将运算后的结果代替原有的带有敏感信息寄存器组的输出。
对于层次化打散的方式，标记所有模块（包括顶层模块和所有非顶层模块）中的所有敏感信息的路径，同时根据用户的设计需求，对标记的每一个寄存器的路径信息按照一定规则进行打散。打散可以通过以下规则来进行：
（1）电路中所有模块（包括顶层模块和非顶层模块）中包含的敏感信息寄存器组都被视为等价的，统一进行打散操作。
（2）电路中指定的不同模块中包含的敏感信息的寄存器组被视为等价，统一对每组指定的模块中的敏感信息的寄存器组进行打散操作。
具体打散方式如图4所示。
将带有敏感信息的模块1中的reg1-1-1、reg1-1-2到reg1-1-n和reg1-2-1、reg1-2-2以及模块2中的reg2-1-1、reg2-1-2，模块3中的reg3-1-1、reg3-1-2全部一起打散。
在对标记的带有敏感信息的所有寄存器进行打散之后，再将打散之后的寄存器重新随机组合。在进行组合的过程中，根据需求选择不同的组合方式，一种芯片中可以选择使用单一数量的组合方式或使用多种不同数量的组合方式对寄存器进行重新组合，具体规则分为两种情况：
（1）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作完全随机。
（2）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作根据需求按照指定规则进行。
例如将上述图中的寄存器，reg1-1-2和reg3-1-1设置为一组，reg1-1-1、reg1-2-2和reg2-1-1设置为一组，完全随机组合直到所有的寄存器全部组合完成，再将打散重组后的寄存器组的输入输出进行一定的处理，具体过程如图5所示。
将经过随机打散重组的寄存器组中的每个寄存器的输入，输入到特定的组合逻辑功能单元（Function Cell）中。同时在进行内部扫描测试时，通过二输入选择器，将特定的组合逻辑功能单元（Function Cell）的输出信号替代寄存器的原输出。此外，将不同时钟域下的不同寄存器采用的时钟全部替换成DFT测试时专用的DFT时钟，从而允许不同时钟域下的寄存器进行随机打散重组。
其中特定的组合逻辑功能单元（Function Cell）根据输入数量的不同有多种不同的结构，同时对于有相同输入数量的功能单元（Function Cell）同样有多种不同的电路结构，所有的功能单元（Function Cell）电路结构输出均为1比特位。在每一组具有功能单元（Function Cell）的电路结构中，随机选取输入信号数量与寄存器数量相同的任一功能单元（Function Cell）的电路结构。因此，功能单元（Function Cell）模块能够支持不同比特位的输入，输出固定为1比特位。
此方法在DFT测试中给每个带有敏感信息的寄存器增加了一组选择器，同时为每一组打散重组后的寄存器组增加了一组组合逻辑功能单元（Function Cell）。但总体在电路上增加的逻辑量较少，相比于对敏感信息保护的安全性强度的增加是完全可以接受的。
Claims (9)
1.一种系统芯片中敏感信息的安全SCAN设计方法，其特征在于，包括如下步骤：
（1）利用层次化打散的方式将不同层次的敏感信息进行随机打散重组；
（2）制定特定的组合逻辑功能单元（function cell），将随机打散重组后的带有敏感信息的寄存器组的原输入经过这些特定的组合逻辑进行运算，将运算后的结果代替原有的带有敏感信息寄存器组的输出。
2.如权利要求1所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，步骤（1）中对于层次化打散的方式，标记所有模块中的所有敏感信息的路径，同时根据用户的设计需求，对标记的每一个寄存器的路径信息按照一定规则进行打散。
3.如权利要求2所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，打散可以通过以下规则来进行：
（1）电路中所有模块中包含的敏感信息寄存器组都被视为等价，统一进行打散操作；
（2）电路中指定的不同模块中包含的敏感信息的寄存器组被视为等价，统一对每组指定的模块中的敏感信息的寄存器组进行打散操作。
4.如权利要求2所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，在对标记的带有敏感信息的所有寄存器进行打散之后，再将打散之后的寄存器重新随机组合，在进行组合的过程中，根据需求选择不同的组合方式，一种芯片中可以选择使用单一数量的组合方式或使用多种不同数量的组合方式对寄存器进行重新组合。
5.如权利要求4所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，具体规则分为两种情况：
（1）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作完全随机；
（2）对被视为等价的带有敏感信息的寄存器组进行打散过程后，重组操作根据需求按照指定规则进行。
6.如权利要求2所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，将经过随机打散重组的寄存器组中的每个寄存器的输入，输入到特定的组合逻辑功能单元（Function Cell）中，同时在进行内部扫描测试时，通过二输入选择器，将特定的组合逻辑功能单元（Function Cell）的输出信号替代寄存器的原输出。
7.如权利要求2所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，将不同时钟域下的不同寄存器采用的时钟替换成DFT测试时专用的DFT时钟，允许不同时钟域下的寄存器进行随机打散重组。
8.如权利要求6所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，所述特定的组合逻辑功能单元（Function Cell）根据输入数量的不同有多种不同的结构，同时对于有相同输入数量的功能单元（Function Cell）同样有多种不同的电路结构，所有的功能单元（Function Cell）电路结构输出均为1比特位。
9.如权利要求6所述的系统芯片中敏感信息的安全SCAN设计方法，其特征在于，在每一组具有功能单元（Function Cell）的电路结构中，随机选取输入信号数量与寄存器数量相同的任一功能单元（Function Cell）的电路结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811131425.0A CN109271721A (zh) | 2018-09-27 | 2018-09-27 | 一种系统芯片中敏感信息的安全scan设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811131425.0A CN109271721A (zh) | 2018-09-27 | 2018-09-27 | 一种系统芯片中敏感信息的安全scan设计方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109271721A true CN109271721A (zh) | 2019-01-25 |
Family
ID=65198620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811131425.0A Pending CN109271721A (zh) | 2018-09-27 | 2018-09-27 | 一种系统芯片中敏感信息的安全scan设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109271721A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812742A (en) * | 1987-12-03 | 1989-03-14 | Unisys Corporation | Integrated circuit package having a removable test region for testing for shorts and opens |
| US20110016326A1 (en) * | 2009-07-14 | 2011-01-20 | International Business Machines Corporation | Chip Lockout Protection Scheme for Integrated Circuit Devices and Insertion Thereof |
| CN107703442A (zh) * | 2017-07-17 | 2018-02-16 | 天津大学 | 基于抗差分扫描攻击的数据置乱安全扫描装置 |
-
2018
- 2018-09-27 CN CN201811131425.0A patent/CN109271721A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812742A (en) * | 1987-12-03 | 1989-03-14 | Unisys Corporation | Integrated circuit package having a removable test region for testing for shorts and opens |
| US20110016326A1 (en) * | 2009-07-14 | 2011-01-20 | International Business Machines Corporation | Chip Lockout Protection Scheme for Integrated Circuit Devices and Insertion Thereof |
| CN107703442A (zh) * | 2017-07-17 | 2018-02-16 | 天津大学 | 基于抗差分扫描攻击的数据置乱安全扫描装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200182931A1 (en) | Device testing architecture, method, and system | |
| Narayanan et al. | An efficient scheme to diagnose scan chains | |
| Tšertov et al. | A suite of IEEE 1687 benchmark networks | |
| US8185782B2 (en) | Test device and method for hierarchical test architecture | |
| CN107064783B (zh) | 一种fpga芯片中查找表的检测电路及检测方法 | |
| US8645778B2 (en) | Scan test circuitry with delay defect bypass functionality | |
| US20080001616A1 (en) | Testing Components of I/O Paths of an Integrated Circuit | |
| WO2008017006A2 (en) | Double data rate test interface and architecture | |
| US9766289B2 (en) | LBIST debug controller | |
| CN109406902A (zh) | 逻辑扫描老化测试系统 | |
| WO2007013306A1 (ja) | 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム | |
| CN108875431A (zh) | 防止集成电路知识产权剽窃的动态混淆封装接口控制单元 | |
| CN104950251B (zh) | 一种片上系统soc芯片的时钟网络系统 | |
| US8700962B2 (en) | Scan test circuitry configured to prevent capture of potentially non-deterministic values | |
| CN110007217A (zh) | 一种低功耗边界扫描测试方法 | |
| CN104049203B (zh) | 具有边界扫描测试功能的管脚和包括该管脚的集成电路 | |
| CN105334452A (zh) | 一种边界扫描测试系统 | |
| US20230096746A1 (en) | Semiconductor integrated circuit, a method for testing the semiconductor integrated circuit, and a semiconductor system | |
| CN104903736B (zh) | 用于动态分配扫描测试资源的电路和方法 | |
| US9213062B2 (en) | Addressable tap address, state monitor, decode and TMS gating circuitry | |
| CN108875430A (zh) | 防止集成电路和知识产权核剽窃的动态混淆封装接口 | |
| CN105334451A (zh) | 边界扫描测试系统 | |
| CN106291313A (zh) | 用于测试集成电路的方法和设备 | |
| CN100370430C (zh) | 一种边界扫描链自测方法 | |
| CN109271721A (zh) | 一种系统芯片中敏感信息的安全scan设计方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190125 |
|
| RJ01 | Rejection of invention patent application after publication |