CN102790605A - 异步信号同步器 - Google Patents

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Abstract

本发明公开了一种异步信号同步器，包括：输入逻辑单元和输出逻辑单元；所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号，其包括一个D锁存器，一个两输入端的第一与门，一个两输入端的或门，一个反相器；所述输出逻辑单元用于信号同步和产生输出脉冲信号，包括三个D锁存器，一个两输入端的第二与门，一个反相器。本发明在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态，并且支持输入时钟域和输出时钟域的任意频率和任意相位。

Description

异步信号同步器
技术领域
本发明涉及数字电路领域，特别是涉及一种数字电路中异步信号同步器。
背景技术
随着半导体和电子技术的发展，单个芯片上要完成的功能越来越多，这就使得芯片电路的设计越来越复杂，芯片上存在着多个时钟域，跨时钟域设计成为了一个常态，如何处理信号在不同时钟域的同步也成为了一个关键问题。
跨时钟域信号同步会带来亚稳态的问题，并导致芯片的功能出错；对待跨时钟域信号同步，通常的设计是使用两级锁存器进行同步，从而消除信号的亚稳态。但是这样的设计还要考虑以下这些问题，一是输入信号的有效电平需要保持多少时间，才能保证能被目的时钟域锁存；二是输入信号有效电平之间的间隔要多长，才能保证每一次的信号都能被锁存；三是如何保证同步电路能有广泛的应用，能在任意频率、任意相位的输入时钟和输出时钟上顺利工作。
发明内容
本发明要解决的技术问题是提供一种异步信号同步器，在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态。
为解决上述技术问题，本发明的异步信号同步器包括：输入逻辑单元和输出逻辑单元；
所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号；其包括第一D锁存器，一个两输入端的第一与门，一个两输入端的或门，第一反相器；第一D锁存器的时钟信号输入端输入CLK1输入时钟域；第一D锁存器的数据输入端D与所述或门的输出端相连接；该或门的一个输入端输入脉冲信号，另一个输入端与所述第一与门的输出端相连接；该第一与门的一个输入端与第二D锁存器的输出端Q相连接，另一个输入端与第一反相器的输出端相连接，该反相器的输入端与第一D锁存器的输出端Q相连接；
所述输出逻辑单元用于信号同步和产生输出脉冲信号；包括第二D锁存器，其数据输入端D与第一D锁存器的输出端Q相连接，第二D锁存器的输出端Q与第三D锁存器的数据输入端D相连接；该第三D锁存器的输出端Q与第四D锁存器的数据输入端D和一个两输入端的第二与门的一输入端相连接；第四D锁存器的输出端Q与第二反相器的输入端相连接，该反相器的输出端与第二与门的另一输入端相连接；该第二与门的输出端输出脉冲信号；第二D锁存器、第三D锁存器和第四D锁存器的时钟信号输入端输入CLK2输出时钟域。
采用本发明的异步信号同步器在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态，并且支持输入时钟域和输出时钟域的任意频率和任意相位。同时输入脉冲信号有效电平之间的间隔可以做到最小值；且能解决输入脉冲信号的有效电平保持时间问题。
本发明能将CLK1输入时钟域的一个脉冲信号同步为CLK2输出时钟域的一个脉冲信号；支持任意频率的CLK1输入时钟域的时钟和任意频率的CLK2输出时钟域的时钟，并且对CLK1输入时钟域的时钟和CLK2输出时钟域的时钟的相位关系没有任何的要求。本发明设计简单，仅包括四个D锁存器和少数逻辑门电路。
本发明对输入脉冲信号之间的时间间隔限制最小，在输入脉冲信号的输入时钟域的时钟频率小于输出脉冲信号的输出时钟域的时钟频率时，对输入脉冲信号之间的时间间隔无限制，可支持任意时间间隔宽度的输入脉冲信号；在输入脉冲信号的输入时钟域的时钟频率大于等于输出脉冲信号的输出时钟域的时钟频率时，输入脉冲信号的时间间隔的最小值为输出时钟域的时钟周期的两倍，从而输出的脉冲信号的时间间隔最小，即为一个输出时钟域的时钟周期。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是所述异步信号同步器一实施例结构图；
图2是图1的异步信号同步器从高频到低频的仿真波形图；
图3是图1的异步信号同步器从低频到高频的仿真波形图；
图4是图1的异步信号同步器从低频到高频同步过程波形图；
图5是图1的异步信号同步器从高频到低频同步过程波形图。
具体实施方式
参见图1，所述异步信号同步器在一实施例中包括：四个D锁存器、两个与门、一个或门和多个反相器。
所述异步信号同步器分为两个部分：输入逻辑单元和输出逻辑单元。
所述输入逻辑单元主要用途是锁存输入信号和接收反馈信号，包括一个D锁存器D1，一个两输入端的与门AND1，一个两输入端的或门OR1，一个反相器。D锁存器D1的时钟信号输入端输入CLK1输入时钟域。D锁存器D1的数据输入端D与或门OR1的输出端相连接。或门OR1的一个输入端输入脉冲信号，另一个输入端与与门AND1的输出端相连接。与门AND1的一个输入端与D锁存器D2的输出端Q相连接，另一个输入端与反相器的输出端相连接，该反相器的输入端与D锁存器D1的输出端Q相连接。
所述输出逻辑单元主要用途是信号同步和产生脉冲信号；包括D锁存器D2，其数据输入端D与D锁存器D1的输出端Q相连接，其输出端Q与D锁存器D3的数据输入端D相连接；D锁存器D3的输出端Q与D锁存器D4的数据输入端D和一个两输入端的与门AND2的一输入端相连接；D锁存器D4的输出端Q与一反相器的输入端相连接，该反相器的输出端与与门AND2的另一输入端相连接；与门AND2的输出端输出脉冲信号。D锁存器D2、D3、D4的时钟信号输入端输入CLK2输出时钟域。
所述异步信号同步器的输入脉冲信号为CLK1输入时钟域的一个周期的脉冲信号，当输入脉冲信号为高时，D锁存器D1会将此脉冲信号锁存，并通过D锁存器D1的输出端Q及与门AND1、或门OR1反馈至D锁存器D1的数据输入端D来保持D锁存器D1的高电平输出。这样的设计使得输入脉冲信号通过D锁存器D1的锁存能够保持足够长的时间，从而能被接下来的在CLK2输出时钟域的D锁存器D2锁存。
所述异步信号同步器的输入逻辑单元还有另外一个输入来自于D锁存器D2的输出，当D锁存器D2采样了D锁存器D1的输出后，D锁存器D2的输出端Q端也变为高电平，此高电平反馈到D锁存器D1锁存器，用于清除D锁存器D1所锁存的脉冲信号。D锁存器D1锁存的脉冲信号被清除后，所述异步信号同步器的输入逻辑单元接下来就可以再次接收脉冲信号，进行下一个信号的同步。
所述异步信号同步器的输出逻辑单元工作在CLK2输出时钟域，输入信号是来自于CLK1输入时钟域的一个电平信号，输出逻辑单元的前两个锁存器D2、D3用于这个电平信号的同步，规避亚稳态问题，这样D锁存器D3的输出信号是CLK2输出时钟域而且是没有亚稳态问题的信号。
所述异步信号同步器输出逻辑单元的最后部分是一个脉冲产生电路(由D锁存器D4，与门AND2组成)，用于输出一个高电平的脉冲信号。
从所述异步信号同步器的原理上分析，该异步信号同步器可以支持任意频率和任意相位的输入时钟域和输出时钟域，也就是说，无论CLK1和CLK2的频率值和相位值是多少，都能实现脉冲信号在不同时钟域的同步。
图2、3是所述异步信号同步器工作时的仿真波形。图2是从高频到低频的同步仿真波形，图3是从低频到高频的同步仿真波形。其中，sync_in为输入的脉冲信号，D锁存器D1将输入的脉冲信号锁存并保持，直到在CLK2输出时钟域的D锁存器D2将脉冲信号锁存，D锁存器D1的值会被清零，D锁存器D2的输出被同步后进入脉冲产生电路，最后产生一个脉冲信号输出(pulse_out)。D锁存器D1锁存器保证了无论CLK1输入时钟域的频率有多高，都会将脉冲信号锁存直到D锁存器D2将其采样。脉冲产生电路保证了无论CLK2输出时钟域的频率有多高，都只产生一个脉冲信号输出。
此外，所述异步信号同步器对输入脉冲信号的时间间隔限制最小。D锁存器D2在将脉冲信号锁存的同时，将输出信号反馈到D锁存器D1的数据输入端D，将D锁存器D1的值清零，从而保证了D锁存器D1可以在一个周期后再次接收输入的脉冲信号。图4是从低频到高频的同步的过程，sync_in脉冲信号的时间间隔已经最小，也就是一个输入时钟的周期。从波形可以看出，D锁存器D2锁存到输入脉冲信号后反馈到D锁存器D1的数据输入端D端并且在CLK1输入时钟域的上升沿被锁存，D锁存器D1的值被清零，这样D锁存器D1就可以接收输入脉冲信号的第二个脉冲。
图5是从高频到低频的同步过程，这种情况下输入脉冲信号的时间间隔的最小值为输出脉冲信号时钟周期的两倍，这样才能保证输出的脉冲信号的时间间隔最小，即为一个输出时钟的周期。
以上通过具体实施方式对本发明进行了详细的说明，但在具体实施的时候，本领域技术人员可以在本发明的原理下做适当的调整和变化，比如输入脉冲信号的有效电平，输出信号的有效电平等等。这些调整也应视为本发明的保护范围。

Claims (3)

1.一种异步信号同步器，其特征在于，包括：输入逻辑单元和输出逻辑单元；
所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号；其包括第一D锁存器，一个两输入端的第一与门，一个两输入端的或门，第一反相器；第一D锁存器的时钟信号输入端输入CLK1输入时钟域；第一D锁存器的数据输入端D与所述或门的输出端相连接；该或门的一个输入端输入脉冲信号，另一个输入端与所述第一与门的输出端相连接；该第一与门的一个输入端与第二D锁存器的输出端Q相连接，另一个输入端与第一反相器的输出端相连接，该反相器的输入端与第一D锁存器的输出端Q相连接；
所述输出逻辑单元用于信号同步和产生输出脉冲信号；包括第二D锁存器，其数据输入端D与第一D锁存器的输出端Q相连接，第二D锁存器的输出端Q与第三D锁存器的数据输入端D相连接；该第三D锁存器的输出端Q与第四D锁存器的数据输入端D和一个两输入端的第二与门的一输入端相连接；第四D锁存器的输出端Q与第二反相器的输入端相连接，该反相器的输出端与第二与门的另一输入端相连接；该第二与门的输出端输出脉冲信号；第二D锁存器、第三D锁存器和第四D锁存器的时钟信号输入端输入CLK2输出时钟域。
2.如权利要求1所述的异步信号同步器，其特征在于：将CLK1输入时钟域的一个脉冲信号同步为CLK2输出时钟域的一个脉冲信号；支持任意频率的CLK1输入时钟域和任意频率的CLK2输出时钟域，并且对CLK1输入时钟域的时钟和CLK2输出时钟域的时钟的相位关系没有任何的要求。
3.如权利要求1或2所述的异步信号同步器，其特征在于：如果CLK1输入时钟域的时钟频率小于CLK2输出时钟域的时钟频率，支持任意间隔宽度的输入脉冲信号，如果CLK1输入时钟域的时钟频率大于等于LK2输出时钟域的时钟频率，对于间隔宽度大于等于CLK2输出时钟域的两个时钟周期宽度的输入脉冲信号都可支持。
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