CN113608112A - 扫描输出触发器 - Google Patents

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CN113608112A CN202110321801.8A CN202110321801A CN113608112A CN 113608112 A CN113608112 A CN 113608112A CN 202110321801 A CN202110321801 A CN 202110321801A CN 113608112 A CN113608112 A CN 113608112A
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Abstract

本发明提供一种扫描输出触发器，用于在所述扫描输出触发器的扫描输出端子处输出扫描输出信号，包括：选择电路，包括第一输入端子和第二输入端子，由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；控制电路，由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生第一控制信号和第二控制信号；和扫描输出级电路，其中，所述扫描输出级电路由所述第一测试使能信号和所述第二测试使能信号控制以仅根据所述第一控制信号和所述第二控制信号中的一个产生所述扫描输出信号。实施本发明实施例可降低扫描链的不必要的功耗。

Description

扫描输出触发器
技术领域
本发明涉及一种触发器(flip-flop)设计，更具体地，涉及一种扫描输出触发器。
背景技术
扫描链(scan chain)被用于在测试过程期间检测组合逻辑块中的各种制造故障。通常，一个扫描链由复数个串联的扫描输出触发器组成，并且在一个扫描输出触发器的数据输出端子和下一个扫描输出触发器的扫描输入端子之间的扫描路径中添加延迟链(delay chain)。一种传统的扫描输出触发器可以使用公共输出端子来进行正常数据(normal data)和扫描数据(scan data)的传输。因此，无论是进行正常数据或扫描数据(scan data)的传输，公共输出端子后端的电路仍然运行，这会增加不必要的功耗。因此，需要一种创新的扫描输出触发器设计。
发明内容
本发明提供扫描输出触发器，避免了延迟链中的额外功耗。
本发明提供的一种扫描输出触发器用于在所述扫描输出触发器的扫描输出端子处输出扫描输出信号，包括：选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生第一控制信号和第二控制信号，其中所述第二时钟信号为所述第一时钟信号的反相，所述第二控制信号为所述第一控制信号的反相；和扫描输出级电路，其中，所述扫描输出级电路仅接收所述第一控制信号和所述第二控制信号中的一个，所述扫描输出级电路由所述第一测试使能信号和所述第二测试使能信号控制以仅根据所述第一控制信号和所述第二控制信号中的一个产生所述扫描输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
本发明提供的另一种扫描输出触发器用于在所述扫描输出触发器的数据输出端子处输出数据输出信号，包括：选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生控制信号，其中所述第二时钟信号为所述第一时钟信号的反相；和数据输出级电路，其中，所述数据输出级电路接收所述控制信号，并由第一测试使能信号和第二测试使能信号控制，以根据所述控制信号产生所述数据输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
因此，本发明实施例提供了新的扫描输出触发器架构，可降低扫描链的不必要的功耗。
附图说明
图1是根据本发明的实施例示出的扫描输出触发器的图。
图2是根据本发明的第一实施例示出的扫描输出级电路的图。
图3是根据本发明的第二实施例示出的扫描输出级电路的图。
图4是根据本发明的第三实施例示出的扫描输出级电路的图。
图5是根据本发明的第四实施例示出的扫描输出级电路的图。
图6是根据本发明的第五实施例示出的扫描输出级电路的图。
图7是根据本发明的第六实施例示出的扫描输出级电路的图。
图8是根据本发明的实施例示出的另一扫描输出触发器的图。
图9是根据本发明的第一实施例示出的数据输出级电路的图。
图10是根据本发明的第二实施例示出的数据输出级电路的图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定者为准。
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求书的基础上进行认定。
本发明实施例提供了新的扫描输出触发器架构，可降低扫描链的不必要的功耗。
本发明提供的一种扫描输出触发器用于在所述扫描输出触发器的扫描输出端子处输出扫描输出信号，包括：选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生第一控制信号和第二控制信号，其中所述第二时钟信号为所述第一时钟信号的反相，所述第二控制信号为所述第一控制信号的反相；和扫描输出级电路，其中，所述扫描输出级电路仅接收所述第一控制信号和所述第二控制信号中的一个，所述扫描输出级电路由所述第一测试使能信号和所述第二测试使能信号控制以仅根据所述第一控制信号和所述第二控制信号中的一个产生所述扫描输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
本发明提供的另一种扫描输出触发器用于在所述扫描输出触发器的数据输出端子处输出数据输出信号，包括：选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生控制信号，其中所述第二时钟信号为所述第一时钟信号的反相；和数据输出级电路，其中，所述数据输出级电路接收所述控制信号，并由第一测试使能信号和第二测试使能信号控制，以根据所述控制信号产生所述数据输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
图1是根据本发明的实施例示出的扫描输出触发器的图。如图1所示1，扫描输出触发器1包括选择电路10，控制电路11，扫描输出级电路12，信号产生电路13和时钟产生电路14。扫描输出触发器1具有：数据输入端子D，扫描输入端子TD，测试使能端子TE，时钟输入端子CK，数据输出端子Q和扫描输出端子SQ。在图1的实施例中，选择电路10包括多任务器100。多任务器100的一个输入端子(-)耦接到用于接收数据信号S10的数据输入端子D，多任务器100的另一输入端子(+)耦接到用于接收测试信号S11的扫描输入端子TD，并且多任务器100的选择端子耦接到用于接收测试使能信号STE的测试使能端子TE。多任务器100在其输出端子处产生输入信号S12。多任务器100由测试使能信号(用作选择信号)STE控制，以选择性地将数据信号S10或测试信号S11发送到多任务器100的输出端子用作输入信号S12。
如图1所示，信号产生电路13也接收测试使能信号STE以产生与测试使能信号STE反相(inversed)的另一个测试使能信号STEB。在图1的实施例中，信号产生电路13包括反相器130。反相器130的输入端子耦接到用于接收测试使能信号STE的测试使能端子TE。此外，反相器130将测试使能信号STE反相，以在反相器130的输出端子处产生测试使能信号STEB。因此，测试使能信号STEB是测试使能信号STE的反相。在其他实施例中，信号产生电路13可以由能够接收测试使能信号STE并产生与测试使能信号STE反相的测试使能信号STEB的任何其他电路结构来实现。
时钟产生电路14通过时钟端子CK接收时钟信号SCK，以产生另一时钟信号SCKB，SCKB是时钟信号SCK的反相。在图1的实施例中，时钟产生电路14包括反相器140。反相器140的输入端子耦接到用于接收时钟信号SCK时钟端子CK。此外，反相器140将时钟信号SCK反相以在反相器140的输出端子处产生时钟信号SCKB。因此，时钟信号SCKB是时钟信号SCK的反相。时钟信号SCK和SCKB中的每一个可以交替地具有高电压电平VH和低电压电平VL。在其他实施例中，时钟产生电路14可以由能够接收时钟信号SCK并产生与时钟信号SCK反相的时钟信号SCKB的任何其他电路结构来实现。
如图1所示，控制电路11接收输入信号S12，并由时钟信号SCK和SCKB控制以产生控制信号S13和S14，其中，扫描输出级电路12仅接收控制信号S13和S14之一。在图1的实施例中，控制电路11包括三态(tri-state)反相器110、112和116，反相器111、115和117以及传输门118。三态反相器110的输入端子耦接到多任务器100的输出端子，并且三态反相器110的输出端子耦接到节点N10。三态反相器110由时钟产生电路14产生的时钟信号SCKB控制。仅当时钟信号SCKB处于高电压电平VH时，三态反相器110才执行信号反相。反相器111的输入端子耦接到节点N10，并且反相器111的输出端子耦接到节点N11。三态反相器112的输入端子耦接到节点N11，三态反相器112的输出端子耦接到节点N10。三态反相器112由时钟信号SCK控制。仅当时钟信号SCK处于高电压电平VH时，三态反相器112才执行信号反相。反相器111和三态反相器112形成锁存电路。
传输门118由P型晶体管113和N型晶体管114构成。在本实施例中，晶体管113和114由金属氧化物半导体(MOS)晶体管实现。因此，晶体管113是P型金属氧化物半导体(PMOS)晶体管，而晶体管114是N型金属氧化物半导体(NMOS)晶体管。PMOS晶体管113的闸极(也称为“控制电极”)接收时钟信号SCKB，PMOS晶体管113的源极耦接到节点N11，并且PMOS晶体管113的漏极耦接到节点N12。NMOS晶体管114的闸极接收时钟信号SCK，NMOS晶体管114的漏极耦接到节点N11，并且NMOS晶体管114的源极耦接到节点N12。传输门118由时钟信号SCK和SCKB控制，以根据节点N11处的信号在节点N12处产生控制信号S13。
反相器115的输入端子耦接到节点N12，并且反相器115的输出端子耦接到节点N13。反相器115将节点N12处的控制信号S13反相以在节点N13处产生另一控制信号S14。因此，控制信号S14是控制信号S13的反相。三态反相器116的输入端子耦接到节点N13，三态反相器116的输出端子耦接到节点N12。三态反相器116由时钟端子CK处的时钟信号SCKB控制。仅当时钟信号SCKB处于高电压电平VH时，三态反相器116才执行信号反相。反相器115和三态反相器116形成另一个锁存电路。反相器117的输入端子耦接到节点N13，并且反相器117的输出端子耦接到扫描输出触发器1的数据输出端子Q。反相器117将节点N13处的控制信号S14反相以产生反相信号。该反相信号被发送到数据输出端子Q，以用作数据输出信号S15。因此，数据输出信号S15是控制信号S14的反相。
扫描输出级电路12仅访问控制电路11的一个内部节点，以仅将来自控制电路11的一个控制信号提供给扫描输出级电路12。例如，扫描级电路12接收通过处理输入信号S12而获得的控制信号S14，但不接收通过处理输入信号S12而获得的控制信号S13。由于输出级电路12对控制电路11的影响较小，则控制电路11可以更稳健(robust)。
如图1所示，扫描输出级电路12还接收测试使能信号STE和STEB。扫描输出级电路12由测试使能信号STE和STEB控制，以仅根据一个控制信号(例如，S14)产生扫描输出信号S16。扫描输出信号S16被发送到扫描输出端子SQ。
当扫描输出触发器1在测试模式(test mode)下操作时，选择电路10根据处于高电压电平VH(STE＝1)的测试使能信号STE，将测试信号S11发送到选择电路10的输出端子用作输入信号S12，并且扫描输出信号S16的电压电平随着测试信号S11的电压电平而变化。
当扫描输出触发器1在正常模式下操作时，选择电路10根据处于低电压电平VL(STE＝0)的测试使能信号STE，将数据信号S10发送到选择电路10的输出端子用作输入信号S12，并且无论(regardless of)数据信号S10的电平是多少，扫描输出级电路12将扫描输出信号S16保持在固定的电压电平(例如，高电压电平或低电压电平)。可以在扫描链中应用多个扫描输出触发器1，并且在一个扫描输出触发器的扫描输出端子SQ和随后的扫描输出触发器的扫描输入端子TD之间的扫描路径中添加延迟链。在这种情况下，每个扫描输出触发器中的扫描输出级电路12在正常模式下保持(gate)扫描输出端子SQ的扫描输出信号S16在固定的电压电平，这避免了延迟链的额外功耗。因此，在图1所示的实施例中，通过提供一种新的扫描输出触发器架构，在正常模式下避免了延迟链的额外功能，最终降低扫描链的不必要的功耗。
图2是根据本发明的第一实施例示出的扫描输出级电路的图。图1所示的扫描输出级电路12可以使用图2所示的扫描输出级电路200来实现。扫描输出级电路200包括三个晶体管202、204和206。在图2中，晶体管202和204是PMOS晶体管，而晶体管206是NMOS晶体管。PMOS晶体管204的闸极(也称为“控制电极”)被布置为接收测试使能信号STE，PMOS晶体管204的源极被布置为接收扫描输出级电路200的参考电压(例如，具有相对较高的电压电平的电源电压VDD)，并且PMOS晶体管204的漏极耦接到扫描输出端子SQ。PMOS晶体管202的闸极(也称为“控制电极”)被布置为接收控制信号S14，PMOS晶体管202的源极被布置为接收扫描输出级电路200的参考电压(例如，电源电压VDD)，以及PMOS晶体管202的漏极耦接到扫描输出端子SQ。NMOS晶体管206的闸极(也称为“控制电极”)被布置为接收控制信号S14，NMOS晶体管206的源极被布置为接收另一测试使能信号STEB，并且NMOS晶体管206的漏极耦接到扫描输出端SQ。
响应于测试使能信号STE，扫描输出触发器1可以选择性地在正常模式或测试模式下操作。当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。由于STE＝1，PMOS晶体管204被关断(turn off)。由于测试使能信号STEB是测试使能信号STE的反相，所以测试使能信号STEB处于低电压电平VL(STEB＝0)。因此，PMOS晶体管202和NMOS晶体管206形成反相器，使得扫描输出信号S16的电压电平跟随控制信号S14的电压电平的反相信号而变化，其中控制信号S14通过处理测试信号S11而获得。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。由于测试使能信号STEB是测试使能信号STE的反相，所以测试使能信号STEB处于高电压电平VH(STEB＝1)。因此，PMOS晶体管202和NMOS晶体管206不形成反相器。具体地，通过PMOS晶体管202和NMOS晶体管206中的任何一个，都不能将扫描输出端子SQ处的电压电平拉低。此外，由于STE＝0，PMOS晶体管204被导通(turn on)。因此，扫描输出端子SQ上的电压电平通过PMOS晶体管204被电源电压VDD拉高。以这种方式，无论数据信号S10的电压电平是多少，扫描输出级电路200将扫描输出信号S16保持在固定的电压电平(例如，VDD)。
图3是根据本发明的第二实施例示出的扫描输出级电路的图。图1所示的扫描输出级电路12可以使用图3所示的扫描输出级电路300来实现。扫描输出级电路300包括三个晶体管302、304和306。在图3的实施例中，晶体管302是PMOS晶体管，而晶体管304和306是NMOS晶体管。NMOS晶体管306的闸极(也称为“控制电极”)被布置为接收测试使能信号STEB，NMOS晶体管306的源极被布置为接收扫描输出级电路300的参考电压(例如，接地电压GND)，以及NMOS晶体管306的漏极耦接到扫描输出端子SQ。NMOS晶体管304的闸极(也称为“控制电极”)被布置为接收控制信号S14，NMOS晶体管304的源极被布置为接收扫描输出级电路300的参考电压(例如，接地电压GND)，以及NMOS晶体管304的漏极耦接到扫描输出端子SQ。PMOS晶体管302的闸极(也称为“控制电极”)被布置为接收控制信号S14，PMOS晶体管302的源极被布置为接收另一个测试使能信号STE，并且PMOS晶体管302的漏极耦接到扫描输出端子SQ。
响应于测试使能信号STE，扫描输出触发器1可以选择性地在正常模式或测试模式下操作。当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。由于测试使能信号STEB是测试使能信号STE的反相，所以测试使能信号STEB处于低电压电平VL(STEB＝0)。因此，NMOS晶体管306由于STEB＝0而被关断。另外，由于测试使能信号STE处于高电压电平VH(STE＝1)，所以PMOS晶体管302和NMOS晶体管304形成反相器，使得扫描输出信号S16的电压电平随着控制信号S14的电压电平的反相信号而变化，其中控制信号S14通过处理测试信号S11而获得。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。由于测试使能信号STE处于低电压电平VL(STE＝0)，所以PMOS晶体管302和NMOS晶体管304不形成反相器。具体地，扫描输出端子SQ处的电压电平不会通过PMOS晶体管302和NMOS晶体管304中的任何一个被拉高。此外，由于测试使能信号STEB是测试使能信号STE的反相，所以NMOS晶体管由于STEB＝1而被导通。因此，扫描输出端子SQ上的电压电平通过NMOS晶体管306被接地电压GND拉低。以这种方式，无论数据信号S10的电压电平是多少，扫描输出级电路300将扫描输出信号S16保持在固定的电压电平(例如，GND)。
扫描输出级电路200和300中的每一个仅需要三个额外的晶体管，因此面积损失小。除了省电特征之外，所提出的扫描输出级电路还可以具有其他特征。例如，所提出的扫描输出级电路可以添加延迟组件以避免在扫描路径中违反保持时间。
图4是根据本发明的第三实施例示出的扫描输出级电路的图。扫描输出级电路200和400之间的主要区别在于，扫描输出级电路400具有耦接在参考电压(例如，VDD)和PMOS晶体管202的源极之间的至少一个第一延迟组件，以及耦接在测试使能信号STEB和NMOS晶体管206的源极之间的至少一个第二延迟组件。在该实施例中，第一延迟组件中的每一个由PMOS晶体管实现，并且第二延迟组件中每一个由NMOS晶体管实现。如图4所示，三个PMOS晶体管402、404和406串联连接在参考电压(例如VDD)和PMOS晶体管202的源极之间，其中PMOS晶体管402、404和406中的每一个的闸极(也称为“控制电极”)被布置为接收测试使能信号STEB。
如图1所示，从反相器140产生测试使能信号STEB。因此，当由于测试使能信号STE被设置为高电压电平VH(STE＝1)而使扫描输出触发器1在测试模式下操作时，反相器140中的一个NMOS晶体管(未示出)导通，以使测试使能信号STEB具有低电压电平VL(STEB＝0)。当扫描输出触发器1在测试模式下操作时，反相器140中的该NMOS晶体管(未示出)也可以用作耦接到NMOS晶体管206的源极的一个第二延迟组件。参照图4，两个NMOS晶体管408和410串联连接在测试使能信号STEB和PMOS晶体管206的源极之间，其中，NMOS晶体管408和410中的每一个的闸极(也称为“控制电极”)被布置成接收测试使能信号STE。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。因为响应于STEB＝0而导通PMOS晶体管402、404和406，耦接在参考电压(例如VDD)和PMOS晶体管202的源极之间的第一延迟组件被启用(enabled)。因为响应于STE＝1而导通NMOS晶体管408和410，耦接在测试使能信号STEB和NMOS晶体管206的源极之间的第二延迟组件被启用。应当注意，通过反相器140中的NMOS晶体管(未示出)来使能一个附加的第二延迟组件，其中该NMOS用于产生测试使能信号STEB。借助于延迟组件，从一个扫描输出触发器输出到下一个扫描输出触发器的扫描输出信号S16可以满足保持时间限制。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。因为响应于STEB＝1而关断PMOS晶体管402、404和406，参考电压(例如，VDD)和PMOS晶体管202的源极之间的第一延迟组件被禁用(disabled)。因为响应于STE＝0而关断NMOS晶体管408和410，耦接在测试使能信号STEB和NMOS晶体管206的源极之间的第二延迟组件被禁用。由于PMOS晶体管204导通以使扫描输出信号S16具有固定的电压电平(例如，VDD)，因此在正常模式下扫描输出级电路400的保持功能不受PMOS晶体管402，404和406以及NMOS晶体管408和410的影响。
图5是根据本发明的第四实施例示出的扫描输出级电路的图。扫描输出级电路200和500之间的主要区别在于，扫描输出级电路500具有耦接在控制信号S14和PMOS晶体管202的闸极之间的至少一个第一延迟组件和耦接在控制信号S14和NMOS晶体管206的闸极之间的至少一个第二延迟组件。在本实施例中，每一个第一延迟组件由PMOS晶体管实现，每一个第二延迟组件由NMOS晶体管实现。如图5所示，PMOS晶体管502耦接在控制信号S14和PMOS晶体管202的闸极之间，其中PMOS晶体管502的闸极(也称为“控制电极”)被布置为接收参考电压(例如，GND)。另外，NMOS晶体管504耦接在控制信号S14和NMOS晶体管206的闸极之间，其中NMOS晶体管504的闸极(也称为“控制电极”)被布置为接收另一参考电压(例如VDD)。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。PMOS晶体管202的闸极经由由PMOS晶体管502实现的第一延迟组件(通过接地电压GND导通)来接收控制信号S14。NMOS晶体管206的闸极经由由NMOS晶体管504实现的第二延迟组件(通过电源电压VDD导通)来接收控制信号S14。借助于延迟组件，从一个扫描输出触发器输出到下一个扫描输出触发器的扫描输出信号S16可以满足保持时间限制。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。由于PMOS晶体管204被导通以使扫描输出信号S16具有固定的电压电平(例如，VDD)，因此在正常模式下扫描输出级电路500的保持功能不受PMOS晶体管502及NMOS晶体管504的影响。
图6是根据本发明的第五实施例示出的扫描输出级电路的图。扫描输出级电路300和600之间的主要区别在于，扫描输出级电路600具有耦接在参考电压(例如，GND)和NMOS晶体管304的源极之间的至少一个第一延迟组件，以及耦接在测试使能信号STE和PMOS晶体管302的源极之间的至少一个第二延迟组件。在该实施例中，每一个第一延迟组件由NMOS晶体管实现，并且每一个第二延迟组件由PMOS晶体管实现。如图6所示，NMOS晶体管606、608和610串联连接在参考电压(例如，GND)和NMOS晶体管304的源极之间，其中，NMOS晶体管606、608和610中每一个的闸极(也称为“控制电极”)被布置为接收测试使能信号STE。此外，NMOS晶体管602和604串联连接在测试使能信号STE和PMOS晶体管302的源极之间，其中PMOS晶体管602和604中每一个的闸极(也称为“控制电极”)被布置为接收测试使能信号STEB。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。因为响应于STE＝1而导通NMOS晶体管606、608和610，耦接在参考电压(例如GND)和NMOS晶体管304的源极之间的第一延迟组件被启用(enabled)。因为响应于STEB＝0而导通PMOS晶体管602和604，耦接在测试使能信号STE和PMOS晶体管302的源极之间的第二延迟组件被启用。借助于延迟组件，从一个扫描输出触发器输出到下一个扫描输出触发器的扫描输出信号S16可以满足保持时间限制。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。因为响应于STE＝0而关断NMOS晶体管606、608和610，耦接在参考电压(例如，GND)和NMOS晶体管304的源极之间的第一延迟组件被禁用。因为响应于STEB＝1而关断PMOS晶体管602和604，耦接在测试使能信号STE和PMOS晶体管302的源极之间的第二延迟组件被禁用。由于PMOS晶体管306导通以使扫描输出信号S16具有固定的电压电平(例如，GND)，因此在正常模式下扫描输出级电路600的保持功能不受PMOS晶体管602、604以及NMOS晶体管606、608和610的影响。
图7是根据本发明的第六实施例示出的扫描输出级电路的图。扫描输出级电路300和700之间的主要区别在于，扫描输出级电路700具有耦接在控制信号S14和PMOS晶体管302的闸极之间的至少一个第一延迟组件和耦接在控制信号S14和NMOS晶体管304的闸极之间至少一个第二延迟组件。在该实施例中，每一个第一延迟组件由PMOS晶体管实现，并且每一个第二延迟组件由NMOS晶体管实现。如图7所示，PMOS晶体管702耦接在控制信号S14和PMOS晶体管302的闸极之间，其中PMOS晶体管702的闸极(也称为“控制电极”)被布置为接收参考电压(例如，GND)。另外，NMOS晶体管704耦接在控制信号S14和NMOS晶体管304的闸极之间，其中NMOS晶体管704的闸极(也称为“控制电极”)被布置为接收另一参考电压(例如VDD)。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器1在测试模式下操作。PMOS晶体管302的闸极经由由PMOS晶体管702实现的第一延迟组件(通过接地电压GND导通)来接收控制信号S14。NMOS晶体管304的闸极经由由NMOS晶体管704实现的第二延迟组件(通过电源电压VDD导通)来接收控制信号S14。借助于延迟组件，从一个扫描输出触发器输出到下一个扫描输出触发器的扫描输出信号S16可以满足保持时间限制。
当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器1在正常模式下操作。由于NMOS晶体管306被导通以使扫描输出信号S16具有固定的电压电平(例如，GND)，因此在正常模式下扫描输出级电路700的保持功能不受PMOS晶体管702及NMOS晶体管704的影响。
如上所述，扫描输出级电路12被设计为具有保持功能，该保持功能在正常模式下被启用以将扫描输出信号S16保持在固定的电压电平。在测试模式下，相同的概念可以应用于从资料输出端子Q输出的数据输出信号S15。
图8是根据本发明的实施例示出的另一扫描输出触发器的图。如图8所示，扫描输出触发器800包括控制电路811，数据输出级电路812，扫描输出级电路814，以及上述选择电路10，信号产生电路13和时钟产生电路14。类似于扫描输出触发器1，扫描输出触发器800具有数据输入端子D，扫描输入端子TD，测试使能端子TE，时钟输入端子CK，数据输出端子Q和扫描输出端子SQ。控制电路811接收输入信号S12，其中在正常模式下(STE＝0)将数据信号S10选择为输入信号S12，并且在测试模式下将测试信号S11选择为输入信号S12(STE＝1)。控制电路811由时钟信号SCK和SCKB控制以产生控制信号S13和S14，其中控制信号S14是控制信号S13的反相。在图8的实施例中，控制电路811包括前述的三态反相器110、112和116，反相器111和115以及传输门118。由于所属技术领域具有通常知识者在阅读以上针对控制电路11的段落之后可以容易地理解控制电路811的细节，为简洁起见，在此相似的描述被省略。
在一个示例性设计中，扫描输出级电路814可以是扫描输出级电路12，其可以使用扫描输出级电路200、300、400、500、600和700之一来实现。例如，扫描输出级电路814仅接收控制信号S13和S14中的一个。在另一示例性设计中，扫描输出级电路814可以与扫描输出级电路12不同。例如，控制信号S13和S14都由扫描输出级电路814接收。实际上，使用所提出的数据输出级电路812的任何扫描输出触发器都在本发明的范围内。
在该实施例中，仅控制电路811的一个内部节点被数据输出级电路812访问，以仅从控制电路811向数据输出级电路812提供一个控制信号(例如，S14)。如图8所示，数据输出级电路812耦接到节点N13，以用于接收控制信号S14，并且还接收测试使能信号STE和STEB。数据输出级电路812由测试使能信号STE和STEB控制，以仅根据从控制电路811接收的一个控制信号(例如，S14)来产生数据输出信号S15。数据输出信号S15被发送到数据输出端子Q。
当扫描输出触发器800在正常模式下操作时，选择电路10根据处于低电压电平VL的测试使能信号STE(STE＝0)，将数据信号S10发送到选择电路10的输出端子用作输入信号S12，并且数据输出信号S15的电压电平随数据信号S10的电压电平而变化。
当扫描输出触发器800在测试模式下操作时，选择电路10根据处于高电压电平VH的测试使能信号STE(STE＝1)，将测试信号S11发送到选择电路10的输出端子用作输入信号S12，并且无论信号S11的电压电平是多少，数据输出级电路812将数据输出信号S15保持在固定电压电平(例如，高电压电平或低电压电平)。可以在扫描链中应用多个扫描输出触发器800，并且在一个扫描输出触发器的数据输出端子Q和随后的扫描输出的数据输入端子D之间的数据路径中添加一个组合逻辑电路。在这种情况下，每个扫描输出触发器中的数据输出级电路812在测试模式下保持数据输出端子Q的数据输出信号S15在固定的电压电平，这避免了组合逻辑电路的额外功耗。因此，在图8所示的实施例中，通过提供一种新的扫描输出触发器架构，在扫描模式下避免了组合逻辑电路的额外功能，最终降低扫描链的不必要的功耗。
图9是根据本发明的第一实施例示出的数据输出级电路的图。图8中所示的数据输出级电路812可以使用图9所示的数据输出级电路900来实现。数据输出级电路900包括三个晶体管902、904和906。在图9所示的实施例中，晶体管902和904是PMOS晶体管，而晶体管906是NMOS晶体管。PMOS晶体管904的闸极(也称为“控制电极”)被布置为接收测试使能信号STEB，PMOS晶体管904的源极被布置为接收数据输出级电路900的参考电压(例如，电源电压VDD，具有相对较高的电压电平)，并且PMOS晶体管904的漏极耦接到数据输出端子Q。PMOS晶体管902的闸极(也称为“控制电极”)耦接到节点N13，用于接收控制信号S14，PMOS晶体管902的源极布置成接收数据输出级电路900的参考电压(例如，电源电压VDD)，并且PMOS晶体管902的漏极耦接到数据输出端子Q。NMOS晶体管906的闸极(也称为“控制电极”)耦接到节点N13，用于接收控制信号S14，NMOS晶体管906的源极被布置为接收另一测试使能信号STE，并且NMOS晶体管906的漏极被耦接到数据输出端子Q。
响应于测试使能信号STE，扫描输出触发器800可以选择性地在正常模式或测试模式下操作。当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器800以正常模式操作。由于测试使能信号STEB是测试使能信号STE的反相，因此PMOS晶体管904由于STEB＝1而被关断。由于测试使能信号STE处于低电压电平VL(STE＝0)，因此PMOS晶体管902和NMOS晶体管906形成反相器，该反相器用作包括在图1所示的扫描输出触发器的控制电路11中的反相器117。因此，数据输出信号S15的电压电平随控制信号S14的电压电平的反相信号而变化，其中控制信号S14是通过对数据信号S10进行处理而得到。另外，由于图1所示的反相器117可由图9所示的PMOS晶体管902和NMOS晶体管906来实现，数据输出级电路900仅需要一个额外的晶体管(即，PMOS晶体管904)，因此具有非常低的面积损失。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器800在测试模式下操作。由于测试使能信号STE处于高电压电平VH(STE＝1)，因此PMOS晶体管902和NMOS晶体管906不形成反相器。具体地，数据输出端子Q处的电压电平不会通过PMOS晶体管902和NMOS晶体管906中的任何一个而被拉低。此外，由于测试使能信号STEB是测试使能信号STE的反相，所以PMOS晶体管由于STEB＝0被导通。因此，数据输出端子Q上的电压电平通过PMOS晶体管904被电源电压VDD拉高。以这种方式，数据输出级电路900将数据输出信号S15保持在固定的电压电平(例如VDD)，而不管测试信号S11的电压电平如何。
图10是根据本发明的第二实施例示出的数据输出级电路的图。图8中所示的数据输出级电路812可以使用图10所示的数据输出级电路1000来实现。数据输出级电路1000包括三个晶体管1002、1004、1006。在图10中，晶体管1002是PMOS晶体管，而晶体管1004和1006是NMOS晶体管。NMOS晶体管1006的闸极(也称为“控制电极”)被布置为接收测试使能信号STE，NMOS晶体管1006的源极被布置为接收数据输出级电路1000的参考电压(例如，接地电压GND)，NMOS晶体管1006的漏极耦接到数据输出端Q。NMOS晶体管1004的闸极(也称为“控制电极”)耦接到节点N13，用于接收控制信号S14，NMOS晶体管1004的源极被布置为接收数据输出级电路1000的参考电压(例如，地电压GND)，并且NMOS晶体管1004的漏极被耦接到数据输出端子Q。PMOS晶体管1002的闸极(也称为“控制电极”)耦接到节点N13，用于接收控制信号S14，PMOS晶体管1002的源极布置为接收另一个测试使能信号STEB，并且PMOS晶体管1002的漏极耦接到数据输出端子Q。
响应于测试使能信号STE，扫描输出触发器800可以选择性地在正常模式或测试模式下操作。当测试使能信号STE处于低电压电平VL(STE＝0)时，扫描输出触发器800以正常模式操作。NMOS晶体管1006由于STE＝0被关断。由于测试使能信号STEB是测试使能信号STE的反相，因此PMOS晶体管1002和NMOS晶体管1004形成反相器，该反相器用作包括在图1所示的扫描输出触发器1的控制电路11中的反相器117。因此，数据输出信号S15的电压电平随控制信号S14的电压电平的反相信号而变化，其中控制信号S14是通过对数据信号S10进行处理而得到。另外，由于图1所示的反相器117可以使用图10中所示的PMOS晶体管1002和NMOS晶体管1004来实现，数据输出级电路1000仅需要一个额外的晶体管(即，PMOS晶体管1006)，因此具有非常低的面积损失。
当测试使能信号STE处于高电压电平VH(STE＝1)时，扫描输出触发器800在测试模式下操作。由于测试使能信号STEB是测试使能信号STE的反相，因此PMOS晶体管1002和NMOS晶体管1004不形成反相器。具体地，数据输出端子Q处的电压电平没有通过PMOS晶体管1002和NMOS晶体管1004中的任何一个被拉高。此外，NMOS晶体管1006由于STE＝1而被导通。因此，数据输出端子Q处的电压电平通过NMOS晶体管1006被接地电压GND拉低。以这种方式，数据输出级电路1000将数据输出信号S15保持在固定的电压电平(例如，GND)，而不管测试信号S11的电压电平如何。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (24)

1.一种扫描输出触发器，其特征在于，用于在所述扫描输出触发器的扫描输出端子处输出扫描输出信号，包括：
选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；
控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生第一控制信号和第二控制信号，其中所述第二时钟信号为所述第一时钟信号的反相，所述第二控制信号为所述第一控制信号的反相；和
扫描输出级电路，其中，所述扫描输出级电路仅接收所述第一控制信号和所述第二控制信号中的一个，所述扫描输出级电路由所述第一测试使能信号和所述第二测试使能信号控制以仅根据所述第一控制信号和所述第二控制信号中的一个产生所述扫描输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
2.如权利要求1所述的扫描输出触发器，其特征在于，当所述扫描输出触发器在正常模式下操作时，所述选择电路根据所述第一测试使能信号将所述数据信号发送到所述选择电路的所述输出端子用作所述输入信号，并且无论所述数据信号的电压电平是多少，所述扫描输出级电路将所述扫描输出信号保持在固定的电压电平。
3.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第一测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，被布置为接收所述参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；和
第二类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，被布置为接收所述第二测试使能信号的第一电极，以及耦接到所述扫描输出端子的第二电极。
4.如权利要求3所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由N型晶体管实现，所述第一类型的晶体管由P型晶体管实现，所述参考电压是所述扫描输出触发器的电源电压。
5.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第一测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，第一电极，和耦接到所述扫描输出端子的第二电极；
第一个第二类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，第一电极，和耦接到所述扫描输出端子的第二电极；
至少一个第一延迟组件，耦接在所述第二个第一类型的晶体管的所述第一电极与所述参考电压之间；和
至少一个第二延迟组件，耦接在所述第一个第二类型的晶体管的所述第一电极与所述第二测试使能信号之间。
6.如权利要求5所述的扫描输出触发器，其特征在于，包括在所述至少一个第一延迟组件中的每一个第一延迟组件由第三个第一类型的晶体管实现，所述第三个第一类型的晶体管包括被布置为接收所述第二测试使能信号的控制电极，并且包括在所述至少一个第二延迟组件中的每一个第二延迟组件由第二个第二类型的晶体管实现，所述第二个第二类型的晶体管包括被布置为接收所述第一测试使能信号的控制电极。
7.如权利要求6所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由N型晶体管，所述第一类型的晶体管由P型晶体管实现，所述参考电压是所述扫描输出触发器的电源电压。
8.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第一测试使能信号的控制电极，被布置为接收所述扫描输出触发器的第一参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括控制电极，被布置为接收所述第一参考电压的第一电极，和耦接到所述扫描输出端子的第二电极；
第一个第二类型的晶体管，包括控制电极，被布置为接收所述第二测试使能信号的第一电极，和耦接到所述扫描输出端子的第二电极；
至少一个第一延迟组件，耦接在所述第二个第一类型的晶体管的所述控制电极与所述第一控制信号和所述第二控制信号中的一个之间；和
至少一个第二延迟组件，耦接在所述第一个第二类型的晶体管的所述控制电极与所述第一控制信号和所述第二控制信号中的一个之间。
9.如权利要求8所述的扫描输出触发器，其特征在于，包括在所述至少一个第一延迟组件中的每一个第一延迟组件由第三个第一类型的晶体管来实现，所述第三个第一类型的晶体管包括被布置为接收所述扫描输出触发器的第二参考电压控制电极，并且包括在所述至少一个第二延迟组件中的每一个第二延迟组件由第二个第二类型的晶体管实现，所述第二个第二类型的晶体管包括被布置为接收第一参考电压的控制电极。
10.如权利要求9所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由N型晶体管实现，所述第一类型的晶体管由P型晶体管实现，所述第一参考电压是所述扫描输出触发器的电源电压，所述第二参考电压是所述扫描输出触发器的接地电压。
11.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第二测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，被布置为接收所述参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；和
第二类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，被布置为接收第一测试使能信号的第一电极，以及耦接到所述扫描输出端子的第二电极。
12.如权利要求11所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由P型晶体管实现，所述第一类型的晶体管由N型晶体管实现，并且所述参考电压是所述扫描输出触发器的接地电压。
13.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第二测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，第一电极，和耦接到所述扫描输出端子的第二电极；
第一个第二类型的晶体管，包括被布置为仅接收所述第一控制信号和所述第二控制信号中的一个的控制电极，第一电极，和耦接到所述扫描输出端子的第二电极；
至少一个第一延迟组件，耦接在所述第二个第一类型的晶体管的所述第一电极与所述参考电压之间；和
至少一个第二延迟组件，耦接在所述第一个第二类型的晶体管的所述第一电极与所述第一测试使能信号之间。
14.如权利要求13所述的扫描输出触发器，其特征在于，包括在所述至少一个第一延迟组件中的每一个第一延迟组件由第三个第一类型的晶体管实现，所述第三个第一类型的晶体管包括被布置为接收所述第一测试使能信号的控制电极，并且包括在所述至少一个第二延迟组件中的每一个第二延迟组件由第二个第二类型的晶体管实现，所述第二个第二类型的晶体管包括被布置为接收第二测试使能信号控制电极。
15.如权利要求14所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由P型晶体管实现，所述第一类型的晶体管由N型晶体管实现，所述参考电压是所述扫描输出触发器的接地电压。
16.如权利要求1所述的扫描输出触发器，其特征在于，所述扫描输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第二测试使能信号的控制电极，被布置为接收所述扫描输出触发器的第一参考电压的第一电极，以及耦接到所述扫描输出端子的第二电极；
第二个第一类型的晶体管，包括控制电极，被布置为接收所述第一参考电压的第一电极，和耦接到所述扫描输出端子的第二电极；
第一个第二类型的晶体管，包括控制电极，被布置为接收所述第一测试使能信号的第一电极，和耦接到所述扫描输出端子的第二电极；
至少一个第一延迟组件，耦接在所述第二个第一类型的晶体管的所述控制电极与所述第一控制信号和第二控制信号中的一个之间；和
至少一个第二延迟组件，耦接在所述第一个第二类型的晶体管的控制电极与所述第一控制信号和第二控制信号中的一个之间。
17.如权利要求16所述的扫描输出触发器，其特征在于，包括在所述至少一个第一延迟组件中的每一个第一延迟组件由第三个第一类型的晶体管实现，所述第三个第一类型的晶体管包括被布置为接收所述扫描输出触发器的第二参考电压的控制电极，并且包括在所述至少一个第二延迟组件中的每一个第二延迟组件由第二个第二类型的晶体管实现，所述第二个第二类型的晶体管包括被布置为接收所述第一参考电压的控制电极。
18.如权利要求17所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由P型晶体管实现，所述第一类型的晶体管，由N型晶体管实现，所述第一参考电压是所述扫描输出触发器的接地电压，所述第二参考电压是所述扫描输出触发器的电源电压。
19.一种扫描输出触发器，其特征在于，用于在所述扫描输出触发器的数据输出端子处输出数据输出信号，包括：
选择电路，包括第一输入端子和第二输入端子，所述选择电路由第一测试使能信号控制，以将所述第一输入端子上的数据信号或所述第二输入端子上的测试信号传输到所述选择电路的输出端子用作输入信号；
控制电路，耦接到所述选择电路的所述输出端子，所述控制电路由第一时钟信号和第二时钟信号控制，以根据所述输入信号产生控制信号，其中所述第二时钟信号为所述第一时钟信号的反相；和
数据输出级电路，其中，所述数据输出级电路接收所述控制信号，并由第一测试使能信号和第二测试使能信号控制，以根据所述控制信号产生所述数据输出信号，其中所述第二测试使能信号是所述第一测试使能信号的反相。
20.如权利要求19所述的扫描输出触发器，其特征在于，当所述扫描输出触发器在测试模式下操作时，所述选择电路根据所述第一测试使能信号将所述测试信号发送到所述选择电路的输出端子用作输入信号，并且无论所述测试信号的电压电平是多少，所述数据输出级电路将所述数据输出信号保持在固定的电压电平。
21.如权利要求19所述的扫描输出触发器，其特征在于，所述数据输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第二测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述数据输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为接收所述控制信号的控制电极，被布置为接收所述参考电压的第一电极，以及耦接到所述数据输出端子的第二电极；和
第二类型的晶体管，包括被布置为接收所述控制信号的控制电极，被布置为接收所述第一测试使能信号的第一电极以及耦接到所述数据输出端子的第二电极。
22.如权利要求21所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由N型晶体管实现，所述第一类型的晶体管由P型晶体管实现，并且所述参考电压是所述扫描输出触发器的电源电压。
23.如权利要求19所述的扫描输出触发器，其特征在于，所述数据输出级电路包括：
第一个第一类型的晶体管，包括被布置为接收所述第一测试使能信号的控制电极，被布置为接收所述扫描输出触发器的参考电压的第一电极，以及耦接到所述数据输出端子的第二电极；
第二个第一类型的晶体管，包括被布置为接收所述控制信号的控制电极，被布置为接收所述参考电压的第一电极，以及耦接到所述数据输出端子的第二电极；和
第二类型的晶体管，包括被布置为接收所述控制信号的控制电极，被布置为接收所述第二测试使能信号的第一电极以及耦接到所述数据输出端子的第二电极。
24.如权利要求23所述的扫描输出触发器，其特征在于，所述第二类型的晶体管由P型晶体管实现，所述第一类型的晶体管由N型晶体管实现，并且所述参考电压是所述扫描输出触发器的接地电压。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11714125B2 (en) * 2020-05-12 2023-08-01 Mediatek Inc. Multi-bit flip-flop with power saving feature
US20240103066A1 (en) * 2022-09-27 2024-03-28 Infineon Technologies Ag Circuit and method for testing a circuit

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452316A (zh) * 2002-04-18 2003-10-29 松下电器产业株式会社 扫描路径电路和包括该扫描路径电路的半导体集成电路
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN101720527A (zh) * 2007-05-15 2010-06-02 Ati技术无限责任公司 用作扫描输入的具有内部延迟的扫描触发器
US20110304353A1 (en) * 2010-06-10 2011-12-15 Samsung Electronics Co., Ltd. Scan Flip-Flop Circuits And Scan Test Circuits Including The Same
CN102914738A (zh) * 2011-07-25 2013-02-06 联发科技（新加坡）私人有限公司 扫描测试电路
CN103391102A (zh) * 2012-05-07 2013-11-13 北京大学 可容软错误的扫描链触发器
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元
CN105071789A (zh) * 2015-09-09 2015-11-18 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
US9473121B1 (en) * 2015-07-15 2016-10-18 Freescale Semiconductor, Inc. Scannable flip-flop and low power scan-shift mode operation in a data processing system
US20170077909A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US20180203067A1 (en) * 2017-01-13 2018-07-19 Mediatek Inc. Clock gating circuits and scan chain circuits using the same
CN108471301A (zh) * 2017-02-08 2018-08-31 联发科技股份有限公司 触发电路和扫描链
US20180375500A1 (en) * 2017-06-27 2018-12-27 Mediatek Inc. Scan output flip-flops

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7249298B2 (en) 2002-04-30 2007-07-24 Samsung Electronics Co., Ltd. Multiple scan chains with pin sharing
WO2004073041A2 (en) 2003-02-13 2004-08-26 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
US8031819B2 (en) 2006-10-27 2011-10-04 Hewlett-Packard Development Company, L.P. Systems and methods for synchronizing an input signal
US8456214B2 (en) 2009-11-17 2013-06-04 Arm Limited State retention circuit and method of operation of such a circuit
US9830964B2 (en) 2012-09-10 2017-11-28 Texas Instruments Incorporated Non-volatile array wakeup and backup sequencing control
TWI543535B (zh) 2013-10-21 2016-07-21 創意電子股份有限公司 掃描正反器及相關方法
US9897653B2 (en) 2016-03-16 2018-02-20 Stmicroelectronics (Grenoble 2) Sas Scan chain circuit supporting logic self test pattern injection during run time
US11714125B2 (en) * 2020-05-12 2023-08-01 Mediatek Inc. Multi-bit flip-flop with power saving feature

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452316A (zh) * 2002-04-18 2003-10-29 松下电器产业株式会社 扫描路径电路和包括该扫描路径电路的半导体集成电路
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN101720527A (zh) * 2007-05-15 2010-06-02 Ati技术无限责任公司 用作扫描输入的具有内部延迟的扫描触发器
US20110304353A1 (en) * 2010-06-10 2011-12-15 Samsung Electronics Co., Ltd. Scan Flip-Flop Circuits And Scan Test Circuits Including The Same
CN102914738A (zh) * 2011-07-25 2013-02-06 联发科技（新加坡）私人有限公司 扫描测试电路
CN103391102A (zh) * 2012-05-07 2013-11-13 北京大学 可容软错误的扫描链触发器
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元
US9473121B1 (en) * 2015-07-15 2016-10-18 Freescale Semiconductor, Inc. Scannable flip-flop and low power scan-shift mode operation in a data processing system
CN105071789A (zh) * 2015-09-09 2015-11-18 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
US20170077909A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US20180203067A1 (en) * 2017-01-13 2018-07-19 Mediatek Inc. Clock gating circuits and scan chain circuits using the same
CN108362991A (zh) * 2017-01-13 2018-08-03 联发科技股份有限公司 扫描链路
CN108471301A (zh) * 2017-02-08 2018-08-31 联发科技股份有限公司 触发电路和扫描链
US20180375500A1 (en) * 2017-06-27 2018-12-27 Mediatek Inc. Scan output flip-flops
CN109143044A (zh) * 2017-06-27 2019-01-04 联发科技股份有限公司 一种扫描输出触发器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
POMERANZ, I (POMERANZ, IRITH): "Extended Transparent-Scan", IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, vol. 27, no. 9, 12 September 2019 (2019-09-12), XP011742478, DOI: 10.1109/TVLSI.2019.2916497 *
张培明等: "基于扫描链修改的低功耗测试方案", 黑龙江工程学院学报, vol. 31, no. 02 *

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Publication number Publication date
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