CN1452316A - 扫描路径电路和包括该扫描路径电路的半导体集成电路 - Google Patents

扫描路径电路和包括该扫描路径电路的半导体集成电路 Download PDF

Info

Publication number
CN1452316A
CN1452316A CN03128531.7A CN03128531A CN1452316A CN 1452316 A CN1452316 A CN 1452316A CN 03128531 A CN03128531 A CN 03128531A CN 1452316 A CN1452316 A CN 1452316A
Authority
CN
China
Prior art keywords
circuit
input
data
voltage
scaning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03128531.7A
Other languages
English (en)
Other versions
CN100380807C (zh
Inventor
炭田昌哉
三好明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1452316A publication Critical patent/CN1452316A/zh
Application granted granted Critical
Publication of CN100380807C publication Critical patent/CN100380807C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

构成扫描路径电路的每个D型触发器(FF)13a－13f具有要在正常操作时选择的正常操作输入电路和要在测试操作时选择的测试操作输入电路，并且在测试操作时从电压产生电路17向每个FF的测试操作输入电路输出具有在电源电压和地电压之间的中间电压的控制信号。在这种情况下，在每个FF中的数据的输出改变量比在施加电源电压的情况下的改变量平滑。因而，增加数据的延迟时间。在测试操作中要提供给每个FF的中间电压根据从测试电路15发出的反馈信号确定，所述测试电路15用于检查扫描输出的数据是否具有错误。

Description

扫描路径电路和包括该扫描路径电路的 半导体集成电路
技术领域
本发明涉及一种具有扫描功能的由触发器构成的扫描路径电路和包括所述扫描路径电路的半导体集成电路。
背景技术
目前，设计出了具有超过2000000-3000000个门的电路规模的半导体集成电路，如果如此之多的逻辑电路全部被测试，则为进行测试所需的测试图形(pattern)的数量与时间是极大的。因此，进行了所谓的测试帮助设计。在测试帮助设计中，故障测试的策略在电路设计阶段被确定，并且测试电路被制作到半导体集成电路中，用于预测故障的原因，并且这样进行电路设计，使得故障部分可以容易地被检测和诊断。
进行这种故障测试的方法的例子包括“扫描路径方法”。在这种扫描路径方法中，一种顺序电路被作为移位寄存器操作，以便进行测试。例如，在图14所示的常规的逻辑电路中，所述电路由构成顺序电路和组合电路40的D触发器41-46构成，所述触发器被连接而形成扫描路径(用于测试方式的路径)，借以利用扫描触发器代替每个触发器，并作为移位寄存器操作所述顺序电路。然后，数据被扫描输入，并且确定扫描输出的数据是否和预期的值一致。这样，进行故障测试。
下面说明图14所示的逻辑电路的正常操作和测试操作。
首先，在正常操作期间，三组数据从D触发器(下文称为“FF”)41-43输入到组合电路40。因此，组合电路40对三组数据进行逻辑操作，借以输出三组数据。FF44-46向外部发出三组输出。
在测试操作期间，FF41-46形成扫描触发器，即，所谓的扫描路径。FF41-43与预定时钟同步地按顺序移位从外部测试装置输入的数据。组合电路40对由FF41-43输入的数据进行逻辑操作，并输出三组操作结果。FF44-46按顺序移位由组合电路40输入的操作结果，并向外部输出所述结果。因为输出数据包括组合电路40的操作结果，所以便确定所述结果是否和预期的值一致。因而，确定组合电路40的故障。
不过，随着半导体集成电路的微型制造工艺的发展，在移位寄存器由上述的触发器构成的情况下，由于时钟偏离、器件中的改变、布线中的改变或者串扰，在扫描移位操作期间，有可能发生误操作，例如保持错误(移位忽略)。当产生误操作时，故障检测的可靠性便被降低。因而，存在的问题是使得产量降低。这个问题可以通过增加在扫描移位操作中的延迟时间来解决。因而，在触发器之间提供有用于延迟信号的反相器和锁存器。
不过，发现了这样的问题，即，反相器和锁存器不能对付器件的延迟特性的改变，这是因为它们实行固定的延迟。随着微型制造工艺的发展，所述器件中的变化增加。如果延迟特性不是固定的而是可变的，则相应于每个电路的延迟特性可被改变。因而，可以可靠地阻止误操作例如保持错误。因而，需要一种能够灵活地应对器件的延迟特性的改变的扫描路径电路。
不过，在包括反相器和锁存器的扫描路径电路中，需要用于安装反相器和锁存器的额外面积。因而，存在的问题是安装面积增加。因此，需要一种具有小的安装面积的扫描路径电路，其可以阻止扫描移位操作的误操作，使得即使不提供反相器和锁存器，也能可靠地进行故障测试的检测。
发明内容
考虑到现有技术中的上述的问题和要求，本发明的目的在于提供一种能够灵活地应对器件中延迟特性的改变的扫描路径电路，以及包括所述扫描路径电路的半导体集成电路。此外，本发明的另一个目的在于，提供一种可以阻止扫描移位操作的误操作的具有小的安装面积的扫描路径电路和包括所述扫描路径电路的半导体集成电路。
为实现上述目的，本发明提供一种由以与正常方式不同的方式作为移位寄存器操作的多个触发器或数据保持电路构成的扫描路径电路，每个触发器包括第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据，第二输入电路，其在与正常方式不同的方式下被选择，并在所述不同方式下在预定定时输入数据，以及输出电路，用于输出相应于输入到第一输入电路或第二输入电路的数据的预定数据，所述第一输入电路和第二输入电路具有用于分别输入每种方式的不同控制信号的端子，并且输入到第二输入电路的端子的控制信号的电压电平在与正常方式不同的方式下被改变。
当控制信号的电压电平在电源电压和地电压之间的范围内改变时，从第二输入电路输出的数据的改变量比在施加电源电压的情况下平滑。因而，数据的延迟时间被增加。如果延迟时间可以这样被增加，则不需要构成反相器和锁存器。因此，可以减少安装面积。此外，即使器件的延迟特性改变，也可以灵活地采取应对措施。
此外，本发明提供一种由以与正常方式不同的方式作为移位寄存器操作的多个触发器构成的扫描路径电路，每个触发器包括第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据，多个第二输入电路，其在与正常方式不同的方式下被选择，并具有在所述不同方式下在预定定时输入的数据的不同的输出改变量，以及输出电路，用于输出相应于输入到第一输入电路或第二输入电路的输入数据的预定数据，所述第一输入电路和第二输入电路具有用于分别输入每种方式的不同控制信号的端子，并且输入到第二输入电路的任何端子的控制信号的电压电平在与正常方式不同的方式下被改变。因而，从第二输入电路中选择合适的电路，便可以不同地设置延迟时间。因此，即使器件的延迟特性改变，也可以灵活地采取应对措施。
此外，本发明提供一种由以与正常方式不同的方式作为移位寄存器操作的多个触发器构成的扫描路径电路，每个触发器包括输入电路，用于以预定定时输入数据，以及输出电路，用于输出相应于输入到所述输入电路的输入数据的预定数据，在正常方式下和在与正常方式不同的方式下，由输入到输入电路的数据而引起的要从输出电路输出的数据的延迟时间被改变。因而，从触发器电路的时钟输入的上升时间到输出的延迟被延长。结果使得难于发生保持错误。
此外，在按照本发明的扫描路径电路中，第一输入电路或第二输入电路由被控制信号和输入数据控制的三态反相器电路构成，并且三态反相器电路的输出被共同相连。
此外，在按照本发明的扫描路径电路中，第一输入电路或第二输入电路由被控制信号和输入数据控制的传输门电路构成，并且所述传输门电路的输出被共同相连。因而，元件的数量可被进一步减少。
此外，在按照本发明的扫描路径电路中，在正常方式下，所述三态反相器电路提供具有与控制信号的电平相同的电平的电压代替电源电压，并提供具有通过从电源电压减去与控制信号具有相同电平的电压而获得的值的电压代替地电压。在这种情况下，提供反向偏置，使得结漏电流(门限以下的漏电流)被减少。因而，可以减少消耗的电流。
此外，在按照本发明的扫描路径电路中，在正常方式下，三态反相器电路的衬底偏压是具有与控制信号的电平相同电平的电压，或者是具有通过从电源电压减去与控制信号相同电平的电压而获得的值的电压。在这种情况下，这样施加正向偏压，使得结漏电流被增加。结果，电压降被增加，使得MOSFET的源-漏电流减少。因为漏极电流减少，使得可以增加延迟时间。
此外，在按照本发明的扫描路径电路中，在与正常方式不同的方式下，提供具有与控制信号的电平相同电平的电压代替触发器的电源电压，并提供具有通过从电源电压减去与控制信号相同的电压而获得的值的电压代替触发器的地电压。在这种情况下，消耗的电流可被减少，并且延迟时间可被增加。
此外，本发明提供一种半导体集成电路，其包括按照本发明的第一、第二、第三、第四、第五、第六、第七或第八方面的扫描路径电路(以后称为“第一扫描路径电路”)，其以与正常方式不同的方式扫描输入数据，组合电路，用于对从第一扫描路径电路输入的数据进行逻辑操作，按照本发明的第一、第二、第三、第四、第五、第六、第七或第八方面的扫描路径电路(以后称为“第二扫描路径电路”)，其以与正常方式不同的方式扫描输出数据，以及控制信号产生装置，用于产生要被输入到被提供在第一扫描路径电路和第二扫描路径电路中的第二输入电路的每个端子的控制信号。
在按照本发明的半导体集成电路中，当在与正常方式不同的方式中，作为相同的扫描输出数据的检测结果，从第二扫描路径电路扫描输出的数据包括错误时，控制信号产生装置根据接收的信号改变控制信号的电压值。当控制信号的电压值被改变时，延迟时间也被改变。因此，即使器件的延迟特性改变，也能灵活地采取应对措施。因而，即使微型制造工艺如此发展，使得器件中的变化增加时，也可以避免误操作例如保持错误。
此外，按照本发明的半导体集成电路还包括检查装置，用于在与正常方式不同的方式中检查从第二扫描路径电路扫描输出的数据是否包括错误，当作为检查结果扫描输出的数据包括错误时，所述检查装置向控制信号产生装置输出反馈信号，用于改变控制信号的电压值。
在按照本发明的扫描路径电路中，所述检查装置包括与第一扫描路径电路以及第二扫描路径电路的扫描链级的数量相同的一致确定装置，用于确定预设的期望值是否和扫描输出的1位数据一致，全部一致确定装置，用于利用一致确定装置确定是否所有的数据都相互一致，计数装置，用于当由全部一致确定装置确定具有任何数据不一致时加一，以及反馈信号输出装置，用于每当计数器装置加一时输出反馈信号。
此外，按照本发明的半导体集成电路还包括电压确定装置，用于确定从控制信号产生装置输出的控制信号是否具有所需的电压值。
此外，在按照本发明的半导体集成电路中，第一扫描路径电路移位扫描输入的数据，组合电路对由第一扫描路径电路输入的数据进行逻辑操作，第二扫描路径电路移位从组合电路获得的数据，并扫描输出所述数据，检查装置检查扫描输出的数据是否包括错误，并当所述数据包括错误时，向电压确定装置输出反馈信号，以及控制信号产生装置，用于根据所述反馈信号复位控制信号的电压电平。
此外，在按照本发明的半导体集成电路中，电压确定装置确定来自控制信号产生装置的控制信号是否具有所需的电压电平，并且如果所述控制信号没有所需的电压电平，则确定为FAIL(失败)。
附图说明
图1是表示按照本发明的第一实施例的半导体集成电路的方块图；
图2是在按照第一实施例的半导体集成电路中提供的内部结构的电路图；
图3是表示测试电路的内部结构的方块图；
图4(a)和图4(b)是表示电压产生电路的内部结构的电路图；
图5(a)是表示开关元件的构思图；
图5(b)是表示电路结构的原理图；
图6是表示电压确定电路的内部结构的电路图；
图7是表示故障测试方法的流程图，其中使用按照本发明的第一实施例的半导体集成电路实现的扫描路径系统；
图8是使用按照第一实施例的半导体集成电路由扫描路径方法执行的故障测试的定时图；
图9是表示按照第一种改型的触发器的内部结构的电路图；
图10是表示按照第一种改型的触发器的内部结构的电路图；
图11是按照第三改型由传输门构成的正常操作输入电路和测试操作输入电路的电路图；
图12(a)和12(b)表示按照第四改型的触发器的内部结构的电路图；
图13是表示按照第二实施例的半导体集成电路中提供的触发器的内部结构的电路图；
图14是表示由D型触发器和组合电路构成的常规的逻辑电路的方块图；以及
图15是表示一种电路的电路图，其中动态型的FF包括扫描数据路径和正常数据路径，它们是这样的类型，其中具有只与PMOS或NMOS连接的数据输入端。
具体实施方式
下面参照附图按照第一实施例和第二实施例的顺序详细说明按照本发明的半导体集成电路的实施例。按照这些实施例的半导体集成电路利用扫描路径方法进行故障测试，其作为移位寄存器用于操作在内部构成的时序电路。
[第一实施例]
图1是表示按照本发明的第一实施例的半导体集成电路的方块图。在图1中，电源电压VDD和地电压VSS被加于按照本实施例的半导体集成电路，其包括组合电路11，D型触发器13a-13f，相应于按照权利要求的检查装置的测试电路15，相应于控制信号产生装置的电压产生电路17，相应于电压确定装置的电压确定电路19，测试控制端子21，输入端子23和输出端子25。
在D型触发器(下文称为“FF”)13a-13f中，FF13a-13c在组合电路11的输入侧构成时序电路，FF13d-13f在组合电路11的输出侧构成时序电路。通过扫描路径方法进行故障测试。因此，在故障测试操作期间，相应于权利要求中的第一扫描路径电路的FF13a-13c和相应于第二扫描路径电路的FF13d-13f构成作为移位寄存器操作的扫描路径电路。图1表示在进行故障测操作测试时(下文称为“在测试操作时”)的布线。
下面说明按照本实施例的半导体集成电路10的每个元件。
首先说明组合电路11。组合电路11用于对分别从FF13a-13c输入的三组数据进行逻辑操作，并以与现有技术相同的方式输出三组数据。从组合电路11输出的三组数据被输入到FF13d-13f。
下面说明FF13a-13f。如图2所示，FF13a-13f包括在输出侧的输出电路51，和在输入侧上相应于权利要求中的第一输入电路的正常操作输入电路53，以及相应于第二输入电路的测试操作输入电路55。输出电路51具有和输出端子25相连的Q端。此外，正常操作输入电路53具有在正常操作时被选择的并与测试控制端子21相连的N端子，以及与输入端子23相连的D端子，并构成三态反相器电路。此外，测试操作输入电路55在测试操作时被选择，具有与电压产生电路17相连的T端子以及与输入端子23相连的DT端子，并以与正常操作输入电路53相同的方式构成三态反相器电路。在每个FF中，是选择正常操作输入电路53还是选择测试操作输入电路55由输入到N端子和T端子的每个信号确定。
具体地说，在本实施例中，在测试操作时，来自电压产生电路17的在电源电压VDD和地电压VSS之间的中间电压VM被施加到测试操作输入电路55。在中间电压VM被施加于T端子的情况下，输入到DT端子的数据的输出中的变化量比在施加电源电压VDD的情况下平滑。因而，从输出电路51的Q端子输出的数据的延迟时间被增加。如果延迟时间可以因而增加，则不需要像现有技术那样构成反相器和锁存器。因此，半导体集成电路的安装面积可被减少。
下面说明测试电路15。测试电路15和预定的位相应，用于在测试操作中检查在组合电路11的输出侧上从构成时序电路的后级中的FF13f扫描输出的数据是否和预期的值一致。如果它们相互不一致，则测试电路15便向电压产生电路17提供一个反馈信号，用于调节提供给每个FF的T端子的中间电压VM。
图3是表示测试电路15的内部结构的方块图。如图3所示，测试电路15具有CAM部分31a-31c，它们相应于按照权利要求的一致确定装置，其数量(本实施例中是3个)与扫描路径电路的串联的扫描链(FF13a-13c，以及13d-13f)的级数相同，与全部一致确定装置相应的MATCH(匹配)部分33，与计数器装置相应的计数器35，以及相应于反馈信号输出装置的反馈信号输出部分37。
CAM部分31a-31c用于确定预设的预期值是否与扫描输出的1位数据彼此一致，MATCH部分33用于确定由CAM部分31a-31c确定的所有3位数据是否彼此一致。此外，计数器35用于当MATCH部分33确定3位数据具有任何不一致时加一，并且反馈信号输出部分37用于当在计数器35进行递增时输出一个反馈信号，使得中间电压VM增加1级。在本实施例中，反馈信号具有包括SC[1]和SC[2]的两位。
下面说明电压产生电路17。电压产生电路17在测试操作时根据从测试电路15发出的反馈信号SC[1]和SC[2]用于产生要被提供给每个FF的T端子的中间电压VM。电压产生电路17可以产生多种中间电压VM，例如电源电压VDD的2/3或1/2。要产生和输出的任何中间电压VM由缺省的设置和从测试电路15发出的反馈信号SC[1]和SC[2]确定。
例如，在本实施例中，反馈信号具有两位。因此，可以假定电压产生电路17能够产生4种中间电压VM：VDD/4，VDD/3，VDD/2，2VDD/3。在测试开始时，电压产生电路17向T端子提供最低的中间电压VDD/4，其被设置为一个缺省值。在中间电压下扫描输出的数据被测试电路15检查。结果，在所述数据具有错误的情况下，输出一个反馈信号，并输入给电压产生电路17，用于命令把中间电压设置为VDD/3。因此，电压产生电路17产生要施加到T端子上的中间电压VDD/3。类似地，在VDD/3下扫描输出的数据具有错误的情况下，中间电压被调节到VDD/2。在最大电压2VDD/3下也具有错误的情况下，则确定为FAIL，并且结束故障测试。
因而，电压产生电路17在测试操作和对于测试操作而进行确定操作时，对每个FF的测试操作输入电路55的T端子提供中间电压VM，并响应由测试控制端子21发出的信号SC[0]而进行正常操作。测试控制端子21和电压产生电路17相连，并和每个FF的正常操作输入电路53的N端子相连。
图4是表示电压产生电路17的电路图。图4(a)表示电压产生电路17的第一实施例，图4(b)表示电压产生电路17的第二实施例。
在图4(a)所示的例子中，在正常操作期间，输出电源电压VDD，并且在图4(b)所示的例子中，在正常操作期间，输出地电压Vss.要使用哪一个电压产生电路根据通过T端子施加同一电压到Pch或Nch FET而定。在图2所示的FF中，使用图4(a)所示的电压产生电路17。
此外，如图4所示，电压产生电路17具有3个开关元件。从测试电路15发出的信号SC[1]和SC[2]以及从测试控制端子21输入所信号SC[0]被输入给每个开关元件。在图5中，图5(a)是表示开关元件的构思图，图5(b)是表示电路结构的原理图。
下面说明电压确定电路19。电压确定电路19在测试操作中用于确定要从电压产生电路17施加到每个FF的T端子的中间电压VM是否具有合适的电压值，并且确定是否不从电压产生电路17输出信号，即在正常操作时的电压是“0”。在确定结果为不满足所需条件的情况下，电压确定电路19确定为FAIL，并且结束故障测试。图6是表示电压确定电路的内部结构的电路图。
下面参照图7的流程图说明利用按照包括上述元件的实施例的半导体集成电路10使用扫描路径系统进行故障测试的方法。当设置为测试方式时，FF13a-13f构成移位寄存器。此外，具有和正常方式下不同的电位的信号SC[0]被从测试控制端子21输入到每个FF的N端子，并且缺省的中间电压VM被从电压产生电路17施加到每个FF的T端子。
首先，在步骤S101，电压确定电路19确定施加于T端子的中间电压VM是否具有所需的电平。如果条件满足，则处理进行步骤S103，如果条件不满足，则给出为FAIL的确定结果，并且故障测试结束。接着，在步骤S103，数据从输入端子23被扫描输入到前级中的FF13a的DT端子。此后在步骤S105，通过对扫描输入的数据进行逻辑运算而获得的数据被扫描触发器保持(捕获)。此后，在步骤S107，借助于移位操作使数据从后级中的FF 13f扫描输出。
接着，在步骤S109，检查扫描输出的数据是否和预期的值一致。如果它们相互一致，则结束一系列处理。如果它们不相互一致，则执行步骤S111的处理，其中向电压产生电路17发出反馈信号SC[1]和SC[2]，用于增加中间电压VM的值，并使处理返回在步骤S101的中间电压确定步骤。在步骤S109，检查由中间电压获得的数据是否具有最低的值。作为结果，如果它们不相互一致，则给出确定结果FAIL，并且结束故障测试。
下面参照图8说明由利用按照本实施例的半导体集成电路使用扫描路径方法进行故障测试的定时图。图8是故障测试执行的定时图的一个例子。在这个例子中，设置成测试方式，并且由测试电路15进行的第一次检查的结果为错误，借以使中间电压VM的值增加，使得因为在第二次检查中没有错误而完成故障测试。
如图8所示，在第一个扫描输入和扫描输出级，要从电压产生电路17提供给FF的T端子的中间电压VM是一个缺省值VDD/2。在第一次检查中，确定发生了错误，并从测试电路15向电压产生电路17提供反馈信号SC[1]和SC[2]＝[1，0]，使得增加中间电压VM的值。因而，在下一个扫描输入和扫描输出级中，向FF的T端子输入比VDD/2较高的值的中间电压VM，使得扫描操作中的延迟时间增加。如果在下一次检查中确定没有发生错误，则从测试电路15的输出端子输出表示没有错误的信号。
如上所述，在按照本实施例的半导体集成电路10中，要从电压产生电路17提供给每个FF13a-13f的测试操作输入电路55的T端子的中间电压VM具有在电源电压VDD和地电压VSS之间的电位。因而，从Q端子输出的数据的延迟时间可被增加。因而，不需要象现有技术那样在电路中构成反相器和锁存器。因而，可以缩小半导体集成电路的安装面积。
此外，在由测试电路15进行的检查的结果表示扫描输出的数据具有错误的情况下，可以通过逐步增加中间电压的值来可变地设置延迟时间。因而，在器件的延迟特性改变的情况下，可以灵活地采取应对措施。因而，即使微型制造工艺的发展使得增加器件中的变化，也可以避免误操作例如保持错误。
下面说明在按照本实施例的半导体集成电路10中提供的每个FF13a-13f的正常操作输入电路53的改型。首先，在第一种改型中，提供电源电压VDD作为FET的源极电压和VCP、VCN代替地电压VSS，并且被施加源极电压VCP的FET的衬底偏压被设置为VDD，被施加源极电压VCN的FET的衬底偏压被设置为VSS如图9和10所示。VCP是施加于测试操作输入电路55的T端子的电压，即中间电压VM，VCN是通过从电源电压VDD中减去源极电压VCP而获得的反向电压。在这种情况下，因为在测试操作期间的漏电流被减少，所以可以减少消耗的电流。
此外，在第二种改型中，保持源极电压，具有等于电源电压VDD的源极电压的FET的衬底偏压被设置为VCP具有等于地电压VSS的源极电压的FET的衬底偏压被设置为Vcn。在这种情况下，虽然在测试操作期间漏电流被增加，但是由于提供有正向偏压，故使得偏流增加。结果，电压降被增加，使得漏极电流被减少。当漏极电流减少时，延迟时间增加。
此外，在第三种改型中，正常操作输入电路53和测试操作输入电路55共同由传输门构成，如图11所示。在这种情况下，可以减少元件的数量。此外，在第四种改型中，在每个FF的输出电路51中提供有延迟电路12B，用于增加延迟时间，如图12所示。在这种情况下，延迟电路12B的源极-漏极电流被减少，使得减少消耗的电流，因而可以增加延迟时间。
此外，在其中动态型的FF包括扫描数据路径和正常数据路径的电路中，所述数据路径是这种类型的，其具有只与PMOS或者NMOS相连的数据输入端，如图15所示，通过使用本实施例可以产生相同的优点。
更具体地说，图15显示了动态MUX的触发器电路，其端子D是正常数据信号输入端子，端子DT是扫描移位数据端子。另外，端子NT处的值在正常模式下被设置为高电平，在扫描移位模式下被设置为低电平，而端子CN的电平在正常模式下被设置为低电平，并根据扫描移位模式的期望值从低变化到高电平。
在触发器中保持的数据在时钟端子CK是低电平的情况下被保持在其中，但是，当端子CK的值是高电平时，输入端子D和DT的数据随着NT和CN端子的状况被传送到输出端子Q。
在具有上述电路的情况下，如果扫描移位模式的期望值在端子CN处相同，并且端子DT被设置为高电平，则动态MUX的放电容量变成低，与设置为高电平的CN相比，触发器电路的延迟增加了。
虽然在本实施例的半导体集成电路中提供有测试电路15和电压确定电路19，但是这些电路可以被提供在外部。
[第二实施例]
虽然在按照第一实施例的半导体集成电路10中每个FF13a-13f只具有一个测试操作输入电路55，但是，在第二实施例中，如图13所示，提供有多个测试操作输入电路55，并且它们的延迟时间互不相同。因而，通过选择一个合适的测试操作输入电路55，可以用与第一实施例相同的方式可变地设置延迟时间。因此，即使器件的延迟特性改变，也可以灵活地采取应对措施。
在本实施例中，电压产生电路17不向每个FF提供中间电压VM，而是输出从测试电路15发出的反馈信号或者用于以缺省的方式选择合适的测试操作输入电路55的信号。
如上所述，按照本发明的扫描路径电路和包括所述扫描路径电路的半导体集成电路，能够增加数据的延迟时间而不提供反相器和锁存器。因而可以减少安装面积。因此，即使微型制造工艺的发展使得器件中的改变增加，也能够灵活地采取应对措施。因而，可以更有效地避免误操作，例如保持错误。

Claims (19)

1.一种由多个触发器构成的扫描路径电路，该多个触发器以与正常方式不同的方式作为移位寄存器操作，每个触发器包括：
第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据；
第二输入电路，其在与正常方式不同的不同方式下被选择，并在所述不同方式下在预定定时输入数据；以及
输出电路，用于输出相应于输入到第一输入电路或第二输入电路的数据的预定数据，
其中所述第一输入电路和第二输入电路具有分别输入每种方式的不同控制信号的端子，以及
其中输入到第二输入电路的端子的控制信号的电压电平在与正常方式不同的方式下被改变。
2.一种由多个触发器构成的扫描路径电路，该多个触发器以与正常方式不同的方式作为移位寄存器操作，每个触发器包括：
第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据；
多个第二输入电路，其在与正常方式不同的方式下被选择，并具有在所述不同方式下在预定定时输入的数据的不同的输出改变量；以及
输出电路，用于输出相应于输入到第一输入电路或第二输入电路的输入数据的预定数据，
其中所述第一输入电路和第二输入电路具有用于分别输入每种方式的不同控制信号的端子，以及
其中输入到第二输入电路的任何端子的控制信号的电压电平在与正常方式不同的方式下被改变。
3.一种由多个触发器构成的扫描路径电路，该多个触发器以与正常方式不同的方式作为移位寄存器操作，每个触发器包括：
输入电路，用于以预定定时输入数据，以及
输出电路，用于输出相应于输入到所述输入电路的输入数据的预定数据，
其中在正常方式下和在与正常方式不同的方式下，由输入到输入电路的数据而产生的要从输出电路输出的数据的延迟时间被改变。
4.如权利要求1或2所述的扫描路径电路，其中第一输入电路或第二输入电路由被控制信号和输入数据控制的三态反相器电路构成，并且三态反相器电路的输出被共同相连。
5.如权利要求1或2所述的扫描路径电路，其中第一输入电路或第二输入电路由被控制信号和输入数据控制的传输门电路构成，并且
所述传输门电路的输出被共同相连。
6.如权利要求5所述的扫描路径电路，其中在正常方式下，所述三态反相器电路提供具有与控制信号的电平相同的电平的电压代替电源电压，并提供具有通过从电源电压减去与控制信号具有相同电平的电压而获得的值的电压代替地电压。
7.如权利要求5所述的扫描路径电路，其中在正常方式下，三态反相器电路的衬底偏压是具有与控制信号的电平相同电平的电压，或者是具有通过从电源电压减去与控制信号相同电平的电压而获得的值的电压。
8.如权利要求3述的扫描路径电路，其中在与正常方式不同的方式下，提供具有与控制信号的电平相同电平的电压代替触发器的电源电压，并提供具有通过从电源电压减去具有与控制信号的电压相同的电压而获得的值的电压代替触发器的地电压。
9.一种半导体集成电路，包括：
第一扫描路径电路，在与正常方式不同的独立方式下扫描输入数据；
组合电路，用于对从第一扫描路径电路输入的数据进行逻辑操作；
第二扫描路径电路，在所述独立方式下扫描输出数据，以及
控制信号产生装置，用于产生到第一扫描路径电路和第二扫描路径电路的控制信号；
其中所述第一扫描路径电路和第二扫描路径电路具有至少一个触发器，所述触发器包括：
第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据；
第二输入电路，其在与正常方式不同的方式下被选择，并在所述不同方式下在预定定时输入数据；以及
输出电路，用于输出相应于输入到第一输入电路或第二输入电路的数据的预定数据，
并且其中由控制信号产生装置产生的控制信号被分别输入给第一扫描路径电路和第二扫描路径电路的第二输入电路的每个端子。
10.如权利要求9所述的半导体集成电路，其中在与正常方式不同的方式中，当检查到从第二扫描路径电路扫描输出的数据包括错误时，所述控制信号产生装置根据接收的信号改变控制信号的电压值。
11.如权利要求10所述的半导体集成电路，还包括：
检查装置，用于在与正常方式不同的方式中检查从第二扫描路径电路扫描输出的数据是否包括错误，
当检查结果表示扫描输出的数据包括错误时，所述检查装置向控制信号产生装置输出反馈信号，用于改变控制信号的电压值。
12.如权利要求11所述的半导体集成电路，其中所述检查装置包括：
数量与第一扫描路径电路以及第二扫描路径电路的扫描链级的数量相同的一致确定装置，用于确定预设的期望值是否和扫描输出的1位数据一致；
全部一致确定装置，用于通过一致确定装置确定是否所有的数据都相互一致；
计数装置，用于当由全部一致确定装置确定具有任何数据不一致时加一，以及
反馈信号输出装置，用于每当计数器装置加一时输出反馈信号。
13.如权利要求12所述的半导体集成电路，还包括电压确定装置，用于确定从控制信号产生装置输出的控制信号是否具有所需的电压值。
14.如权利要求13所述的半导体集成电路，其中第一扫描路径电路移位被扫描输入的数据，
组合电路对由第一扫描路径电路输入的数据进行逻辑操作，
第二扫描路径电路移位并扫描输出从组合电路获得的数据，
检查装置检查扫描输出的数据是否包括错误，并当所述数据包括错误时，向电压确定装置输出反馈信号，以及
控制信号产生装置根据所述反馈信号复位控制信号的电压电平。
15.如权利要求14所述的半导体集成电路，其中电压确定装置确定来自控制信号产生装置的控制信号是否具有所需的电压电平，并且如果所述控制信号没有所需的电压电平，则确定为FAIL。
16.一种数据保持电路，包括：
第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据；
第二输入电路，其在与正常方式不同的不同方式下被选择，并在所述不同方式下在预定定时输入数据；以及
输出电路，用于输出相应于输入到第一输入电路或第二输入电路的数据的预定数据，
其中所述第一输入电路和第二输入电路具有用于分别输入每种方式的不同控制信号的端子，以及
并且其中输入到第二输入电路的端子的控制信号的电压电平在与正常方式不同的方式下被改变，所述控制信号的电压电平是中间电压。
17.一种数据保持电路，包括：
第一输入电路，其在正常方式下被选择，并在正常方式下在预定定时输入数据；
多个第二输入电路，其在与正常方式不同的不同方式下被选择，并具有在所述不同方式下在预定定时输入的数据的不同的输出改变量；以及
输出电路，用于输出相应于输入到第一输入电路或第二输入电路的输入数据的预定数据，
其中所述第一输入电路和第二输入电路具有用于分别输入每种方式的不同控制信号的端子，以及
并且其中输入到第二输入电路的任何端子的控制信号的电压电平在与正常方式不同的方式下被改变，所述控制信号的电压电平是中间电压。
18.一种数据保持电路，包括：
输入电路，用于以预定定时输入数据，以及
输出电路，用于输出相应于输入到所述输入电路的数据的预定数据，
其中在正常方式下和在与正常方式不同的方式下，由输入到输入电路的数据而产生的要从输出电路输出的数据的延迟时间被改变。
19.如权利要求16-18任何一个所述的数据保持电路，其中所述数据保持电路是用作扫描路径电路中的多个触发器中的一个的触发器。
CNB031285317A 2002-04-18 2003-04-18 扫描路径电路和包括该扫描路径电路的半导体集成电路 Expired - Fee Related CN100380807C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP116249/2002 2002-04-18
JP2002116249A JP4130329B2 (ja) 2002-04-18 2002-04-18 スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路
JP116249/02 2002-04-18

Publications (2)

Publication Number Publication Date
CN1452316A true CN1452316A (zh) 2003-10-29
CN100380807C CN100380807C (zh) 2008-04-09

Family

ID=29243448

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031285317A Expired - Fee Related CN100380807C (zh) 2002-04-18 2003-04-18 扫描路径电路和包括该扫描路径电路的半导体集成电路

Country Status (3)

Country Link
US (2) US7124339B2 (zh)
JP (1) JP4130329B2 (zh)
CN (1) CN100380807C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062836B (zh) * 2009-11-17 2013-02-06 三星半导体(中国)研究开发有限公司 扫描寄存器、扫描链、芯片及其测试方法
CN104937668A (zh) * 2013-01-21 2015-09-23 德克萨斯仪器股份有限公司 集成电路中的扫描链
CN107132469A (zh) * 2017-03-29 2017-09-05 北京集创北方科技股份有限公司 多路信号检测方法和电路及控制芯片
CN113608112A (zh) * 2020-04-16 2021-11-05 联发科技股份有限公司 扫描输出触发器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7246282B2 (en) * 2003-06-25 2007-07-17 Hewlett-Packard Development Company, L.P. Bypassing a device in a scan chain
JP4366319B2 (ja) 2005-01-31 2009-11-18 パナソニック株式会社 半導体集積回路及びそのテスト方法
JP2007256264A (ja) * 2006-02-21 2007-10-04 Mitsumi Electric Co Ltd 半導体装置
JP4953716B2 (ja) * 2006-07-25 2012-06-13 パナソニック株式会社 半導体集積回路およびその関連技術
FR2906891B1 (fr) * 2006-10-06 2008-12-19 Commissariat Energie Atomique Registre scan parametrique, circuit numerique et procede de test d'un circuit numerique a l'aide d'un tel registre
US20090187801A1 (en) * 2008-01-17 2009-07-23 Kamlesh Pandey Method and system to perform at-speed testing
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
KR20120000902A (ko) 2010-06-28 2012-01-04 삼성전자주식회사 스캔 패스를 포함하는 집적 회로
KR102547483B1 (ko) * 2015-07-24 2023-06-27 삼성전자주식회사 하이브리드 연결부를 포함하는 하이브리드 칩
US9948301B2 (en) 2014-07-24 2018-04-17 Samsung Electronics Co., Ltd Hybrid chip comprising hybrid connector
CN110337712B (zh) * 2016-12-16 2023-11-07 苹果公司 发光二极管(led)测试设备和制造方法
US10520547B2 (en) * 2017-09-29 2019-12-31 Silicon Laboratories Inc. Transition scan coverage for cross clock domain logic
CN114280464B (zh) * 2022-01-04 2023-10-13 上海南芯半导体科技股份有限公司 一种用于pad测试点的测试电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63276913A (ja) 1987-05-08 1988-11-15 Mitsubishi Electric Corp スキヤンパス
JP2751427B2 (ja) * 1989-06-27 1998-05-18 富士通株式会社 半導体装置の製造方法
TW198159B (zh) * 1991-05-31 1993-01-11 Philips Gloeicampenfabrieken Nv
JPH0795016A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd フリップフロップ回路及びスキャン回路
JPH0983307A (ja) 1995-09-08 1997-03-28 Fujitsu Ltd 論理回路及びその試験方法
US6002284A (en) * 1996-04-24 1999-12-14 Texas Instruments Incorporated Split-slave dual-path D flip flop
JPH09320290A (ja) 1996-05-31 1997-12-12 Kawasaki Steel Corp シフトレジスタ
JP3586972B2 (ja) 1996-06-10 2004-11-10 松下電器産業株式会社 半導体集積回路及びそのテスト方法
JPH09330349A (ja) 1996-06-12 1997-12-22 Mitsubishi Electric Corp スキャンパス回路自動生成装置
JPH10267994A (ja) * 1997-03-24 1998-10-09 Oki Electric Ind Co Ltd 集積回路
US5936977A (en) * 1997-09-17 1999-08-10 Cypress Semiconductor Corp. Scan path circuitry including a programmable delay circuit
JP2002009238A (ja) 2000-06-19 2002-01-11 Matsushita Electric Ind Co Ltd スキャンパス設計方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062836B (zh) * 2009-11-17 2013-02-06 三星半导体(中国)研究开发有限公司 扫描寄存器、扫描链、芯片及其测试方法
CN104937668A (zh) * 2013-01-21 2015-09-23 德克萨斯仪器股份有限公司 集成电路中的扫描链
CN104937668B (zh) * 2013-01-21 2018-12-07 德克萨斯仪器股份有限公司 用在集成电路中的可扫描存储元件及相关联的操作方法
CN107132469A (zh) * 2017-03-29 2017-09-05 北京集创北方科技股份有限公司 多路信号检测方法和电路及控制芯片
CN107132469B (zh) * 2017-03-29 2024-04-26 北京集创北方科技股份有限公司 多路信号检测方法和电路及控制芯片
CN113608112A (zh) * 2020-04-16 2021-11-05 联发科技股份有限公司 扫描输出触发器

Also Published As

Publication number Publication date
JP2003315413A (ja) 2003-11-06
JP4130329B2 (ja) 2008-08-06
US7124339B2 (en) 2006-10-17
US20070168806A1 (en) 2007-07-19
CN100380807C (zh) 2008-04-09
US7401279B2 (en) 2008-07-15
US20040004888A1 (en) 2004-01-08

Similar Documents

Publication Publication Date Title
CN1452316A (zh) 扫描路径电路和包括该扫描路径电路的半导体集成电路
CN101413990B (zh) 一种现场可编程门阵列的测试方法及系统
CN1089441C (zh) 用于jtag测试asic中的兆单元的方法和装置
CN104345265B (zh) 一种芯片测试方法和装置
CN1191416A (zh) 双稳电路
CN1910465A (zh) 具有多个时钟域的电路的测试
CN103091620A (zh) 一种针对扫描测试中捕获功耗的优化方法
CN1441481A (zh) 半导体集成电路的设计方法和测试方法
CN102323538A (zh) 基于改进测试向量集的部分扫描的扫描单元的设计方法
CN1101961C (zh) 带有多个触发器的半导体集成电路
US20090228751A1 (en) method for performing logic built-in-self-test cycles on a semiconductor chip and a corresponding semiconductor chip with a test engine
CN1656386A (zh) 用于经由单个测试访问端口访问多个测试访问端口的方法与控制电路
CN1485913A (zh) 多芯片模块及其测试方法
CN1748154A (zh) 集成电路的测试
CN1182881A (zh) 集成电路
US6591388B1 (en) High speed sink/source register to reduce level sensitive scan design test time
CN1847868A (zh) Lsi的测试方法
CN1311391C (zh) 半导体集成电路的掩模布局阶段的误动作发生部位检测法、布局法
CN101398451A (zh) 一种用于测试背板的快速检测方法
CN1278129C (zh) 边界扫描方法和装置
Kahng et al. New and improved BIST diagnosis methods from combinatorial group testing theory
CN1227815C (zh) 一种鉴频鉴相器和采用该鉴频鉴相器的锁相环
Pomeranz et al. TOV: sequential test generation by ordering of test vectors
US11057024B2 (en) Flip flop circuit and data processing apparatus
David et al. Hardware generation of random single input change test sequences

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080409

Termination date: 20120418