CN1441481A - 半导体集成电路的设计方法和测试方法 - Google Patents

Abstract

在对半导体集成电路中包含的多个扫描线2、3分别输入时钟进行扫描测试的半导体集成电路的测试方法中，至少对一部分扫描线输入变更了占空比的时钟CLK1、CLK2来进行扫描测试。由此，避免了多个扫描线上的电路一下同时工作，抑制时钟工作时的功耗，能以高精度进行测试。

Description

半导体集成电路的设计方法和测试方法

技术领域

本发明涉及半导体集成电路的设计和测试方法，抑制大规模集成电路伴随时钟工作时的功耗而产生的电压下降、信号线间的影响引起的误工作等物理影响，可高效率且高精度地测试集成电路。

背景技术

在半导体集成电路的扫描测试中，通过对设计了扫描的电路中的各扫描线提供时钟，使信号传播，来检测电路中存在的故障。即如图25所示，扫描触发器101～103构成第一扫描线107上的扫描链，扫描触发器104～106构成第二扫描线108上的扫描链，通过提供时钟109进行扫描工作。

如图26所示，输入到扫描线的测试图形113一般利用叫作ATPG(自动测试图形产生器)112的工具从电路图信息111自动生成。

一般，提供给各个扫描线的时钟是相同的，并同时提供，信号也同时在扫描线上移动。扫描用的时钟的图形如图25所示由设定取入到电路中的信号值的移入、实际将信号值取入到电路中的捕获、将取入了信号值的结果取出到外部用的移出构成。这样由于同时切换电路内的扫描触发器，因此近年来随着集成电路的大规模化、细微化，扫描工作中的电路功耗增加，认为是电压下降和信号线间的影响的误工作的产生增加了。

作为抑制扫描工作中的功耗的方法，在特开平10-197603号公报中记载了在电路中设置时钟控制电路，不同时对多个扫描线输入时钟。如图27简略表示的那样，把3根扫描线121、122、123分为组A和组B，输入到每个组的时钟124，125由时钟控制电路126控制成不同时输入到两组中。这样使功耗降低。

但是，如该图所示，当连接3根扫描线121、122、123之间、组A的电路和组B的电路相互具有关联时，一不同时输入捕获就得不到正确的结果。因此要同时提供时钟，结果仍有不能抑制功耗的问题。

为解决这个问题，在特开2001-165996号公报中记载了一种方法，如图28所示，通过进行不连接扫描线122与扫描线123之间、组A和组B的电路不相互影响的电路设计，避免同时进行捕获工作，来抑制功耗。

但是，上述已有技术都需要进行电路制约，而且时钟控制困难，为了实际引入仍存在应解决的问题。

发明内容

本发明的目的是提供半导体集成电路的设计方法和测试方法，不需要电路制约，可抑制时钟工作时的功耗，能以高精度进行测试。

本发明的半导体集成电路的设计方法是具有多个时钟系统的半导体集成电路的设计方法，其特征在于至少对一部分的上述时钟系统输入变更了占空比的时钟来进行扫描测试。

最好是使用生成变更了扫描测试时提供的扫描时钟的占空比的测试图形的占空比变更部件，向上述各时钟系统提供变更了占空比的时钟。此外，最好是根据与上述时钟系统相关的信息，变更时钟占空比。或者，也可以根据上述半导体集成电路的布局信息，变更时钟占空比。

或者，也可以通过对上述半导体集成电路提供变更输入到上述各时钟系统的时钟的占空比的功能，变更时钟占空比。

最好是在扫描测试中，根据扫描线的信息取得捕获工作的同步。

本发明的半导体集成电路的测试方法是对半导体集成电路中包含的多个扫描线分别输入时钟进行扫描测试的半导体集成电路的测试方法，其特征在于至少对一部分的上述扫描线输入变更了占空比的时钟来进行上述扫描测试。

最好是利用生成变更了扫描测试时提供的扫描时钟的占空比的测试图形的占空比变更部件，向上述扫描线提供变更了占空比的时钟。此外，最好是根据与上述扫描线相关的信息，变更时钟占空比。或者，也可以根据半导体集成电路的布局信息，变更时钟占空比。

附图说明

图1是表示用于说明本发明基本概念的时钟波形的图；

图2是表示本发明实施例1的扫描测试中使用的时钟一例的图；

图3是表示将本发明实施例1的时钟应用于通常同步电路的情况的图；

图4是表示本发明实施例2的自动生成测试图形的流程图；

图5是用于说明本发明实施例3的、根据扫描线信息变更时钟占空比的方法的图；

图6是表示本发明实施例3的、由扫描线信息变更了的时钟占空比的图；

图7是用于对本发明实施例3的、由扫描线信息变更时钟占空比的方法进行说明的图；

图8是表示本发明实施例3的、由扫描线信息变更时钟占空比的另一方法的图；

图9是表示本发明实施例3的、时钟占空比偏离的图；

图10是表示本发明实施例4的、根据布局信息变更时钟占空比并自动生成扫描图形的流程的流程图；

图11是说明本发明实施例1～4的、在LSI外部变更扫描时钟占空比的方法的图；

图12是说明本发明实施例5的、在LSI内部内置变更时钟占空比的电路方法的图；

图13是表示用于实现图12结构的具体电路的简图；

图14是说明本发明实施例5的、在LSI内部内置变更时钟占空比的电路、从LSI外部输入多个时钟的方法的图；

图15是表示本发明实施例5的、加工时钟占空比电路例子的图；

图16是表示本发明实施例5的、加工时钟占空比并且用于在同一时钟上进行扫描捕获的电路例的图；

图17是表示本发明实施例5的扫描工作波形的图；

图18是表示对本发明实施例5的电路例附加了取得信号同步的电路例子的图；

图19是表示在本发明实施例6的扫描测试中，具有根据扫描线信息取得捕获工作的同步功能的电路例子的图；

图20是表示本发明实施例6的、由NT信号控制扫描捕获工作的电路例子的图；

图21是表示本发明实施例7的、从测试器向LSI提供占空比不同的时钟信号进行测试的例子的图；

图22是表示图21方法中向测试器提供占空比变更信息的例子的图；

图23是表示本发明实施例8的、从评价板(board)向LSI提供占空比不同的时钟信号进行测试的例子的图；

图24是表示图23方法中向测试器提供占空比变更信息的例子的图；

图25是表示现有例子的扫描测试方法的图；

图26是表示利用现有例子的ATPG自动生成扫描图形的流程的图；

图27是表示抑制现有例子的扫描测试功耗的电路对策例子的图；

图28是表示抑制现有例子的扫描测试功耗的电路对策另一例子的图。

具体实施方式

本发明半导体集成电路的设计和测试方法通过对向扫描电路提供的测试图形施加加工，不用进行现有技术的电路对策，就能抑制扫描工作中的功耗。具体地说，是通过变更时钟占空比，避免多个扫描线上的电路一下同时工作的方法。由此，可抑制伴随时钟工作时的功耗而产生的电压下降、信号线间的影响引起的误工作等物理影响，可高效率且高精度地测试集成电路。该方法不仅用于扫描电路，同样还可用于进行由时钟同步了的工作的电路中。

关于时钟占空比的设定参考图1简要说明。图1的波形(a)和波形(b)表示现有例子中不同的扫描线使用的时钟波形。图1的波形(c)、波形(d)、波形(e)表示本发明中不同的扫描线使用的时钟波形。波形(a)和波形(b)是彼此相同的时钟，以同一周期变化，并且时钟占空比相同。在假设利用时钟的上升沿进行工作的情况下，接受了时钟的电路同时进行工作。因此，在多个扫描线上分别输入波形(a)和波形(b)的情况下，扫描线上的电路同时进行工作。

另一方面，本发明的波形(c)、波形(d)、波形(e)虽然周期相同(时钟的下降沿周期相同)，但上升沿位置分别不同。波形(c)、波形(d)的上升沿位置在每个周期中是相同的，但波形(e)是因周期不同时钟的上升沿位置不同的例子。波形(c)与波形(d)的时钟占空比不同。在假设电路利用时钟上升沿进行工作的情况下，如果对多个扫描线分别输入波形(c)、波形(d)的话，则扫描线上的电路不同时工作。本发明引入这种考虑来构成。下面参考附图说明本发明的实施例。

(实施例1)

图2表示本发明实施例1的扫描测试方法。该方法中，对电路中存在的多个扫描线分别输入占空比不同的时钟。对由扫描触发器1a～1c构成的扫描线A2、提供时钟CLK1，对由扫描触发器1d～1f构成的扫描线B3、提供时钟CLK2。

该例子中，在移入和移出中，在时钟CLK1和CLK2中占空比不同。即，在移动时扫描线A2和扫描线B3不同时工作，而是时间上偏开来工作，因此可抑制功耗。由此，可抑制扫描工作时功耗引起的扫描工作的不恰当情况，提高扫描测试的精度。

本实施例中，捕获时的时钟图形成为相同占空比。分别与扫描线A2、扫描线B3相关的电路相互没有连接关系时，捕获时的时钟图形可以占空比不相同。

本实施例的方法不限于扫描测试，对通常的同步设计电路也可适用。例如图3所示，通过变更分别输入到包含触发器4的多个时钟系统A5及时钟系统B6的时钟的占空比、使用时钟CLK1和时钟CLK2，与扫描测试时同样可得到抑制功耗的效果。

(实施例2)

图4表示本发明实施例2的自动生成测试图形的流程。输入到扫描线的测试图形如图26所示，利用叫作ATPG的工具自动生成。本实施例中，如图4所示，根据电路信息7进行时钟占空比加工，同时进行ATPG8的处理，自动生成时钟占空比加工了的测试图形9。

通过图4的流程可自动生成例如图2所示的时钟CLK1、CLK2。这样的话，根据电路信息可自动变更时钟的占空比，抑制功耗，容易进行高效率且高精度的测试。

在通过电路信息表示出与输入测试图形的各个扫描线相关的电路彼此不具有连接关系的情况下，在捕获时的时钟也可以占空比不相同。

(实施例3)

本发明实施例3的测试方法包含根据电路中的扫描线的信息变更扫描时钟的占空比的方法。例如图5所示，设想LSI10的电路中有n根第1～第n扫描线SL1～SLn的情况。图6表示提供给图5的各扫描线的时钟。图6的各时钟将1个周期(n+1)等分，每次把上升沿偏开1/(n+1)周期而构成每根扫描线。但是，作为时钟如果不在最小信号宽度以上时，则有时时钟也不能正确输入，因此如图7所示，可把周期内的信号宽度不被限制的部分(n+1)等分。

此外，不必对每个扫描线把周期(n+1)等分、而是稍稍改变占空比但不把时钟偏开，或者将扫描线分组、每组分割一个周期，功耗降低的效果都比时钟占空比不变化时高。图8表示将整个电路分为3个块的例子。第一、第二扫描线SL1、SL2包含在块A11中，第三、第四扫描线SL3、SL4包含在块B12中，第五、第六扫描线SL5、SL6包含在块C13中。此时，可仅对容易彼此影响的块内的扫描线变更时钟占空比。例如在输入到块A11内的第一、第二扫描线SL1、SL2的扫描时钟之间把占空比偏开，与第三～第六扫描线SL5，SL6的关系不作调整。

根据本实施例，可精度良好且高效率地进行降低功耗的占空比的改变。

图9中表示扫描时钟的占空比偏开方法。以上所述的实施例中，如扫描时钟CLK1、CLK2那样，表示出在每个时钟中都一律偏开的情况，但也有像扫描时钟CLK3那样通过同一扫描时钟内的周期偏开的情况。此外，也有像扫描时钟CLK4那样在移动(1)和下一移动(2)处改变时钟占空比的情况。

(实施例4)

图10表示本发明实施例4的、生成测试图形的方法。本实施例中，除电路信息14之外，参考包含对扫描线的物理位置关系和功耗产生影响的电源布线等的掩模(mask)信息的布局信息15，利用ATPG16变更扫描时钟的占空比，生成测试图形17。

从所谓功耗观点看，考虑与供电的电源布线的关联，但扫描线相互接近或包含扫描线的布局块相互接近时，从同一电源布线供电，对功耗的影响也大。扫描线相互布局上或物理上接近时，如果输入到扫描线的扫描时钟的占空比变更的话，则影响减小。相反，如果扫描线相互离开，则变更占空比的必要性减少。通过使用该方法，可更高精度且高效率地进行降低功耗的占空比的改变。

另外，最近的大规模LSI中，叫作IR-DROP或串扰的物理现象成为产生LSI工作不恰当的原因，但扫描测试中也有产生同样的不恰当的可能性。扫描线相互接近时，这种物理现象产生的可能性高。扫描线相互物理接近或与同一电源布线相关的情况下，通过构成变更时钟占空比等的对策可期待降低功耗以外的物理现象的效果。作为布局信息，也能有使用具体的IR-DROP值、串扰现象判定后的每一个容易引起的信息的情况。

本实施例的方法不限于扫描测试，也可用于通常的同步设计电路中。如图3所示，在多个时钟系统A，B之间考虑布局信息，通过变更输入的时钟占空比，与扫描测试的情况同样，可得到抑制功耗的效果。

(实施例5)

本发明实施例5的测试方法是为生成改变了扫描时钟占空比的扫描图形而使用与上述实施例不同的方法的例子。以上所述的实施例中，例如图2所示的结构那样，表示出下述方法变化了提供给扫描线的扫描时钟的占空比的测试图形在LSI外部生成并对LSI提供。即，如图11所示，是LSI18内部由占空比加工部件19变更扫描时钟的占空比的例子。这些例子中，对LSI18提供占空比分别不同的多种扫描时钟20。

另一方面，在本实施例中，如图12所示，LSI21内部除包含应该测试的电路的块22外，还内置了作为变更时钟占空比的电路的占空比加工部23。占空比加工部23中对提供给多个扫描线的扫描时钟占空比进行加工，把生成的占空比不同的多种扫描时钟20分别提供给多个扫描线。LSI内部内置变更时钟占空比的电路，由此使得在扫描工作中提供给LSI的测试图形不用加工就可自动变更占空比。

例如，像扫描时基(scan base)的逻辑BIST那样，在生成自诊断电路时，通过与变更时钟占空比的电路一致地生成，在扫描工作时同样可削减功耗，提高测试精度。在逻辑BIST中，内部工作从外部看不到，因此这样的处置考虑是必不可少的。

图13表示具体电路的概要。经LSI21内部内置的占空比加工部23对扫描线SL1、SL2、...SLn分别提供时钟CLK1、CLK2、..CLKn。占空比加工部23加工从LSI外部接受的与时钟占空比没有关系的单个时钟CLKb，变更时钟占空比，产生时钟CLK1、CLK2、...CLKn。

另一方面，从LSI外部提供多个时钟的情况下，如上述图11那样，可在LSI外部加工占空比，但如图14所示，可从LSI21的外部提供多个时钟CLKb1、CLKb2，并且也可在LSI内部包含占空比加工部24来构成。

图15中表示图13的结构的占空比加工部23的电路例子。以单个基本时钟CLKb为输入，生成对第一～第三扫描线提供的、变更了占空比的扫描时钟CLK1、CLK2、CLK3。第一扫描线用的扫描时钟CLK1由仅输入基本时钟CLKb的AND门25的输出构成。扫描时钟CLK2由输入基本时钟CLKb和延迟电路26的输出的AND门27的输出构成。扫描时钟CLK3由输入基本时钟CLKb和延迟电路28的输出的AND门29的输出构成。这样，扫描时钟CLK2、CLK3具有由延迟电路26、28对基本时钟CLKb的占空比进行了加工的不同的占空比。该例子是各个信号以同一周期进行工作时的例子。

图16表示对图15的构成还附加了用于使扫描捕获相同的切换电路30、31、32的例子。利用NT信号进行捕获和移动的切换，捕获时对全部的扫描线提供基本时钟CLKb，成为相同时钟。

图17表示图15或图16的结构的扫描工作波形。从外部接受单个的基本时钟CLKb、在移动时由占空比加工部，在同一周期内把占空比不同的扫描时钟CKL1、CLK2、CLK3分别提供给第一～第三扫描线。26a表示由延迟电路26产生的延迟时间，28a表示由延迟电路28产生的延迟时间。捕获时由NT信号切换，对全部扫描线提供和基本扫描时钟CLKb相同的时钟。

图18表示如图11、图14所示那样实施了从LSI外部接受多个时钟时的对策的电路例子。在LSI33内部，经AND门34对第1～第n扫描线提供扫描时钟。各AND门34上从LSI33外部接受时钟CLK01、CLK02、CLK0n。全部AND门34的另一输入端作为同步基准时钟接受时钟CLK01。

到LSI33的输入信号由LSI测试器提供，但由于测试器的扭曲，不提供按照意图的输入信号，也能有得不到多个信号的每一个信号的同步的情况。此时，扫描时钟的周期偏开，可产生不能正确进行扫描测试的弊病。图18的结构是，为使对各扫描线提供的信号的周期一致作为获得信号同步的电路附加了AND门34的例子。通过该电路，可将在LSI外部加工占空比的扫描时钟以相同的周期可靠地提供给扫描线。

以上的本实施例所示方法不限于扫描测试，可用于通常的同步设计电路中。具有变更LSI内部的时钟占空比的电路，通过在多个时钟系统之间变更输入的时钟的占空比，可得到与扫描测试同样抑制功耗的效果。

(实施例6)

图19、图20表示本发明实施例6的、把用于在捕获时取得同步的电路内置于LSI电路中的例子。即，是以即使在扫描设计中移动工作时，占空比改变了或延迟了也可在捕获时取得同步的方式构成的例子。

图19的结构中，在LSI35内具有加工占空比的同时用于在捕获时取得同步的占空比加工部36。占空比加工部36中，加工从LSI35外部提供的时钟CLKb，作成占空比不同的时钟CLK1、CLK2、...CLKn，提供给各扫描线SL1、SL2、...SLn。与此同时，移动工作时对扫描线的段数计数，在捕获时取得同步，复位计数器，在移动时再次对扫描线的段数进行计数。

图20表示在扫描捕获时由NT信号使切换电路37工作，向全部扫描线提供与基本时钟相同的时钟CLK1的电路例子。即，是通过在扫描捕获时把基本时钟的信号提供给全部扫描线取得捕获时的同步的结构。

扫描线彼此不相关时，捕获时也可保持变化了时钟占空比的状态。

(实施例7)

参考图21、图22说明本发明实施例7的测试方法。LSI的测试通过从测试器对LSI提供信号并确认从LSI输出的信号来进行。

图21表示从测试器39对LSI38的扫描线提供占空比不同的多个时钟信号40来测试LSI38的例子。通过使测试器39具有改变占空比的功能，自动生成变更了提供给LSI38的时钟占空比的图形。通过在测试器39中附加改变占空比的功能，可减少设计阶段的考虑，并且使LSI38扫描时的电流消耗降低，可提高测试精度。

图22表示将扫描线等电路信息作为占空比变更的信息41提供给测试器39的例子。根据占空比变更的信息，自动生成与其对应改变了占空比的扫描时钟，从测试器39向LSI38的扫描线提供占空比不同的时钟信号，测试LSI38。作为提供给测试器39的占空比变更的信息41，通过使其包含来自布局信息的扫描线的占空比变化方法的信息、或使之包含布局信息本身，可更高精度地且高效率地进行降低功耗的占空比的改变。

(实施例8)

参考图23、图24说明本发明的实施例8的测试方法。

图23表示并非用测试器而是用评价板42作成占空比不同的多个时钟信号40并提供给LSI38的扫描线来测试LSI38的例子。通过使评价板42具有改变占空比的功能可自动生成变更了提供给LSI38的时钟占空比的图形。此时，对于从测试器向评价板42提供的信号不需要加工其占空比。通过在评价板42上附加改变占空比的功能可减少设计阶段的考虑，并且降低LSI38中的扫描时的电流消耗，可提高测试精度。

图24表示将扫描线等电路信息作为占空比变更的信息41提供给评价板42的例子。根据占空比变更的信息41，自动生成与其对应改变占空比的扫描时钟，从评价板42向LSI38的扫描线提供占空比不同的多个时钟信号40，测试LSI38。作为提供给评价板42的占空比变更的信息41，通过使其包含来自布局信息的扫描线的占空比变化方法信息、或使其包含布局信息本身，可更高精度地且高效率地进行降低功耗的占空比的改变方法。

Claims (10)

1.一种半导体集成电路的设计方法，在具有多个时钟系统的半导体集成电路的设计方法中，其特征在于至少对一部分的上述时钟系统输入变更了占空比的时钟来进行扫描测试。

2.根据权利要求1所述的半导体集成电路的设计方法，使用生成变更了扫描测试时提供的扫描时钟的占空比的测试图形的占空比变更部件向上述各时钟系统提供变更了占空比的时钟。

3.根据权利要求2所述的半导体集成电路的设计方法，根据与上述时钟系统相关的信息，变更时钟占空比。

4.根据权利要求3所述的半导体集成电路的设计方法，根据上述半导体集成电路的布局信息，变更时钟占空比。

5.根据权利要求1所述的半导体集成电路的设计方法，通过对上述半导体集成电路提供变更输入到上述各时钟系统的时钟的占空比的功能，变更时钟占空比。

6.根据权利要求1或5所述的半导体集成电路的设计方法，在扫描测试中，根据扫描线的信息取得捕获工作的同步。

7.一种半导体集成电路的测试方法，在对半导体集成电路中包含的多个扫描线分别输入时钟进行扫描测试的半导体集成电路的测试方法，其特征在于至少对一部分的上述扫描线输入变更了占空比的时钟来进行上述扫描测试。

8.根据权利要求7所述的半导体集成电路的测试方法，利用生成变更了扫描测试时提供的扫描时钟的占空比的测试图形的占空比变更部件，向上述扫描线提供变更了占空比的时钟。

9.根据权利要求7或8所述的半导体集成电路的测试方法，根据与上述扫描线相关的信息，变更时钟占空比。

10.根据权利要求7所述的半导体集成电路的测试方法，根据半导体集成电路的布局信息，变更时钟占空比。

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