JP2003240822A - 半導体集積回路の設計方法及びテスト方法 - Google Patents
半導体集積回路の設計方法及びテスト方法Info
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 回路制約を必要とせずに、クロック動作時の
消費電力を抑えて、高精度でテストすることが可能な、
半導体集積回路の設計方法、及びテスト方法を提供す
る。 【解決手段】 半導体集積回路に含まれる複数のスキャ
ンライン２、３に対して、各々クロックを入力してスキ
ャンテストを行う半導体集積回路のテスト方法におい
て、少なくとも一部のスキャンラインに対して、デュテ
ィーを変更したクロックＣＬＫ１、ＣＬＫ２を入力して
スキャンテストを行う。それにより、複数のスキャンラ
イン上の回路が一度に同時に動作することを避ける。
消費電力を抑えて、高精度でテストすることが可能な、
半導体集積回路の設計方法、及びテスト方法を提供す
る。 【解決手段】 半導体集積回路に含まれる複数のスキャ
ンライン２、３に対して、各々クロックを入力してスキ
ャンテストを行う半導体集積回路のテスト方法におい
て、少なくとも一部のスキャンラインに対して、デュテ
ィーを変更したクロックＣＬＫ１、ＣＬＫ２を入力して
スキャンテストを行う。それにより、複数のスキャンラ
イン上の回路が一度に同時に動作することを避ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計及びテスト方法、特に大規模な集積回路のクロック
動作時の電力消費に伴い発生する電圧降下、信号線間の
影響による誤動作等の物理的な影響を抑え、集積回路を
効率的かつ高精度でテストすることが可能な、半導体集
積回路の設計及びテスト方法に関する。
設計及びテスト方法、特に大規模な集積回路のクロック
動作時の電力消費に伴い発生する電圧降下、信号線間の
影響による誤動作等の物理的な影響を抑え、集積回路を
効率的かつ高精度でテストすることが可能な、半導体集
積回路の設計及びテスト方法に関する。
【０００２】
【従来の技術】半導体集積回路のスキャンテストにおい
ては、スキャン設計された回路中の各スキャンラインに
対してクロックを供給することにより、信号を伝播さ
せ、回路中に存在する故障を検出する。すなわち図２５
に示すように、スキャンフリップフロップ１０１〜１０
３は第１スキャンライン１０７上のスキャンチェーンを
構成し、スキャンフリップフロップ１０４〜１０６は第
２スキャンライン１０８上のスキャンチェーンを構成
し、クロック１０９が供給されることによりスキャン動
作を行う。
ては、スキャン設計された回路中の各スキャンラインに
対してクロックを供給することにより、信号を伝播さ
せ、回路中に存在する故障を検出する。すなわち図２５
に示すように、スキャンフリップフロップ１０１〜１０
３は第１スキャンライン１０７上のスキャンチェーンを
構成し、スキャンフリップフロップ１０４〜１０６は第
２スキャンライン１０８上のスキャンチェーンを構成
し、クロック１０９が供給されることによりスキャン動
作を行う。
【０００３】図２６に示すように、スキャンラインに入
力するテストパターン１１３は、一般的に回路図情報１
１１からＡＴＰＧ１１２と呼ばれるツールにより自動生
成される。
力するテストパターン１１３は、一般的に回路図情報１
１１からＡＴＰＧ１１２と呼ばれるツールにより自動生
成される。
【０００４】一般的に、各スキャンラインに供給される
クロックは同一であり、同時に供給され、信号も同時に
スキャンライン上をシフトしていく。スキャン用のクロ
ックのパターンは、図２５に示すように、回路中に取り
こむ信号値を設定するシフトイン、回路中に実際に信号
値を取り込むキャプチャ、信号値を取り込んだ結果を外
部に取り出すためのシフトアウトから成る。このように
同時に回路内のスキャンフリップフロップがスイッチン
グするため、近年の集積回路の大規模化、微細化に伴
い、スキャン動作中の回路の消費電力が増加し、電圧降
下及び信号線間の影響と思われる誤動作の発生が増加し
ている。
クロックは同一であり、同時に供給され、信号も同時に
スキャンライン上をシフトしていく。スキャン用のクロ
ックのパターンは、図２５に示すように、回路中に取り
こむ信号値を設定するシフトイン、回路中に実際に信号
値を取り込むキャプチャ、信号値を取り込んだ結果を外
部に取り出すためのシフトアウトから成る。このように
同時に回路内のスキャンフリップフロップがスイッチン
グするため、近年の集積回路の大規模化、微細化に伴
い、スキャン動作中の回路の消費電力が増加し、電圧降
下及び信号線間の影響と思われる誤動作の発生が増加し
ている。
【０００５】スキャン動作中の消費電力を抑える方法と
して、特開平１０−１９７６０３号公報には、回路中に
クロック制御回路を設け、複数のスキャンラインにクロ
ックが同時に入らないようにすることが記載されてい
る。図２７に概略を示すように、３本のスキャンライン
１２１、１２２、１２３が、グループＡとグループＢに
分けられており、それぞれに入力されるクロック１２
４、１２５は、クロック制御回路１２６により、両グル
ープに同時に供給されないように制御される。これによ
り消費電力を低減させる。
して、特開平１０−１９７６０３号公報には、回路中に
クロック制御回路を設け、複数のスキャンラインにクロ
ックが同時に入らないようにすることが記載されてい
る。図２７に概略を示すように、３本のスキャンライン
１２１、１２２、１２３が、グループＡとグループＢに
分けられており、それぞれに入力されるクロック１２
４、１２５は、クロック制御回路１２６により、両グル
ープに同時に供給されないように制御される。これによ
り消費電力を低減させる。
【０００６】但し、同図に示すように、３本のスキャン
ライン１２１、１２２、１２３間が接続され、グループ
Ａの回路とグループＢの回路が相互に関連を持っている
場合、キャプチャを同時に入力しないと正しい結果が得
られなくなる。そのため、同時にクロックが供給される
ことになり、結局、消費電力が抑制されないという問題
は残る。
ライン１２１、１２２、１２３間が接続され、グループ
Ａの回路とグループＢの回路が相互に関連を持っている
場合、キャプチャを同時に入力しないと正しい結果が得
られなくなる。そのため、同時にクロックが供給される
ことになり、結局、消費電力が抑制されないという問題
は残る。
【０００７】このような問題を解決するために、本出願
人の先願である特願平１１−３４７０６２号には、図２
８に示すように、スキャンライン１２２とスキャンライ
ン１２３間が接続されず、グループＡとグループＢの回
路が相互に影響しない回路設計を行うことにより、キャ
プチャ動作が同時に行われることを回避して、消費電力
を抑える方法が記載されている。
人の先願である特願平１１−３４７０６２号には、図２
８に示すように、スキャンライン１２２とスキャンライ
ン１２３間が接続されず、グループＡとグループＢの回
路が相互に影響しない回路設計を行うことにより、キャ
プチャ動作が同時に行われることを回避して、消費電力
を抑える方法が記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の技術は、いずれも回路制約が必要であり、また、ク
ロック制御が困難であり、現実的に導入するには解決す
べき問題があった。
来の技術は、いずれも回路制約が必要であり、また、ク
ロック制御が困難であり、現実的に導入するには解決す
べき問題があった。
【０００９】本発明は、回路制約を必要とせずに、クロ
ック動作時の消費電力を抑えて、高精度でテストするこ
とが可能な、半導体集積回路の設計方法、及びテスト方
法を提供することを目的とする。
ック動作時の消費電力を抑えて、高精度でテストするこ
とが可能な、半導体集積回路の設計方法、及びテスト方
法を提供することを目的とする。
【００１０】
【発明の実施の形態】本発明の半導体集積回路の設計方
法は、複数のクロック系統を備えた半導体集積回路の設
計方法であって、少なくとも一部の前記クロック系統に
対して、デュティーを変えたクロックを入力してスキャ
ンテストを行うことを特徴とする。
法は、複数のクロック系統を備えた半導体集積回路の設
計方法であって、少なくとも一部の前記クロック系統に
対して、デュティーを変えたクロックを入力してスキャ
ンテストを行うことを特徴とする。
【００１１】好ましくは、スキャンテストに際して供給
されるスキャンクロックのデューティーを変更したテス
トパターンを生成するデューティー変更手段を用いて、
デューティーを変更したクロックを前記各クロック系統
に供給する。また好ましくは、前記クロック系統に関す
る情報に基づいてクロックデューティーを変更する。あ
るいは、前記半導体集積回路のレイアウト情報に基づい
てクロックデューティーを変更してもよい。
されるスキャンクロックのデューティーを変更したテス
トパターンを生成するデューティー変更手段を用いて、
デューティーを変更したクロックを前記各クロック系統
に供給する。また好ましくは、前記クロック系統に関す
る情報に基づいてクロックデューティーを変更する。あ
るいは、前記半導体集積回路のレイアウト情報に基づい
てクロックデューティーを変更してもよい。
【００１２】あるいは、前記各クロック系統に入力する
クロックのデューティーを変更する機能を前記半導体集
積回路に付与することにより、クロックデューティーを
変更する構成としてもよい。
クロックのデューティーを変更する機能を前記半導体集
積回路に付与することにより、クロックデューティーを
変更する構成としてもよい。
【００１３】好ましくは、スキャンテストにおいて、ス
キャンラインの情報に基づいてキャプチャ動作の同期を
取る構成とする。
キャンラインの情報に基づいてキャプチャ動作の同期を
取る構成とする。
【００１４】本発明の半導体集積回路のテスト方法は、
半導体集積回路に含まれる複数のスキャンラインに対し
て、各々クロックを入力してスキャンテストを行う半導
体集積回路のテスト方法であって、少なくとも一部の前
記スキャンラインに対して、デュティーを変更したクロ
ックを入力して前記スキャンテストを行うことを特徴と
する。
半導体集積回路に含まれる複数のスキャンラインに対し
て、各々クロックを入力してスキャンテストを行う半導
体集積回路のテスト方法であって、少なくとも一部の前
記スキャンラインに対して、デュティーを変更したクロ
ックを入力して前記スキャンテストを行うことを特徴と
する。
【００１５】好ましくは、スキャンテストに際して供給
されるスキャンクロックのデューティーを変更したテス
トパターンを生成するデューティー変更手段により、デ
ューティーを変更したクロックを前記スキャンラインに
供給する。また好ましくは、前記スキャンラインに関す
る情報に基づいてクロックデューティーを変更する。あ
るいは、半導体集積回路のレイアウト情報に基づいてク
ロックデューティーを変更してもよい。
されるスキャンクロックのデューティーを変更したテス
トパターンを生成するデューティー変更手段により、デ
ューティーを変更したクロックを前記スキャンラインに
供給する。また好ましくは、前記スキャンラインに関す
る情報に基づいてクロックデューティーを変更する。あ
るいは、半導体集積回路のレイアウト情報に基づいてク
ロックデューティーを変更してもよい。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
の設計及びテスト方法は、スキャン回路に供給するテス
トパターンに加工を加えることにより、従来技術のよう
な回路対策を行うこと無く、スキャン動作中の消費電力
を抑えることを可能とする。具体的にはクロックのデュ
ーティーを変更することにより、複数のスキャンライン
上の回路が一度に同時に動作することを避ける方法であ
る。この方法は、スキャン回路だけでなく、同様のクロ
ック同期の回路にも適用可能である。
の設計及びテスト方法は、スキャン回路に供給するテス
トパターンに加工を加えることにより、従来技術のよう
な回路対策を行うこと無く、スキャン動作中の消費電力
を抑えることを可能とする。具体的にはクロックのデュ
ーティーを変更することにより、複数のスキャンライン
上の回路が一度に同時に動作することを避ける方法であ
る。この方法は、スキャン回路だけでなく、同様のクロ
ック同期の回路にも適用可能である。
【００１７】クロックデューティーの設定に関して、図
１を参照して概要を説明する。図１の波形(a)と波形(b)
は、従来例において異なるスキャンラインに用いられる
クロック波形を示す。図１の波形(c)、波形(d)、波形
(e)は、本発明において異なるスキャンラインに用いら
れるクロック波形を示す。波形(a)と波形(b)は、互いに
同一のクロックであり、同一サイクルで変化し、且つク
ロックデューティーが同じである。仮にクロックの立ち
上がりで動作する場合は、回路は同時に動作することに
なる。従って、複数のスキャンラインにそれぞれ波形
(a)と波形(b)を入力する場合は、スキャンライン上の回
路は同時に動作する。
１を参照して概要を説明する。図１の波形(a)と波形(b)
は、従来例において異なるスキャンラインに用いられる
クロック波形を示す。図１の波形(c)、波形(d)、波形
(e)は、本発明において異なるスキャンラインに用いら
れるクロック波形を示す。波形(a)と波形(b)は、互いに
同一のクロックであり、同一サイクルで変化し、且つク
ロックデューティーが同じである。仮にクロックの立ち
上がりで動作する場合は、回路は同時に動作することに
なる。従って、複数のスキャンラインにそれぞれ波形
(a)と波形(b)を入力する場合は、スキャンライン上の回
路は同時に動作する。
【００１８】一方本発明の波形(c)、波形(d)、波形(e)
は、サイクルは同一（クロックの立ち下がるサイクルは
同一）であるが、各々立ち上がる位置が異なっている。
波形(c)、波形(d)は、立ち上がり位置がサイクルごとに
同じであるが、波形(e)は、サイクルによってクロック
の立ち上がる位置が異なる例である。波形(c)と波形(d)
とは、クロックデュティが異なる。仮に回路がクロック
の立ち上がりで動作する場合、複数のスキャンラインに
各々波形(c)と波形(d)を入力すれば、スキャンライン上
の回路は、同時に動作しないことになる。本発明は、こ
の考え方を導入して構成される。以下、本発明の実施の
形態について、図面を参照して説明する。
は、サイクルは同一（クロックの立ち下がるサイクルは
同一）であるが、各々立ち上がる位置が異なっている。
波形(c)、波形(d)は、立ち上がり位置がサイクルごとに
同じであるが、波形(e)は、サイクルによってクロック
の立ち上がる位置が異なる例である。波形(c)と波形(d)
とは、クロックデュティが異なる。仮に回路がクロック
の立ち上がりで動作する場合、複数のスキャンラインに
各々波形(c)と波形(d)を入力すれば、スキャンライン上
の回路は、同時に動作しないことになる。本発明は、こ
の考え方を導入して構成される。以下、本発明の実施の
形態について、図面を参照して説明する。
【００１９】（実施の形態１）図２は、本発明の実施の
形態１におけるスキャンテスト方法を示す。この方法に
おいては、回路中に存在する複数のスキャンラインに対
して、各々デュティの異なるクロックを入力する。スキ
ャンフリップフロップ１ａ〜１ｃにより構成されるスキ
ャンラインＡ２にはクロックＣＬＫ１が、スキャンフリ
ップフロップ１ｄ〜１ｆにより構成されるスキャンライ
ンＢ３にはクロックＣＬＫ２が供給される。
形態１におけるスキャンテスト方法を示す。この方法に
おいては、回路中に存在する複数のスキャンラインに対
して、各々デュティの異なるクロックを入力する。スキ
ャンフリップフロップ１ａ〜１ｃにより構成されるスキ
ャンラインＡ２にはクロックＣＬＫ１が、スキャンフリ
ップフロップ１ｄ〜１ｆにより構成されるスキャンライ
ンＢ３にはクロックＣＬＫ２が供給される。
【００２０】この例では、シフトインとシフトアウトに
おいて、クロックＣＬＫ１とクロックＣＬＫ２ではデュ
ティーが異なっている。つまり、シフト時にはスキャン
ラインＡ２とスキャンラインＢ３は同時には動作せず、
時間がずれて動作するため，消費電力が抑えられる。こ
れによりスキャン動作時に消費電力によるスキャン動作
の不具合を抑えることができ、スキャンテストの精度が
向上する。
おいて、クロックＣＬＫ１とクロックＣＬＫ２ではデュ
ティーが異なっている。つまり、シフト時にはスキャン
ラインＡ２とスキャンラインＢ３は同時には動作せず、
時間がずれて動作するため，消費電力が抑えられる。こ
れによりスキャン動作時に消費電力によるスキャン動作
の不具合を抑えることができ、スキャンテストの精度が
向上する。
【００２１】本実施の形態では、キャプチャ時のクロッ
クのパターンは、同一デュティーとなっている。スキャ
ンラインＡ２、スキャンラインＢ３にそれぞれ関連する
回路が相互に接続関係を有さない場合は、キャプチャ時
のクロックのパターンが同一デュティーではなくてもよ
い。
クのパターンは、同一デュティーとなっている。スキャ
ンラインＡ２、スキャンラインＢ３にそれぞれ関連する
回路が相互に接続関係を有さない場合は、キャプチャ時
のクロックのパターンが同一デュティーではなくてもよ
い。
【００２２】本実施の形態の方法は，スキャンテストに
限らず、通常の同期設計回路に対しても適用出来る。例
えば図３に示すように、フリップフロップ４を含む複数
のクロック系統Ａ５、およびクロック系統Ｂ６に各々入
力されるクロックのデュティーを変更して、クロックＣ
ＬＫ１とクロックＣＬＫ２を用いることにより、スキャ
ンテストの場合と同様に、消費電力を抑える効果を得る
ことができる。
限らず、通常の同期設計回路に対しても適用出来る。例
えば図３に示すように、フリップフロップ４を含む複数
のクロック系統Ａ５、およびクロック系統Ｂ６に各々入
力されるクロックのデュティーを変更して、クロックＣ
ＬＫ１とクロックＣＬＫ２を用いることにより、スキャ
ンテストの場合と同様に、消費電力を抑える効果を得る
ことができる。
【００２３】（実施の形態２）図４は、本発明の実施の
形態２におけるテストパターンを自動生成するフローを
示す。スキャンラインに入力するテストパターンは、図
２６に示したように、ＡＴＰＧと呼ばれるツールにより
自動生成する。本実施の形態においては、図４に示すよ
うに、回路情報７に基づき、クロックデュティー加工
し、ＡＴＰＧ８を行い、クロックデュティー加工された
テストパターン９を自動生成する。
形態２におけるテストパターンを自動生成するフローを
示す。スキャンラインに入力するテストパターンは、図
２６に示したように、ＡＴＰＧと呼ばれるツールにより
自動生成する。本実施の形態においては、図４に示すよ
うに、回路情報７に基づき、クロックデュティー加工
し、ＡＴＰＧ８を行い、クロックデュティー加工された
テストパターン９を自動生成する。
【００２４】図４のフローにより、例えば図２に示した
クロックＣＬＫ１、ＣＬＫ２を自動生成することができ
る。このようにすれば、回路情報に応じてクロックのデ
ュティーを自動的に変更することが可能になり、消費電
力を抑え、効率的且つ高精度なテストが容易になる。
クロックＣＬＫ１、ＣＬＫ２を自動生成することができ
る。このようにすれば、回路情報に応じてクロックのデ
ュティーを自動的に変更することが可能になり、消費電
力を抑え、効率的且つ高精度なテストが容易になる。
【００２５】回路情報により、テストパターンが入力さ
れるそれぞれのスキャンラインに関連する回路がお互い
に接続関係を有さないことが示されている場合は、キャ
プチャ時のクロックが同一デュティーではなくてもよ
い。
れるそれぞれのスキャンラインに関連する回路がお互い
に接続関係を有さないことが示されている場合は、キャ
プチャ時のクロックが同一デュティーではなくてもよ
い。
【００２６】（実施の形態３）本発明の実施の形態３に
おけるテスト方法は、回路中のスキャンラインの情報に
基づいてスキャンクロックのデュティーを変更する方法
を含む。例えば図５に示すように、ＬＳＩ１０の回路中
に、ｎ本の第１〜第ｎスキャンラインＳＬ１〜ＳＬｎが
ある場合を想定する。図６は、図５の各スキャンライン
に供給されるクロックを示す。図６の各クロックは、１
サイクルを（ｎ＋１）等分して、スキャンラインごと
に、１／（ｎ＋１）サイクルずつ立上がりをずらして構
成されている。但し、クロックとしては最小の信号幅以
上でないと、クロックが正しく入力されない場合もある
ので、図７に示すように、サイクル内の信号幅制限にか
からない部分を（ｎ＋１）等分してもよい。
おけるテスト方法は、回路中のスキャンラインの情報に
基づいてスキャンクロックのデュティーを変更する方法
を含む。例えば図５に示すように、ＬＳＩ１０の回路中
に、ｎ本の第１〜第ｎスキャンラインＳＬ１〜ＳＬｎが
ある場合を想定する。図６は、図５の各スキャンライン
に供給されるクロックを示す。図６の各クロックは、１
サイクルを（ｎ＋１）等分して、スキャンラインごと
に、１／（ｎ＋１）サイクルずつ立上がりをずらして構
成されている。但し、クロックとしては最小の信号幅以
上でないと、クロックが正しく入力されない場合もある
ので、図７に示すように、サイクル内の信号幅制限にか
からない部分を（ｎ＋１）等分してもよい。
【００２７】また、敢えてスキャンラインごとに（ｎ＋
１）等分して、細かくデュティーを変えてクロックをず
らさなくても、スキャンラインをグループ分けして，そ
のグループ毎に１サイクルを分割しても、消費電力削減
の効果は、クロックデュティーを変えない場合に比べて
高い。図８は、回路全体を３つのブロックに分けた例を
示す。第１、第２スキャンラインＳＬ１、ＳＬ２はブロ
ックＡ１１に、第３、第４スキャンラインＳＬ３、ＳＬ
４はブロックＢ１２に、第５、第６スキャンラインＳＬ
５、ＳＬ６はブロックＣ１３にそれぞれ含まれている。
この場合、お互いに影響しやすいブロック内のスキャン
ラインに対してのみクロックデュティーを変更してもよ
い。例えば、ブロックＡ１１内の第１、第２スキャンラ
インＳＬ１、ＳＬ２に入力するスキャンクロック間でデ
ュティーをずらし、第３〜第６スキャンラインＳＬ５、
ＳＬ６との関係は調整しない。
１）等分して、細かくデュティーを変えてクロックをず
らさなくても、スキャンラインをグループ分けして，そ
のグループ毎に１サイクルを分割しても、消費電力削減
の効果は、クロックデュティーを変えない場合に比べて
高い。図８は、回路全体を３つのブロックに分けた例を
示す。第１、第２スキャンラインＳＬ１、ＳＬ２はブロ
ックＡ１１に、第３、第４スキャンラインＳＬ３、ＳＬ
４はブロックＢ１２に、第５、第６スキャンラインＳＬ
５、ＳＬ６はブロックＣ１３にそれぞれ含まれている。
この場合、お互いに影響しやすいブロック内のスキャン
ラインに対してのみクロックデュティーを変更してもよ
い。例えば、ブロックＡ１１内の第１、第２スキャンラ
インＳＬ１、ＳＬ２に入力するスキャンクロック間でデ
ュティーをずらし、第３〜第６スキャンラインＳＬ５、
ＳＬ６との関係は調整しない。
【００２８】本実施の形態によれば、消費電力を下げる
デュティの変え方を精度よく、且つ効率的に行うことが
可能になる。
デュティの変え方を精度よく、且つ効率的に行うことが
可能になる。
【００２９】図９には、スキャンクロックのデュティー
のずらし方について示す。以上に述べた実施の形態で
は、スキャンクロックＣＬＫ１、ＣＬＫ２のように、そ
れぞれのクロックにおいて一律にずらす場合を示した
が、スキャンクロックＣＬＫ３のように同一スキャンク
ロック内のサイクルによってずらす場合もある。また、
スキャンクロックＣＬＫ４のように、シフト（１）と次
のシフト（２）でクロックデュティーを変える場合もあ
る。
のずらし方について示す。以上に述べた実施の形態で
は、スキャンクロックＣＬＫ１、ＣＬＫ２のように、そ
れぞれのクロックにおいて一律にずらす場合を示した
が、スキャンクロックＣＬＫ３のように同一スキャンク
ロック内のサイクルによってずらす場合もある。また、
スキャンクロックＣＬＫ４のように、シフト（１）と次
のシフト（２）でクロックデュティーを変える場合もあ
る。
【００３０】（実施の形態４）図１０は、本発明の実施
の形態４におけるテストパターンを生成する方法を示
す。本実施の形態においては、回路情報１４の他に、ス
キャンラインの物理的な位置関係及び消費電力に影響を
及ぼす電源配線等のマスク情報を含めたレイアウト情報
１５を参照してＡＴＰＧ１６によりスキャンクロックの
デュティーを変更し、テストパターン１７を生成する。
の形態４におけるテストパターンを生成する方法を示
す。本実施の形態においては、回路情報１４の他に、ス
キャンラインの物理的な位置関係及び消費電力に影響を
及ぼす電源配線等のマスク情報を含めたレイアウト情報
１５を参照してＡＴＰＧ１６によりスキャンクロックの
デュティーを変更し、テストパターン１７を生成する。
【００３１】消費電力と言う観点からは，電力を供給す
る電源配線との関連が考えられるが、スキャンラインが
相互に近接していたり、スキャンラインを含むレイアウ
トブロックが相互に近接していると、同一の電源配線か
ら電源を供給することになり、消費電力への影響も大き
い。スキャンラインが相互に、レイアウト的、また、物
理的に近接している場合は、スキャンラインに入力する
スキャンクロックのデュティーを変更すれば、影響が少
なくなる。逆にスキャンラインが相互に離れていれば、
デュティーを変更する必要性が少なくなる。この方法を
用いることにより、消費電力を下げるデュティの変え方
をさらに精度よく、且つ効率的に行うことが可能にな
る。
る電源配線との関連が考えられるが、スキャンラインが
相互に近接していたり、スキャンラインを含むレイアウ
トブロックが相互に近接していると、同一の電源配線か
ら電源を供給することになり、消費電力への影響も大き
い。スキャンラインが相互に、レイアウト的、また、物
理的に近接している場合は、スキャンラインに入力する
スキャンクロックのデュティーを変更すれば、影響が少
なくなる。逆にスキャンラインが相互に離れていれば、
デュティーを変更する必要性が少なくなる。この方法を
用いることにより、消費電力を下げるデュティの変え方
をさらに精度よく、且つ効率的に行うことが可能にな
る。
【００３２】さらに最近の大規模ＬＳＩでは、ＩＲ−Ｄ
ＲＯＰやクロストークと言った物理現象がＬＳＩの動作
不具合を発生される原因となってきているが、スキャン
テストにおいても同様の不具合が発生する可能性があ
る。スキャンラインが相互に近接していると、このよう
な物理現象を発生する可能性が高い。スキャンラインが
相互に物理的に近接していたり、同一電源配線に関連す
る場合には、クロックデュティーを変更する等の対策を
講じることにより、消費電力以外の物理現象を低減する
効果を期待できる。レイアウト情報としては、具体的な
ＩＲ−ＤＲＯＰ値やクロストーク現象判定後のそれぞれ
の起こり易さの情報を用いる場合もあり得る。
ＲＯＰやクロストークと言った物理現象がＬＳＩの動作
不具合を発生される原因となってきているが、スキャン
テストにおいても同様の不具合が発生する可能性があ
る。スキャンラインが相互に近接していると、このよう
な物理現象を発生する可能性が高い。スキャンラインが
相互に物理的に近接していたり、同一電源配線に関連す
る場合には、クロックデュティーを変更する等の対策を
講じることにより、消費電力以外の物理現象を低減する
効果を期待できる。レイアウト情報としては、具体的な
ＩＲ−ＤＲＯＰ値やクロストーク現象判定後のそれぞれ
の起こり易さの情報を用いる場合もあり得る。
【００３３】本実施形態の方法は，スキャンテストに限
らず、通常の同期設計回路に対しても適用出来る。図３
において示したように、複数のクロック系統Ａ、Ｂ間
で、レイアウト情報を考慮して、入力するクロックデュ
ティーを変更することにより、スキャンテストの場合と
同様に、消費電力を抑える効果を得ることができる。
らず、通常の同期設計回路に対しても適用出来る。図３
において示したように、複数のクロック系統Ａ、Ｂ間
で、レイアウト情報を考慮して、入力するクロックデュ
ティーを変更することにより、スキャンテストの場合と
同様に、消費電力を抑える効果を得ることができる。
【００３４】（実施の形態５）本発明の実施の形態５に
おけるテスト方法は、スキャンクロックのデュティーを
変えたスキャンパターンを生成するために、上記の実施
の形態とは異なる方法用いる例である。以上に述べた実
施の形態では、例えば図２に示した構成のように、スキ
ャンラインに供給するスキャンクロックのデュティーを
変えたテストパターンをＬＳＩの外部で生成して、ＬＳ
Ｉに対して供給する方法が示された。つまり、図１１に
示すように、ＬＳＩ１８の外部で、デュティー加工手段
１９によりスキャンクロックのデュティーを変更する例
である。これらの例では、ＬＳＩ１８に、それぞれデュ
ティーの異なる複数種類のスキャンクロック２０が供給
された。
おけるテスト方法は、スキャンクロックのデュティーを
変えたスキャンパターンを生成するために、上記の実施
の形態とは異なる方法用いる例である。以上に述べた実
施の形態では、例えば図２に示した構成のように、スキ
ャンラインに供給するスキャンクロックのデュティーを
変えたテストパターンをＬＳＩの外部で生成して、ＬＳ
Ｉに対して供給する方法が示された。つまり、図１１に
示すように、ＬＳＩ１８の外部で、デュティー加工手段
１９によりスキャンクロックのデュティーを変更する例
である。これらの例では、ＬＳＩ１８に、それぞれデュ
ティーの異なる複数種類のスキャンクロック２０が供給
された。
【００３５】一方本実施の形態においては、図１２に示
すように、ＬＳＩ２１の内部に、テストされるべき回路
を含むブロック２２に加えて、クロックデュティーを変
更する回路であるデュティー加工部２３を内蔵してい
る。デュティー加工部２３で複数のスキャンラインに供
給するスキャンクロックのデュティーを加工し、生成し
たデュティーの異なる複数種類のスキャンクロック２０
を複数のスキャンラインにそれぞれ供給する。ＬＳＩの
内部にクロックデュティーを変更する回路を内蔵するこ
とにより、スキャン動作においてＬＳＩに供給するテス
トパターンを加工すること無しに、デュティーを自動的
に変更することが可能となる。
すように、ＬＳＩ２１の内部に、テストされるべき回路
を含むブロック２２に加えて、クロックデュティーを変
更する回路であるデュティー加工部２３を内蔵してい
る。デュティー加工部２３で複数のスキャンラインに供
給するスキャンクロックのデュティーを加工し、生成し
たデュティーの異なる複数種類のスキャンクロック２０
を複数のスキャンラインにそれぞれ供給する。ＬＳＩの
内部にクロックデュティーを変更する回路を内蔵するこ
とにより、スキャン動作においてＬＳＩに供給するテス
トパターンを加工すること無しに、デュティーを自動的
に変更することが可能となる。
【００３６】例えば、スキャンベースのロジックＢＩＳ
Ｔのように、自己診断回路を生成する場合、クロックデ
ュティを変更する回路を合わせて生成することにより、
スキャン動作時に同様の消費電力を削減することが可能
になり、テスト精度が向上する。ロジックＢＩＳＴで
は、内部動作が外部から見えないため、このような処置
ケアは必要不可欠である。
Ｔのように、自己診断回路を生成する場合、クロックデ
ュティを変更する回路を合わせて生成することにより、
スキャン動作時に同様の消費電力を削減することが可能
になり、テスト精度が向上する。ロジックＢＩＳＴで
は、内部動作が外部から見えないため、このような処置
ケアは必要不可欠である。
【００３７】図１３に、具体的な回路の概要を示す。Ｌ
ＳＩ２１の内部に内蔵したデュティー加工部２３を介し
て、スキャンラインＳＬ１、ＳＬ２…ＳＬｎに対して、
各々クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを供給す
る。デュティー加工部２３は、ＬＳＩ外部から与えられ
た、クロックデュティーに関係の無い単一クロックＣＬ
Ｋｂを加工して、クロックデュティーを変更し、クロッ
クＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを発生する。
ＳＩ２１の内部に内蔵したデュティー加工部２３を介し
て、スキャンラインＳＬ１、ＳＬ２…ＳＬｎに対して、
各々クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを供給す
る。デュティー加工部２３は、ＬＳＩ外部から与えられ
た、クロックデュティーに関係の無い単一クロックＣＬ
Ｋｂを加工して、クロックデュティーを変更し、クロッ
クＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを発生する。
【００３８】一方、ＬＳＩ外部から複数クロックを供給
する場合は、前述の図１１のように、ＬＳＩの外部でデ
ュティーを加工することが可能であるが、図１４に示す
ように、ＬＳＩ２１の外部から複数クロックＣＬＫｂ
１、ＣＬＫｂ２を与え、且つＬＳＩ内部にデュティー加
工部２４を含む構成とすることもできる。
する場合は、前述の図１１のように、ＬＳＩの外部でデ
ュティーを加工することが可能であるが、図１４に示す
ように、ＬＳＩ２１の外部から複数クロックＣＬＫｂ
１、ＣＬＫｂ２を与え、且つＬＳＩ内部にデュティー加
工部２４を含む構成とすることもできる。
【００３９】図１５には、図１３の構成におけるデュテ
ィー加工部２３の回路の例を示す。単一の基本クロック
ＣＬＫｂを入力とし、第１〜第３スキャンラインに対し
て供給される、デュティーを変更したスキャンクロック
クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。第
１スキャンライン用のスキャンクロックＣＬＫ１は、基
本クロックＣＬＫｂのみが入力されるＡＮＤゲート２５
の出力で構成される。スキャンクロックＣＬＫ２は、基
本クロックＣＬＫｂおよび遅延回路２６の出力が入力さ
れるＡＮＤゲート２７の出力で構成される。スキャンク
ロックＣＬＫ３は、基本クロックＣＬＫｂおよび遅延回
路２８の出力が入力されるＡＮＤゲート２９の出力で構
成される。このようにして、スキャンクロックＣＬＫ
２、ＣＬＫ３は、遅延回路２６、２８により基本クロッ
クＣＬＫｂのデュティーが加工された、異なるデュティ
を持つ。なおこの例は、それぞれの信号が同一サイクル
で動作する場合の回路例である。
ィー加工部２３の回路の例を示す。単一の基本クロック
ＣＬＫｂを入力とし、第１〜第３スキャンラインに対し
て供給される、デュティーを変更したスキャンクロック
クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。第
１スキャンライン用のスキャンクロックＣＬＫ１は、基
本クロックＣＬＫｂのみが入力されるＡＮＤゲート２５
の出力で構成される。スキャンクロックＣＬＫ２は、基
本クロックＣＬＫｂおよび遅延回路２６の出力が入力さ
れるＡＮＤゲート２７の出力で構成される。スキャンク
ロックＣＬＫ３は、基本クロックＣＬＫｂおよび遅延回
路２８の出力が入力されるＡＮＤゲート２９の出力で構
成される。このようにして、スキャンクロックＣＬＫ
２、ＣＬＫ３は、遅延回路２６、２８により基本クロッ
クＣＬＫｂのデュティーが加工された、異なるデュティ
を持つ。なおこの例は、それぞれの信号が同一サイクル
で動作する場合の回路例である。
【００４０】図１６は、図１５の構成に更に、スキャン
キャプチャを同一にするための切替回路３０、３１、３
２を追加した例を示す。ＮＴ信号によりキャプチャとシ
フトの切り替えを行い、キャプチャ時は、全てのスキャ
ンラインに対して基本クロックＣＬＫｂが供給され、同
一クロックとなる。
キャプチャを同一にするための切替回路３０、３１、３
２を追加した例を示す。ＮＴ信号によりキャプチャとシ
フトの切り替えを行い、キャプチャ時は、全てのスキャ
ンラインに対して基本クロックＣＬＫｂが供給され、同
一クロックとなる。
【００４１】図１７に、図１５、あるいは図１６の構成
におけるスキャン動作波形を示す。外部から単一の基本
クロックＣＬＫｂが与えられ、デュティー加工部によ
り、シフト時には、同一周期でデュティーの異なるスキ
ャンクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３が、第１〜
第３スキャンラインにそれぞれに供給される。２６ａは
遅延回路２６による遅延時間を、２８ａは遅延回路２８
ａによる遅延時間を示す。キャプチャ時には、ＮＴ信号
によって切り替えられて、全てのスキャンラインに、基
本スキャンクロックＣＬＫｂと同一のクロックが供給さ
れる。
におけるスキャン動作波形を示す。外部から単一の基本
クロックＣＬＫｂが与えられ、デュティー加工部によ
り、シフト時には、同一周期でデュティーの異なるスキ
ャンクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３が、第１〜
第３スキャンラインにそれぞれに供給される。２６ａは
遅延回路２６による遅延時間を、２８ａは遅延回路２８
ａによる遅延時間を示す。キャプチャ時には、ＮＴ信号
によって切り替えられて、全てのスキャンラインに、基
本スキャンクロックＣＬＫｂと同一のクロックが供給さ
れる。
【００４２】図１８は、図１１、図１４に示したよう
に、ＬＳＩ外部から複数クロックを供給する場合におけ
る対策を施した回路の例を示す。ＬＳＩ３３の内部に
は、第１〜第ｎスキャンラインに対して、ＡＮＤゲート
３４を介してスキャンクロックが供給される。各ＡＮＤ
ゲート３４には、ＬＳＩ３３外部から、クロックＣＬＫ
０１、ＣＬＫ０２，ＣＬＫ０ｎが供給される。全てのＡ
ＮＤゲート３４の一方の入力には、同期基準クロックと
してクロックＣＬＫ０１が供給される。
に、ＬＳＩ外部から複数クロックを供給する場合におけ
る対策を施した回路の例を示す。ＬＳＩ３３の内部に
は、第１〜第ｎスキャンラインに対して、ＡＮＤゲート
３４を介してスキャンクロックが供給される。各ＡＮＤ
ゲート３４には、ＬＳＩ３３外部から、クロックＣＬＫ
０１、ＣＬＫ０２，ＣＬＫ０ｎが供給される。全てのＡ
ＮＤゲート３４の一方の入力には、同期基準クロックと
してクロックＣＬＫ０１が供給される。
【００４３】ＬＳＩ３３への入力信号はＬＳＩテスター
から供給されるが、テスターのスキューに起因して、意
図した通りの入力信号が供給されず、複数のそれぞれの
信号の同期が取れない場合もあり得る。この場合、スキ
ャンクロックのサイクルがずれて、スキャンテストが正
しく出来ないという弊害も発生し得る。図１８の構成
は、各スキャンラインに対して供給される信号のサイク
ルが一致するように、信号の同期をとるための回路とし
てＡＮＤゲート３４が追加された例である。この回路に
より、ＬＳＩ外部でデュティーを加工したスキャンクロ
ックを、確実に同一サイクルでスキャンラインに供給す
ることが可能になる。
から供給されるが、テスターのスキューに起因して、意
図した通りの入力信号が供給されず、複数のそれぞれの
信号の同期が取れない場合もあり得る。この場合、スキ
ャンクロックのサイクルがずれて、スキャンテストが正
しく出来ないという弊害も発生し得る。図１８の構成
は、各スキャンラインに対して供給される信号のサイク
ルが一致するように、信号の同期をとるための回路とし
てＡＮＤゲート３４が追加された例である。この回路に
より、ＬＳＩ外部でデュティーを加工したスキャンクロ
ックを、確実に同一サイクルでスキャンラインに供給す
ることが可能になる。
【００４４】以上の本実施の形態に示した方法は、スキ
ャンテストに限らず、通常の同期設計回路に対しても適
用出来る。ＬＳＩ内部のクロックデュティーを変更する
回路を備え、複数のクロック系統間で、入力されるクロ
ックのデュティーを変更することにより、スキャンテス
トと同様に消費電力を抑える効果を得ることができる。
ャンテストに限らず、通常の同期設計回路に対しても適
用出来る。ＬＳＩ内部のクロックデュティーを変更する
回路を備え、複数のクロック系統間で、入力されるクロ
ックのデュティーを変更することにより、スキャンテス
トと同様に消費電力を抑える効果を得ることができる。
【００４５】（実施の形態６）図１９、図２０は、本発
明の実施の形態６における、キャプチャ時に同期を取る
ための回路をＬＳＩ回路中に内蔵した例を示す。すなわ
ちスキャン設計において、シフト動作時は、デュティー
が変わっていたり、遅延していたりしていても、キャプ
チャ時には同期が取られるように構成した例である。
明の実施の形態６における、キャプチャ時に同期を取る
ための回路をＬＳＩ回路中に内蔵した例を示す。すなわ
ちスキャン設計において、シフト動作時は、デュティー
が変わっていたり、遅延していたりしていても、キャプ
チャ時には同期が取られるように構成した例である。
【００４６】図１９の構成では、ＬＳＩ３５内に、デュ
ティーを加工するとともに、キャプチャ時に同期を取る
ためのデュティー加工部３６を有する。デュティー加工
部３６では、ＬＳＩ３５の外部から供給されるクロック
ＣＬＫｂを加工して、デュティーの異なるクロックＣＬ
Ｋ１、ＣＬＫ２、…ＣＬＫｎを作成し、各スキャンライ
ンＳＬ１、ＳＬ２、…ＳＬｎに供給する。それととも
に、シフト動作時にはスキャンラインの段数分だけカウ
ントし、キャプチャ時に同期を取り、カウントリセット
し、再びシフト時にスキャンラインの段数をカウントす
る。
ティーを加工するとともに、キャプチャ時に同期を取る
ためのデュティー加工部３６を有する。デュティー加工
部３６では、ＬＳＩ３５の外部から供給されるクロック
ＣＬＫｂを加工して、デュティーの異なるクロックＣＬ
Ｋ１、ＣＬＫ２、…ＣＬＫｎを作成し、各スキャンライ
ンＳＬ１、ＳＬ２、…ＳＬｎに供給する。それととも
に、シフト動作時にはスキャンラインの段数分だけカウ
ントし、キャプチャ時に同期を取り、カウントリセット
し、再びシフト時にスキャンラインの段数をカウントす
る。
【００４７】図２０は、スキャンキャプチャに際して、
ＮＴ信号により切替回路３７を動作させて、基本クロッ
クと同一のクロックＣＬＫ１が全てのスキャンラインに
供給される回路例を示す。すなわち、スキャンキャプチ
ャ時には、基本クロックの信号が全てのスキャンライン
に与えられることにより、キャプチャ時の同期が取られ
る構成である。
ＮＴ信号により切替回路３７を動作させて、基本クロッ
クと同一のクロックＣＬＫ１が全てのスキャンラインに
供給される回路例を示す。すなわち、スキャンキャプチ
ャ時には、基本クロックの信号が全てのスキャンライン
に与えられることにより、キャプチャ時の同期が取られ
る構成である。
【００４８】スキャンラインがお互いに関係し合わない
場合は、キャプチャ時もクロックのデュティ−を変えた
ままでよい。
場合は、キャプチャ時もクロックのデュティ−を変えた
ままでよい。
【００４９】（実施の形態７）本発明の実施の形態７に
おけるテスト方法について、図２１、図２２を参照して
説明する。ＬＳＩのテストは、テスターからＬＳＩに対
して信号を与え、ＬＳＩから出力される信号を確認する
ことにより行われる。
おけるテスト方法について、図２１、図２２を参照して
説明する。ＬＳＩのテストは、テスターからＬＳＩに対
して信号を与え、ＬＳＩから出力される信号を確認する
ことにより行われる。
【００５０】図２１は、テスター３９からデュティーの
異なる複数のクロック信号４０をＬＳＩ３８のスキャン
ラインに与え、ＬＳＩ３８をテストする例を示してい
る。テスター３９にデュティを変える機能をもたせるこ
とにより、ＬＳＩ３８に供給するクロックデュティーを
変更したパターンを自動生成する。テスター３９にデュ
ティーを変える機能を追加することにより、設計段階の
ケアを削減しつつ、ＬＳＩ３８のスキャン時における消
費電流を低減させ、テスト精度を高めることができる。
異なる複数のクロック信号４０をＬＳＩ３８のスキャン
ラインに与え、ＬＳＩ３８をテストする例を示してい
る。テスター３９にデュティを変える機能をもたせるこ
とにより、ＬＳＩ３８に供給するクロックデュティーを
変更したパターンを自動生成する。テスター３９にデュ
ティーを変える機能を追加することにより、設計段階の
ケアを削減しつつ、ＬＳＩ３８のスキャン時における消
費電流を低減させ、テスト精度を高めることができる。
【００５１】図２２は、スキャンライン等の回路情報
を、デュティー変更の情報４１としてテスター３９に供
給する例を示す。デュティー変更の情報に基づき、それ
に応じてデュティを変えたスキャンクロックを自動生成
し、テスター３９からデュティーの異なるクロック信号
をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８を
テストする。テスター３９に供給するデュティー変更の
情報４１として、レイアウト情報からのスキャンライン
のデュティの変え方の情報を含ませたり、レイアウト情
報そのものを含ませることにより、消費電力を下げるデ
ュティの変え方をさらに精度よく、且つ効率的に行うこ
とが可能になる。
を、デュティー変更の情報４１としてテスター３９に供
給する例を示す。デュティー変更の情報に基づき、それ
に応じてデュティを変えたスキャンクロックを自動生成
し、テスター３９からデュティーの異なるクロック信号
をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８を
テストする。テスター３９に供給するデュティー変更の
情報４１として、レイアウト情報からのスキャンライン
のデュティの変え方の情報を含ませたり、レイアウト情
報そのものを含ませることにより、消費電力を下げるデ
ュティの変え方をさらに精度よく、且つ効率的に行うこ
とが可能になる。
【００５２】（実施の形態８）本発明の実施の形態８に
おけるテスト方法について、図２３、図２４を参照して
説明する。
おけるテスト方法について、図２３、図２４を参照して
説明する。
【００５３】図２３は、テスターではなく、評価ボード
４２上でデュティーの異なる複数のクロック信号４０を
作成してＬＳＩ３８のスキャンラインに供給し、ＬＳＩ
３８をテストする例を示す。評価ボード４２にデュティ
を変える機能をもたせることにより、ＬＳＩ３８に供給
するクロックデュティーを変更したパターンを自動生成
する。この場合、テスターから評価ボード４２に供給す
る信号については、デュティーを加工する必要は無い。
評価ボード４２にデュティーを変える機能を追加するこ
とにより、設計段階のケアを削減しつつ、ＬＳＩ３８で
のスキャン時の消費電流を低減させ、テスト精度を高め
ることができる。
４２上でデュティーの異なる複数のクロック信号４０を
作成してＬＳＩ３８のスキャンラインに供給し、ＬＳＩ
３８をテストする例を示す。評価ボード４２にデュティ
を変える機能をもたせることにより、ＬＳＩ３８に供給
するクロックデュティーを変更したパターンを自動生成
する。この場合、テスターから評価ボード４２に供給す
る信号については、デュティーを加工する必要は無い。
評価ボード４２にデュティーを変える機能を追加するこ
とにより、設計段階のケアを削減しつつ、ＬＳＩ３８で
のスキャン時の消費電流を低減させ、テスト精度を高め
ることができる。
【００５４】図２４は、スキャンライン等の回路情報
を、デュティー変更の情報４１として評価ボード４２に
供給する例を示す。デュティー変更の情報４１に基づ
き、それに応じてデュティを変えたスキャンクロックを
自動生成し、評価ボード４２からデュティーの異なる複
数のクロック信号４０をＬＳＩ３８のスキャンラインに
供給し、ＬＳＩ３８をテストする。評価ボード４２に供
給するデュティー変更の情報４１として、レイアウト情
報からのスキャンラインのデュティの変え方の情報を含
ませたり、レイアウト情報そのものを含ませることによ
り、消費電力を下げるデュティの変え方をさらに精度よ
く、且つ効率的に行うことが可能になる。
を、デュティー変更の情報４１として評価ボード４２に
供給する例を示す。デュティー変更の情報４１に基づ
き、それに応じてデュティを変えたスキャンクロックを
自動生成し、評価ボード４２からデュティーの異なる複
数のクロック信号４０をＬＳＩ３８のスキャンラインに
供給し、ＬＳＩ３８をテストする。評価ボード４２に供
給するデュティー変更の情報４１として、レイアウト情
報からのスキャンラインのデュティの変え方の情報を含
ませたり、レイアウト情報そのものを含ませることによ
り、消費電力を下げるデュティの変え方をさらに精度よ
く、且つ効率的に行うことが可能になる。
【００５５】
【発明の効果】本発明によれば、デュティーを変えたク
ロックを入力してスキャンテストを行うことにより、ク
ロック動作時の電力消費に伴い発生する電圧降下、信号
線間の影響による誤動作等の物理的な影響を抑え、集積
回路を効率的かつ高精度でテストすることが可能にな
る。
ロックを入力してスキャンテストを行うことにより、ク
ロック動作時の電力消費に伴い発生する電圧降下、信号
線間の影響による誤動作等の物理的な影響を抑え、集積
回路を効率的かつ高精度でテストすることが可能にな
る。
【図１】 本発明の基本的な概念を説明するためのクロ
ック波形を示す図
ック波形を示す図
【図２】 本発明の実施の形態１におけるスキャンテス
トに用いられるクロックの一例を示す図
トに用いられるクロックの一例を示す図
【図３】 本発明の実施の形態１におけるクロックを、
通常の同期回路に適用する場合を示す図
通常の同期回路に適用する場合を示す図
【図４】 本発明の実施の形態２におけるテストパター
ンを自動生成するフローを示す図
ンを自動生成するフローを示す図
【図５】 本発明の実施の形態３における、スキャンラ
インの情報に基づいてクロックデューティーを変更する
方法を説明するための図
インの情報に基づいてクロックデューティーを変更する
方法を説明するための図
【図６】 本発明の実施の形態３における、スキャンラ
インの情報により変更されたクロックデュティーを示す
図
インの情報により変更されたクロックデュティーを示す
図
【図７】 本発明の実施の形態３における、スキャンラ
インの情報によりクロックデュティーを変更する方法に
関して説明するための図
インの情報によりクロックデュティーを変更する方法に
関して説明するための図
【図８】 本発明の実施の形態３における、スキャンラ
インの情報によりクロックデュティーを変更する他の方
法について示す図
インの情報によりクロックデュティーを変更する他の方
法について示す図
【図９】 本発明の実施の形態３におけるクロックデュ
ティーのずらし方を示す図
ティーのずらし方を示す図
【図１０】 本発明の実施の形態４における、レイアウ
ト情報に基づき、クロックのデューティーを変更してス
キャンパターンを自動生成するフローを示すフローチャ
ート
ト情報に基づき、クロックのデューティーを変更してス
キャンパターンを自動生成するフローを示すフローチャ
ート
【図１１】 本発明の実施の形態１〜４における、ＬＳ
Ｉの外部でスキャンクロックのデュティーを変更する方
法を説明する図
Ｉの外部でスキャンクロックのデュティーを変更する方
法を説明する図
【図１２】 本発明の実施の形態５における、ＬＳＩの
内部にクロックデュティーを変更する回路を内蔵させる
方法を説明する図
内部にクロックデュティーを変更する回路を内蔵させる
方法を説明する図
【図１３】 図１２の構成を実現するための具体的な回
路の概要を示す図
路の概要を示す図
【図１４】 本発明の実施の形態５における、ＬＳＩの
内部にクロックデュティーを変更する回路を内蔵し、Ｌ
ＳＩ外部からは複数クロックを入力する方法を説明する
図
内部にクロックデュティーを変更する回路を内蔵し、Ｌ
ＳＩ外部からは複数クロックを入力する方法を説明する
図
【図１５】 本発明の実施の形態５におけるクロックデ
ュティーを加工する回路例を示す図
ュティーを加工する回路例を示す図
【図１６】 本発明の実施の形態５における、クロック
デュティーを加工し、かつスキャンキャプチャを同一ク
ロックにするための回路例を示す図
デュティーを加工し、かつスキャンキャプチャを同一ク
ロックにするための回路例を示す図
【図１７】 本発明の実施の形態５におけるスキャン動
作波形を示す図
作波形を示す図
【図１８】 本発明の実施の形態５における回路例に対
して、信号の同期をとる回路を追加した例を示す図
して、信号の同期をとる回路を追加した例を示す図
【図１９】 本発明の実施の形態６におけるスキャンテ
ストにおいて、スキャンラインの情報に基づいてキャプ
チャ動作の同期を取る機能を有する回路例を示す図
ストにおいて、スキャンラインの情報に基づいてキャプ
チャ動作の同期を取る機能を有する回路例を示す図
【図２０】 本発明の実施の形態６における、ＮＴ信号
によりスキャンキャプチャの動作を制御する回路例を示
す図
によりスキャンキャプチャの動作を制御する回路例を示
す図
【図２１】 本発明の実施の形態７における、テスター
からデュティーの異なるクロック信号をＬＳＩに与えて
テストする例を示す図
からデュティーの異なるクロック信号をＬＳＩに与えて
テストする例を示す図
【図２２】 図２１の方法においてテスターにデュティ
ー変更の情報を与える例を示す図
ー変更の情報を与える例を示す図
【図２３】 本発明の実施の形態８における、評価ボー
ドからデュティーの異なるクロック信号をＬＳＩに与え
てテストする例を示す図
ドからデュティーの異なるクロック信号をＬＳＩに与え
てテストする例を示す図
【図２４】 図２３の方法においてテスターにデュティ
ー変更の情報を与える例を示す図
ー変更の情報を与える例を示す図
【図２５】 従来例のスキャンテストの方法を示す図
【図２６】 従来例のＡＴＰＧによりスキャンパターン
を自動生成するフローを示す図
を自動生成するフローを示す図
【図２７】 従来例のスキャンテストにおける消費電力
を抑制する回路対策例を示す図
を抑制する回路対策例を示す図
【図２８】 従来例のスキャンテストにおける消費電力
を抑制する他の回路対策例を示す図
を抑制する他の回路対策例を示す図
１ａ〜１ｆ スキャンフリップフロップ
２、３ スキャンラインＡ、Ｂ
４ フリップフロップ
５、６ クロック系統Ａ、Ｂ
７、１４ 回路情報
８、１６ ＡＴＰＧ
９、１７ テストパターン
１０、１８、２１、３３、３５、３８ ＬＳＩ
ＳＬ１〜ＳＬｎ 第１〜第ｎスキャンライン
１１〜１３ ブロックＡ〜Ｃ
１５ レイアウト情報
１９ デュティー加工手段
２０ スキャンクロック
２２ ブロック
２３、２４、３６ デュティー加工部
２５、２７、２９、３４ ＡＮＤゲート
２６、２８ 遅延回路
３０、３１、３２、３７ 切替回路
２６ａ、２８ａ 遅延時間
３９ テスター
４０ クロック信号
４１ デュティー変更の情報
４２ 評価ボード
１０１〜１０６ スキャンフリップフロップ
１０７ 第１スキャンライン
１０８ 第２スキャンライン
１０９ クロック
１１３ テストパターン
１１２ ＡＴＰＧ
１１１ 回路情報
１２１、１２２、１２３ スキャンライン
１２４、１２５ クロック
１２６ クロック制御回路
ＣＬＫｂ、ＣＬＫｂ１、ＣＬＫｂ２ クロック
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫｎ
クロック
クロック
Claims (10)
- 【請求項１】 複数のクロック系統を備えた半導体集積
回路の設計方法において、少なくとも一部の前記クロッ
ク系統に対して、デュティーを変えたクロックを入力し
てスキャンテストを行うことを特徴とする半導体集積回
路の設計方法。 - 【請求項２】 スキャンテストに際して供給されるスキ
ャンクロックのデューティーを変更したテストパターン
を生成するデューティー変更手段を用いて、デューティ
ーを変更したクロックを前記各クロック系統に供給する
ことを特徴とする請求項１に記載の半導体集積回路の設
計方法。 - 【請求項３】 前記クロック系統に関する情報に基づい
てクロックデューティーを変更することを特徴とする請
求項２に記載の半導体集積回路の設計方法。 - 【請求項４】 前記半導体集積回路のレイアウト情報に
基づいてクロックデューティーを変更することを特徴と
する請求項３に記載の半導体集積回路の設計方法。 - 【請求項５】 前記各クロック系統に入力するクロック
のデューティーを変更する機能を前記半導体集積回路に
付与することにより、クロックデューティーを変更する
ことを特徴とする請求項１に記載の半導体集積回路の設
計方法。 - 【請求項６】 スキャンテストにおいて、スキャンライ
ンの情報に基づいてキャプチャ動作の同期を取ることを
特徴とする請求項１または５に記載の半導体集積回路の
設計方法。 - 【請求項７】 半導体集積回路に含まれる複数のスキャ
ンラインに対して、各々クロックを入力してスキャンテ
ストを行う半導体集積回路のテスト方法において、少な
くとも一部の前記スキャンラインに対して、デュティー
を変更したクロックを入力して前記スキャンテストを行
うことを特徴とする半導体集積回路のテスト方法。 - 【請求項８】 スキャンテストに際して供給されるスキ
ャンクロックのデューティーを変更したテストパターン
を生成するデューティー変更手段により、デューティー
を変更したクロックを前記スキャンラインに供給するこ
とを特徴とする請求項７に記載の半導体集積回路のテス
ト方法。 - 【請求項９】 前記スキャンラインに関する情報に基づ
いてクロックデューティーを変更することを特徴とする
請求項７または８に記載の半導体集積回路のテスト方
法。 - 【請求項１０】 半導体集積回路のレイアウト情報に基
づいてクロックデューティーを変更することを特徴とす
る請求項７〜９のいずれか１項に記載の半導体集積回路
のテスト方法。
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