JP2010520480A - 走査シフト中のピーク電力問題を防止する回路 - Google Patents

Abstract

走査技術を提供する。一部の実施形態では、チップは、第１及び第２の走査チェーンセグメントを含み、その各々は、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号をこのレジスタに供給するマルチプレクサとを含む。チップはまた、第１及び第２の走査チェーンセグメントのレジスタにそれぞれ第１及び第２の試験クロック信号を供給する回路を含み、第２の試験クロック信号は、捕捉期間中のものとは異なる走査入力期間中の回路内の信号経路によって供給され、走査入力期間中に、第２の試験クロック信号は、第１の試験クロック信号に対して歪曲される。他の実施形態も説明して特許請求する。
【選択図】図８

Description

本発明の実施形態は、一般的に走査技術に関する。

走査設計は、デジタル回路のための試験用設計（ＤＦＴ）に用いられる。走査設計は、試験中のデバイス（ＤＵＴ）の試験容易性を改善し、試験経費を低減する試験アクセスを提供する。走査設計の例を従来技術の図１に示している。走査設計の目的は、組合せ回路の試験容易性を高める試験アクセスを提供することである。走査設計は、正規の内部レジスタを走査レジスタで置換することができる。走査レジスタは、正規レジスタに外部から直接アクセスすることができるように、走査経路と呼ぶ信号経路を正規レジスタに追加する。走査経路は、走査有効化（ＳＥ）信号が、例えば、論理高信号（１と記すことができる）に設定される場合にはアクティブとすることができる。そうでなければ正規経路が選択され、走査レジスタは、正規レジスタとして機能する。走査レジスタのための走査経路は、直列方式で接続され、走査チェーンと呼ぶシフトレジスタが形成される。走査チェーンをロード及びアンロードする時間は、試験時間全体を左右するので、試験時間を短縮するために複数の走査チェーンを並列に存在させることができる。走査チェーンは、組込み自己試験（ＢＩＳＴ）のようなオンチップ試験回路によって内部的に、及び／又は外部試験器によってアクセス可能である。

図１を参照すると、集積回路チップ内のアセンブリ１０は、組合せ論理１８内の回路に結合されたマルチプレクサ２０−１…２０−Ｎ及びレジスタ（フリップフロップのような）２２−１…２２−Ｎを含む走査チェーン１４を含む。レジスタ２２−１…２２−Ｎは、クロック信号ＣＬＫによって計時される。最初に、走査経路が選択され（ＳＥ＝１）、入力テストパターン（ＳＩ）が走査チェーン内にシフトされ、走査レジスタが初期化される。レジスタ２２−１…２２−Ｎの出力は、論理ゲート３０、３６、及び４０のうちの１つ又はそれよりも多くのような組合せ論理に対して利用可能である。次に、正規の機能経路が選択され、原始入力（ＰＩ）が強制される。次に、原始出力（ＰＯ）が測定され、期待出力と比較される。ゲート３０、３６、４０、及び／又は４２の出力のような組合せ論理のある一定の出力は、マルチプレクサ２０−１…２０−Ｎに０入力として供給することができ、これらのマルチプレクサは、ＳＥ＝０の時、これらの出力をレジスタ２２−１…２２−Ｎの入力に供給する。組合せ論理１８の試験応答をレジスタ内に捕捉するために、クロック（ＣＬＫ）パルスが印加される。次に、走査経路が選択され（ＳＥ＝１）、試験応答（試験ベクトル）がシフト出力（走査出力ＳＯ）され、同時に次の入力テストパターンがシフト入力される。得られた試験応答ＳＯは、ＤＵＴが良好であるか又は不良であるかを判断するために期待応答と比較される。この処理は、全てのテストパターンが実施されるまで繰り返される。走査入力期間は、ＳＥ＝１の時であり、捕捉期間は、ＳＥ＝０の時である。

図２は、図１の走査チェーン内に示している複数のマルチプレクサ及びレジスタを含む走査チェーンセグメント４６と、走査チェーンセグメント４６の出力を受信し、クロックが低に遷移するまでそれを保持する固定ラッチ４８とを示している。固定ラッチは、例えば、クロック期間の半分までクロックスキューを許容するのに用いられる。

走査シフト中のピーク電力問題を従来技術の図３に示しており、図３は、ＣＬＫ１信号によって計時された１つのチェーン内にレジスタ５２−１、５２−２、及び５２−３を含み、ＣＬＫ２信号によって計時された別のチェーン内にレジスタ５４−１及び５４−２を含み、各レジスタは、組合せ論理５０に結合されている。（マルチプレクサは、限られた図面スペースの理由から例示していない。）当然ながら、これらのチェーンはより大きい場合がある。走査チェーンがロードされた時には、潜在的に過剰数の遷移が走査レジスタから組合せ論理内に注入される可能性がある。注入されたこれらの遷移は、論理ゲートの出力を切り換えさせて、ＤＵＴ内により多くの遷移を発生させる可能性がある。

遷移の発生は、供給電圧（ＶＤＤ）から供給される電力を必要とする。そのような過度の瞬時電力要求は、図４に示しているもののような供給電圧ノイズを引き起こす可能性がある。得られる供給電圧ノイズは、ＤＵＴの作動周波数を変化させる場合があり、保持時間違反のようなタイミング問題を引き起こすであろう。得られるタイミング問題は、意図した試験機能を損ない、誤った試験判断を招く場合がある。

この問題に対処するために、図３にあるもののような従来技術のアセンブリは、クロックスキューと呼ぶ異なる位相（異なる時点における）で走査シフトクロックを供給する。例えば、図５では、シフトクロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎは、異なる時点での立ち上がりエッジを有する。しかし、従来技術の回路は、クロックスキューを有効に用いていない。

一部の実施形態では、チップは、第１及び第２の走査チェーンセグメントを含み、その各々は、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号をこのレジスタに供給するマルチプレクサとを含む。チップはまた、第１及び第２の走査チェーンセグメントのレジスタにそれぞれ第１及び第２の試験クロック信号を供給する回路を含み、第２の試験クロック信号は、捕捉期間中のものとは異なる走査入力期間中の回路内の信号経路によって供給され、走査入力期間中に、第２の試験クロック信号は、第１の試験クロック信号に対して歪曲される。

一部の実施形態では、チップは、第１及び第２の走査チェーンセグメントを含み、その各々は、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号をこのレジスタに供給するマルチプレクサとを含む。チップはまた、第１及び第２の走査チェーンセグメントのレジスタにそれぞれ第１及び第２の試験クロック信号を供給する回路を含み、第２の試験クロック信号は、走査入力期間中に第１の試験クロック信号に対して歪曲され、第１及び第２の試験クロック信号は、捕捉期間中にそろえられる。

一部の実施形態では、チップは、試験システムに存在する。

一部の実施形態では、方法は、第１の試験クロック回路を通じて第１の試験クロック信号を生成する段階、及び第１の試験クロック回路からの信号を遅延させる段階を含む。本方法はまた、捕捉クロック信号又は第１の試験クロック回路からの遅延信号のいずれかを第２の試験クロック信号として供給することによって第２の試験クロック信号を生成する段階を含む。本方法は、第１の試験クロック信号を第１の走査チェーンセグメントのレジスタに供給する段階、及び第２の試験クロック信号を第２の走査チェーンセグメントのレジスタに供給する段階を更に含む。

他の実施形態も説明して特許請求する。

本発明の実施形態は、以下の説明及び本発明の実施形態を示すために用いる添付図面を参照することによって理解することができるであろう。しかし、本発明は、これらの図面の詳細内容に限定されない。

走査チェーン及び組合せ論理を含む従来技術のアセンブリのブロック図である。 従来技術の走査チェーンセグメント及び固定ラッチのブロック図である。 走査チェーン及び組合せ論理を含む従来技術のアセンブリのブロック図である。 図３のアセンブリに関連する供給電圧ノイズの図である。 従来技術の走査シフトスケジュールの図である。 本発明の一部の実施形態による第１及び第２の試験クロック信号を供給する試験クロック回路のブロック図である。 本発明の一部の実施形態による第１及び第２の試験クロック信号を供給する第１及び第２の試験クロック回路のブロック図である。 本発明の一部の実施形態による第１及び第２の試験クロック信号を供給する第１及び第２の試験クロック回路及びクロック発生回路のブロック図である。 本発明の一部の実施形態による第１及び第２の試験クロック信号を供給する第１及び第２の試験クロック回路及び制御信号ラッチのブロック図である。 本発明の一部の実施形態による走査シフトスケジュールの図である。 本発明の一部の実施形態による第１及び第２の試験クロック信号を供給する第１及び第２の試験クロック回路及び制御信号ラッチのブロック図である。 本発明の一部の実施形態による走査チェーンセグメント及び固定ラッチのブロック図である。 本発明の一部の実施形態による組合せ論理及び試験クロック回路に結合された走査チェーンセグメントのブロック図である。 本発明の一部の実施形態による第１に外部試験器に結合されたチップのブロック図である。 本発明の一部の実施形態による第１に外部試験器に結合されたチップのブロック図である。

図６を参照すると、回路６０は、第１及び第２の試験クロック信号ＴＣＬＫ１及びＴＣＬＫ２を走査チェーンセグメント内のクロックレジスタ（図１３に示しているもののような）に供給する。ＴＣＬＫ１信号は、走査入力期間中には走査シフトクロック信号を表し、捕捉期間中には捕捉クロックを表す導体６２上のＣＬＫ１信号である。ＴＣＬＫ２信号は、遅延値Ｋ２（クロックの半分の期間のうちの一部のような何らかの時間量である）を有する遅延回路８２を含む試験クロック回路７８によって供給される。例示的に、遅延回路８２は、クロックバッファ、偶数列のインバータ、又は他の遅延セルを含むことができる。遅延回路８２は、導体９０上のＴＣＬＫ１信号を受信する。マルチプレクサ８８は、遅延回路８２の出力及び導体６４上のクロック２信号（ＣＬＫ２）を受信する。走査入力期間中に走査有効化信号が１（例えば、高）である時には、マルチプレクサ８８は、遅延回路８２からの出力をＴＣＬＫ２信号として供給する。従って、遅延回路８２の出力を走査シフトクロック（ＳＣＬＫ２）と呼ぶ。捕捉期間中に走査有効化信号が０（例えば、低）の時には、マルチプレクサ８８は、ＣＬＫ２信号をＴＣＬＫ２信号として供給する。従って、ＣＬＫ２信号を捕捉クロック信号（ＣＣＬＫ２）と呼ぶ。

遅延回路８２によって引き起こされる遅延により、走査入力期間中には、ＴＣＬＫ２はＴＣＬＫ１に対して歪曲されるが、マルチプレクサ８８がＣＣＬＫ２信号を選択する捕捉期間中には、ＴＣＬＫ１とＴＣＬＫ２は、ＣＬＫ１とＣＬＫ２がそろえられる限りそろえられる。信号ＣＬＫ１及びＣＬＫ２は、搬送する導体は結合されるので（図８に示しているもの等）、共通信号から発生させることができ、又はこれらの信号は、回路毎に分離することができる。この間、実施に依存して、ＣＬＫ１とＣＬＫ２は、そろえることもそうでない場合もある。更に、図６から分るように、ＴＣＬＫ２は、走査入力期間中には、捕捉期間中の信号経路（導体６４からマルチプレクサ８８への）とは異なる信号経路（導体６２から導体９０、遅延回路８２、更にマルチプレクサ８８への）によって供給される。

図７は、第１及び第２の試験クロック信号ＴＣＬＫ１及びＴＣＬＫ２を供給する回路７４を示している。ＴＣＬＫ１信号は、遅延値Ｋ１（クロックの半分の期間のうちの一部のような何らかの時間量である）を有する遅延回路８０を含む第１の試験クロック回路７６によって供給される。遅延回路８０は、導体６８上の走査シフトクロック信号（ＳＣＬＫ）を受信する。第２の走査シフトクロック信号（ＳＣＬＫ２）と区別するために、遅延回路８０の出力を第１の走査シフトクロック信号（ＳＣＬＫ１）と呼ぶ。マルチプレクサ８６は、遅延回路８０の出力及び導体６６上の第１の捕捉クロック信号（ＣＣＬＫ１）を受信する。第２の試験クロック回路７８は、Ｋ１と同じもの又は異なるもの（より長い又はより短い）とすることができる遅延Ｋ２を有する遅延回路８２を含む。遅延回路８２は、導体９０上の第１の試験クロック回路７６からの信号を受信する。図７には２つの例を示している。第１の例として、遅延回路８０の出力にあるＳＣＬＫ１が、導体９０上で遅延回路８２に供給される。第２の例として（破線で示している）、マルチプレクサ８６の出力が、導体９０上で遅延回路８２に供給される。走査入力期間中に走査有効化信号が１（例えば、高）である時には、マルチプレクサ８６は、遅延回路８０からのＳＣＬＫ１を出力においてＴＣＬＫ１信号として通過させ、マルチプレクサ８８は、遅延回路８２からのＳＣＬＫ２を出力においてＴＣＬＫ２信号として通過させる。捕捉期間中に走査有効化信号が０（例えば、低）である時には、マルチプレクサ８６は、ＣＣＬＫ１信号をＴＣＬＫ２信号として通過させ、マルチプレクサ８８は、導体６４上のＣＣＬＫ２信号をＴＣＬＫ２信号として通過させる。

図７では、走査入力期間中には、ＴＣＬＫ２は、ＴＣＬＫ１に対して歪曲されるが、捕捉期間中には、ＴＣＬＫ１とＴＣＬＫ２は、ＣＣＬＫ１とＣＣＬＫ２がそろえられる限りそろえられる。更に、走査入力期間中には、ＴＣＬＫ１及びＴＣＬＫ２は、捕捉期間中の信号経路（導体６６からマルチプレクサ８６へ、導体６４からマルチプレクサ８８への）とは異なる信号経路（導体６８から遅延回路８０、マルチプレクサ８６へ、導体６８から遅延回路８０、導体９０、遅延回路８２、マルチプレクサ８８への）によって供給される。

図８は、ＣＣＬＫ１、ＳＬＫ、及びＣＣＬＫ２信号が、ＡＮＤゲート９６の出力である導体７０上の共通信号ＣＬＫから発生することを示していることを除き、図７と同様である。ＡＮＤゲート９６への入力は、試験モード信号及びクロック発生回路９８（位相固定ループ（ＰＬＬ）、遅延固定ループ（ＤＬＬ）、又は他の回路とすることができる）からのＣＬＫ信号である。本発明の実施形態を実施する様々な他の手法が存在する。例えば、一部の実施形態は、ＡＮＤゲート９６及び試験モード信号を含まない。

図７は、ＣＣＬＫ１をＣＣＬＫ２とそろえることができるので、ＴＣＬＫ１は、ＳＥ＝０（捕捉期間）において平衡化することができることを示している。図８では、ＣＣＬＫ１とＣＣＬＫ２が平衡化されるように、ＣＣＬＫ１は、ＣＣＬＫ２とそろえられる。

図９及び図１１は、プログラマブル遅延を有する試験クロック回路の例を示している。プログラミングは、直列入力から直列出力へと直列に実施することができる。レジスタ１１６（又は１１６−１、１１６−２）の内容に依存して、ＳＥ＝１の時にＳＣＬＫ又は遅延ＳＣＬＫをＴＣＬＫとして通過させることができる。ＴＣＬＫ１内に遅延を含めるか又は遅延を迂回させることにより、ＴＣＬＫ２内の遅延（又はクロックスキュー量）を制御することができる。同様のプログラマブル性が各試験クロック内に実施される場合には、本提案の試験クロック構造全体は、走査シフトにおける様々なスケジュールを実施するように非常に柔軟にすることができる。

図９を参照すると、試験クロック回路１１０は、各々が走査シフトクロック信号（ＳＣＬＫ）を受信する遅延回路１２０（遅延値ｍ１を有する）及びマルチプレクサ１２４を含む。マルチプレクサ１２４は、マルチプレクサ８６の入力に対してＳＣＬＫ信号又は遅延ＳＣＬＫ信号のいずれかを可能にするように、レジスタ（ラッチ、フリップフロップ）１１６を通じる遅延制御信号からの値によって制御され、マルチプレクサ８６は、同様に第１の捕捉クロック信号（ＣＣＬＫ１）を受信し、出力を遅延回路１２８（遅延値ｎ１を有する）に供給する。遅延制御信号及びマルチプレクサ１２４は、プログラマブル遅延量を可能にする。試験クロック回路１１２は、試験クロック回路１１０からの導体９０上の信号を遅延回路１２８の前又は後のいずれか（又はいずれか他の位置）から受信する遅延回路１３２（遅延値ｍ２を有する）を含む。破線で示しているように、一部の実施形態では、回路１１２は、マルチプレクサ１２４と同様のマルチプレクサ１３４を含むが、他の実施形態では含まない。マルチプレクサ８８は、遅延回路１３２又はマルチプレクサ１３４の出力、及び第２の捕捉クロック信号（ＣＣＬＫ２）を受信する。一部の実施形態では、マルチプレクサ１３４は、フリップフロップ１１６、又は図９には示していない別のフリップフロップによって制御することができる。走査入力期間においては（走査有効化信号は１である）、マルチプレクサ８６は、ＳＣＬＫ又は遅延ＳＣＬＫを通過させ、マルチプレクサ８８は、信号遅延回路１３２又はマルチプレクサ１３４の出力を通過させ、この出力は、他の実施選択肢に依存して、更に遅延されたＳＣＬＫであるか、又はマルチプレクサ８６からのＳＣＬＫ信号と基本的にそろえられる。捕捉期間においては（走査有効化信号は０）、マルチプレクサ８６は、ＣＣＬＫ１を通過させ、マルチプレクサ８８はＣＣＬＫ２を通過させる。遅延回路１３８（遅延値ｎ２を有する）は、マルチプレクサ１３４の出力を遅延させる。遅延回路１２８及び１３８は、一部の実施形態では含まれない。

一部の実施形態では、遅延値ｍ１＋ｎ１は、図７及び図８からのＫ１と同じであり、ｍ２＋ｎ２は、Ｋ２と同じであるが、他の実施形態ではそうではない。一部の実施形態では、遅延を実施するクロックバッファの数を低減するために、機能クロック経路又は捕捉クロック経路内のクロックバッファを利用することができる。特別の場合としての一部の実施形態では、ｍ１＝ｍ２＝０である場合に、本提案の試験クロック回路は、既存のクロックバッファ（既に設計内に存在する）を用いて実施することができ、付加的なバッファは必要ではないが、他の実施形態ではそうではない。

図９では、走査入力期間中に、ＴＣＬＫ２をＴＣＬＫ１に対して歪曲させることができるが、捕捉期間中には、ＣＣＬＫ１とＣＣＬＫ２がそろえられる限り、ＴＣＬＫ１とＴＣＬＫ２はそろえられる。更に、ＴＣＬＫ１及びＴＣＬＫ２は、走査入力期間中には、捕捉期間中の信号経路とは異なる信号経路で供給される。

図１１は、試験クロック回路１５２が、レジスタ１１６−１及び１１６−２を通じて遅延制御信号１及び２によって制御されるマルチプレクサ１４８によって受信される遅延回路１２０−１、１２０−２、及び１２０−３を含むことを除いて図９と同様である。制御信号１及び２の値に依存して、マルチプレクサ１４８は、ＳＣＬＫ又はｍ１、ｍ２、又はｍ３という遅延レベルを有するＳＣＬＫを選択し、それによって図９にあるものよりも高いプログラマブル性が可能になる。試験クロック回路１１２は、同様の回路を含むことができる。

図６〜図９及び図１１では、ＴＣＬＫ１及びＴＣＬＫ２は、２つの試験クロック領域における信号である。試験クロック回路７８によって追加される試験クロック領域は、例えば、設計階層構造内の機能クロック領域又は局所クロック領域に対応させることができる。一部の実施形態では、局所走査シフトクロック、ＳＣＬＫ１、及びＳＣＬＫ２の組は、例えば、最上位レベルの単一のシフトクロック（ＳＣＬＫ）から導出することができる。一部の実施形態では、各局所クロックは、各試験クロック領域内の走査チェーンセグメントをシフトするのに用いることができる。同時走査シフトを回避するために、各導出局所クロックを歪曲させる望ましい遅延を導入することができる。局所シフトクロック内に挿入された遅延は、直列遅延チェーンを形成するように直列方式で接続することができる。一部の実施形態では、この直列チェーンは、連続走査シフトのスケジュールを実施することができ、ある一定のスケジュール化されたクロック領域の間の非同時走査シフトを保証することができる。

図１０は、試験クロックＴＣＬＫ１、ＴＣＬＫ２、…ＴＣＬＫｎにおける異なる走査シフトクロック信号ＳＣＬＫ１、ＳＣＬＫ２、…ＳＣＬＫｎを示している。ＳＣＬＫ１とＳＣＬＫ２の間の位相の差は、遅延の増分量（例えば、バッファの増分数）とすることができる。ＳＣＬＫ１とＳＣＬＫｎの間の遅延は、遅延の合計量（例えば、バッファの合計数）とすることができる。一部の実施形態では、局所シフトクロック経路内での遅延の直列接続は、走査シフトを非同時のものとすることができることを保証することができる。一部の実施形態では、遅延は、次の走査シフトを実施することができる以前の供給電力バス上の小変動を含む遷移の沈静時間によって判断することができる。遅延の導入によって延長される試験時間は、合計試験時間と比較した時に無視することができる。図１０では、ＳＣＬＫ１をＳＣＬＫとそろえるように示しているが、ＳＣＬＫ２がある位置にＳＣＬＫ１がきて、ＳＣＬＫ２が更に遅延される等々のようにＳＣＬＫ１を遅延することができる。

走査シフトをスケジュール化するための意図的な遅延の導入は、走査データが１つの試験クロック領域から他のものへとシフトされる時に保持時間違反を引き起こす可能性がある。保持時間問題を防止するために、図１２に示している固定ラッチ１６４−１のような固定ラッチを走査チェーンセグメント１６０−１の終端に配置することができる。図１２を参照すると、走査チェーンセグメント１６０−１は、走査入力信号（ＳＩ）又は組合せ論理１６２からの捕捉出力信号をレジスタ（例えば、フリップフロップ）１６８−１…１６８−Ｎに供給するマルチプレクサ１６６−１…１６６−Ｎを含む。レジスタ１６８−Ｎからの走査出力信号（ＳＩ又は捕捉信号とすることができる）は、固定ラッチ１６４−１に供給され、固定ラッチ１６４−１は、それをＴＣＬＫ１の次の立ち下がりエッジにおいて出力する。一部の実施形態では、固定ラッチは、ＳＣＬＫクロック期間の半分までクロックスキューを許容するのに役立てることができる。

走査チェーンセグメントを用いて試験クロック回路を実施する様々な手法が存在する。例えば、図１３は、走査チェーンセグメント１６０−１、１６０−２、１６０−３、１６０−４、１６０−５、及び１６０−６（論理回路１６２と通信を行う）、並びに固定ラッチ１６４−１、１６４−２、１６４−３、１６４−４、１６４−５、及び１６４−６に試験クロック信号ＴＣＬＫ１、ＴＣＬＫ２、ＴＣＬＫ３、ＴＣＬＫ４、ＴＣＬＫ５、及びＴＣＬＫ６を供給する試験クロック回路１８８−１、１８８−２、１８８−３、１８８−４、１８８−５、及び１８８−６を含む回路を示している。付加的なセグメント又は走査チェーンのより少ないセグメントを存在させることができる。試験クロック信号は、上述のように歪曲させることができる。与えられる遅延量は、異なる試験クロック回路において異なるものとすることができる。一部の実施形態では、試験クロック回路１８８−１及び／又は１８８−４は、図６の導体６２のように単に導体に過ぎない。一部の実施形態では、固定ラッチ１６４−３のＳＯ出力は、走査チェーンセグメント１６０−４のＳＩ入力であるが、他の実施形態ではそうではない。走査チェーンセグメントは、図１３に示しているもの以外の順序で配置することができる。捕捉クロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３、ＣＣＬＫ４、ＣＣＬＫ５、及びＣＣＬＫ６は、共通信号から発生させるか（図８にあるように）、又はこれらの信号のうちの２つ又はそれよりも多くを回路毎に分離することができ、更に、これらの信号をそろえるか又はこれらの信号のうちの２つ又はそれよりも多くを不ぞろいにすることができる（従って、これらの信号は平衡化されない）。一部の実施形態では、試験クロック領域は、階層構造モジュール内の局所クロック領域、機能クロック領域、又はいずれかの機能クロック領域の部分クロック領域とすることができる。
一部の実施形態では、本提案の走査構造は、保持時間違反を含む走査シフト中のタイミング問題を試験クロック領域に封じ込める。すなわち、これらの実施形態では、これらのタイミング問題を局所的に解決することができる。これは、階層構造設計環境において有意な利点とすることができ、タイミング問題を設計階層構造内で局所的に解決することができる。

図１３は、２つの同時連続走査シフトスケジュールを示すことができる。試験クロック領域１、２、及び３における走査シフトは、領域４、５、及び６と同様に順序付けられ、非同時である。しかし、これらの２つの連続走査シフトスケジュールは、同時のものとすることができる。同時連続走査シフトスケジュールは、連続制約条件を課することによって連続のものとすることができる。例えば、ＴＣＬＫ３が、ＴＣＣ１８８−４における入力に（又はＴＣＬＫ６がＴＣＣ１８８−１に）接続される場合には、２つの同時連続走査シフトスケジュールを単一の連続スケジュールにすることができる。

以下では、一部の実施形態において用いることができるタイミングクロック回路の挿入を概説する。他の技術を他の実施形態において用いることができる。
１．試験クロック領域を作成する。
２．走査シフトに向けて試験クロック領域をスケジュール化する。
３．走査チェーンセグメントの各群において、シフトクロック経路内で必要とされるクロック遅延を判断し（ＴＭ＝１かつＳＥ＝１）、局所領域を判断する。
４．判断されたクロック遅延をシフトクロック経路内に挿入する。
５．ＳＥ＝０において機能クロック及び走査シフトクロックの両方を平衡化する。
６．（任意的）機能又は捕捉クロックツリーにおいてクロックバッファを利用することにより、挿入された遅延を最適化する。

これらの項目に関して、一部の実施形態に関連して以下の情報を用いることができるが、これらの情報は、他の実施形態では必要としない。最初に、本提案の試験クロック回路（ＴＣＣ）を挿入することにより、試験クロック領域を作成することができる。ＴＣＣの出力は、クロックを試験クロック領域に供給する。試験クロック領域が発生すると、これらの試験クロック領域を走査シフトに向けてスケジュール化することができる。試験クロック領域は、連続して順序付けされた試験クロック領域の組に分割することができる。試験クロック領域の各組は、クロックバッファをシフトクロック経路内に挿入することによって順序付けされる。スケジュール化されたシフトクロックは、非同時走査シフトを保証するために直列方式で接続することができる。遅延挿入の後に得られるクロックツリー回路は、バッファのみがシフトクロック経路内に挿入された図７〜図９及び図１１に示すことができる。遅延挿入の後には、機能クロック及び捕捉クロックは、シフトクロックを考慮することなしに平衡化することができる。上述のように、これは、ＳＥ＝０においてＣＴＳを抑制することによって達成することができる。ＣＴＳは、機能クロックツリー又は機能クロック経路を平衡化するクロックツリーバッファを配置する。ＣＴＳが完了した状態で、シフトクロック経路内に挿入されたクロックバッファは、図９及び図１１に例示しているように、機能クロック経路内で利用可能なクロックバッファで置換することができる。最適化の後のＣＴＳの結果の正当性を保証するのに小増分ＣＴＳ実行を必要とする場合がある。一部の実施形態では、シフトクロックを平衡化する必要がないので、これらのシフトクロックは、捕捉クロックツリーの合成中には無視することができる。シフトクロックは、クロックツリー合成（ＣＴＳ）中には無視することができるので、本提案の回路は、ＣＴＳ及び下層の設計フローを複雑化する必要がない。上述のように、これらの上記詳細事項は、全ての実施形態において必要とされるわけではない。

ピーク電力問題の不適切な取り扱いは、タイミング問題を引き起こす可能性があり、それによって不正な試験判断を招く可能性がある。同じくそれによってシステム・オン・チップ（ＳＯＣ）デバイスのような大きいシステムチップにおいて電力異常が生じる可能性がある。一部の実施形態では、本提案の解決法は、同時走査シフトを回避することによってピーク電力を低減する。より低いピーク電力を得るために、一部の事例では、捕捉クロックをシフトクロックから分離することができる。更に、ピーク電力低減スケジュールは、シフトクロック経路内で適用される。このスケジュールは、捕捉クロック経路に対する影響を持たない。このスケジュールは、クロックバッファ又は遅延セルを用いて走査シフトクロックを歪曲させることによって実施することができる。また、一部の実施形態では、超高精度の遅延は重要ではなく、同時走査シフトを回避するのに十分大きい遅延を有するいずれかの小さいクロックバッファを用いることができる。しかし、他の実施形態は、特別のクロックバッファを用いる。

図１４は、組合せ論理２２２及び走査チェーン回路２２４（例えば、図１３のものと同様の）を含むチップ２１４を有するためのシステム２１０を示している。走査チェーン回路２２４は、ＳＩ信号をテストパターン発生器２１８から受信し、出力信号を解析回路２２８に供給する。解析回路２２８の結果は、チップインタフェース２３４を通じて外部試験器２１６に供給することができる。

図１５は、組合せ論理２２２及び走査チェーン回路２２４を含むチップ２５２を有するためのシステム２５０を示している。走査チェーン回路２２４は、外部試験器２５６内のテストパターン発生器２６２からＳＩ信号を受信し、チップインタフェース２５４を通じて外部試験器２１６内の解析回路２２８に出力信号を供給する。

本発明は、いかなる特定の信号伝達技術又はプロトコルにも限定されない。例えば、信号伝達は、シングルエンド又は差動的とすることができる。信号伝達は、２つの電圧レベルのみ、又は２つよりも多くの電圧レベルを含むことができる。信号伝達は、単一データ転送速度、二重データ転送速度、四重データ転送速度、又は８重データなどとすることができる。信号伝達は、符号化記号及び／又はパケット化信号を含むことができる。クロック信号ではなく、ストローブ信号を用いることができる。論理高電圧と言う場合には、回路は、代わりに論理低電圧を用いるように修正することができると考えられ、その逆も同様である。

例示している構成要素の間に中間構造を置くことができる。本明細書に説明又は例示している様々なチップは、例示又は説明していない付加的な入力又は出力を有することができる。図のシステムの実際の実施では、例示していない付加的な回路、制御線、及び場合によっては相互接続部が存在することになる。図が導体を通じて接続される２つのブロックを示している場合には、例示していない中間回路が存在してもよい。本明細書で説明している導体は、連続材料のものである必要はない。例えば、これらの導体は、ビア又は他の接続構造を含むことができる。ブロックの形状及び相対サイズは、実際の形状及び相対サイズに関連することを意図していない。

実施形態は、本発明の実装又は実施例である。本明細書における「実施形態」、「一実施形態」、「一部の実施形態」、又は「他の実施形態」への参照は、これらの実施形態に関連して説明している特定の特徴、構造、又は特性が少なくとも一部の実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。「実施形態」、「一実施形態」、又は「一部の実施形態」の様々な出現は、必ずしも全てが同じ実施形態を参照しているわけではない。

要素「Ａ」が要素「Ｂ」に結合されると言う場合には、要素Ａを要素Ｂに直接的に結合することができ、又は例えば要素Ｃを通じて間接的に結合することができる。本明細書又は特許請求の範囲において、構成要素、特徴、構造、処理、又は特性Ａが構成要素、特徴、構造、処理、又は特性Ｂを「引き起こす」と説明している場合には、「Ａ」は、「Ｂ」の少なくとも部分的な要因であるが、「Ｂ」を引き起こすことに寄与する少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在する可能性もあることを意味する。

本明細書において、構成要素、特徴、構造、処理、又は特性が含まれる「場合がある」、「場合があると考えられる」、又は「可能性があると考えられる」と説明した場合には、その特定の構成要素、特徴、構造、処理、又は特性が含まれることを必要としない。本明細書又は特許請求の範囲において、「ａ」又は「ａｎ」要素に言及する場合には、これは、この要素が１つのみ存在することを意味しない。

本発明は、本明細書に説明している特定の詳細内容に限定されない。実際に、以上の説明及び図面の多くの他の変更を本発明の範囲内で行うことができる。従って、本発明の範囲を定めるのは、以上の説明ではなく、あらゆる改訂を含む以下の特許請求の範囲である。

７０ 導体
９６ ＡＮＤゲート
９８ クロック発生回路

Claims (20)

1. 各々が、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号を該レジスタに供給するマルチプレクサとを含む第１及び第２の走査チェーンセグメントと、
   第１及び第２の試験クロック信号をそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給する回路と、
   を含み、
   前記第２の試験クロック信号は、前記走査入力期間中に前記捕捉期間中のものとは異なる前記回路内の信号経路によって供給され、該走査入力期間中に、該第２の試験クロック信号は、前記第１の試験クロック信号に対して歪曲されている、
   ことを特徴とするチップ。
2. 前記第１及び第２の試験クロック信号を供給する前記回路は、
   前記走査入力期間中に遅延走査シフトクロック信号を前記第１の試験クロック信号として通し、前記捕捉期間中に第１の捕捉クロック信号を該第１の試験クロック信号として通す第１のマルチプレクサを含む第１の試験クロック回路と、
   前記走査入力期間中に前記第１の試験クロック回路からの遅延信号を前記第２の試験クロック信号として通し、前記捕捉期間中に第２の捕捉クロック信号を該第２の試験クロックとして通す第２のマルチプレクサを含む第２の試験クロック回路と、
   を含む、
   ことを特徴とする請求項１に記載のチップ。
3. 前記第１及び第２の試験クロック回路は、前記第１及び第２のマルチプレクサの出力部において、前記第１及び第２の試験クロック信号をそれらがそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給される前に遅延させる第１及び第２の遅延回路を含むことを特徴とする請求項２に記載のチップ。
4. 前記走査シフトクロック信号及び前記第１及び第２の信号捕捉クロック信号は、共通信号から発生することを特徴とする請求項２に記載のチップ。
5. 前記第１及び第２の試験クロック信号を供給する前記回路は、前記走査入力期間中に第２のマルチプレクサの出力信号を該第１の試験クロック信号として通し、前記捕捉期間中に捕捉クロック信号を該第１の試験クロック信号として通す第１のマルチプレクサを含む第１の試験クロック回路を含み、
   前記第２のマルチプレクサの前記出力信号は、制御信号が第１の値を有する時には非遅延走査シフトクロック信号であり、該制御信号が第２の値を有する時には遅延走査シフトクロック信号である、
   ことを特徴とする請求項１に記載のチップ。
6. 前記制御信号が第３の値を有する時には、前記遅延走査シフトクロック信号は、第１の遅延走査シフトクロック信号であり、前記第２のマルチプレクサの前記出力信号は、第２の遅延走査シフトクロック信号であることを特徴とする請求項５に記載のチップ。
7. 前記第１及び第２の試験クロック信号を供給する前記回路は、
   前記走査入力期間中に前記第１の試験クロック回路からの遅延信号を通し、前記捕捉期間中に第２の捕捉クロック信号を通すマルチプレクサを含む第２の試験クロック回路と、
   前記第１のマルチプレクサ及び前記第２の試験クロック回路の出力部において、前記第１及び第２の試験クロック信号をそれらがそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給される前に遅延させる第１及び第２の遅延回路と、
   を含む、
   ことを特徴とする請求項５に記載のチップ。
8. 前記第１及び第２の試験クロック信号を供給する前記回路は、
   前記第１の試験クロック信号を供給する導体と、
   第２のクロック信号を受信し、前記第１の試験クロック信号を受信して遅延させ、かつ該第２のクロック信号又は該遅延された第１の試験クロック信号のいずれかを前記第２の試験クロック信号として選択的に供給する試験クロック回路と、
   を含む、
   ことを特徴とする請求項１に記載のチップ。
9. 前記第１の試験クロック信号及び前記第２のクロック信号は、クロック共通信号から発生することを特徴とする請求項８に記載のチップ。
10. 付加的な試験クロック信号を付加的な走査チェーンセグメントに供給する付加的な試験クロック回路を更に含み、
    前記第１の走査チェーンセグメントの出力が、前記第２の走査チェーンセグメントの入力に接続される、
    ことを特徴とする請求項１に記載のチップ。
11. 各々が、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号を該レジスタに供給するマルチプレクサとを含む第１及び第２の走査チェーンセグメントと、
    第１及び第２の試験クロック信号をそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給する回路と、
    を含み、
    前記第２の試験クロック信号は、前記走査入力期間中に前記第１の試験クロック信号に対して歪曲され、該第１及び該第２の試験クロック信号は、前記捕捉期間中にそろえられる、
    ことを特徴とするチップ。
12. 前記第１及び第２の試験クロック信号を供給する前記回路は、
    前記走査入力期間中に遅延走査シフトクロック信号を前記第１の試験クロック信号として通し、前記捕捉期間中に第１の捕捉クロック信号を該第１の試験クロック信号として通す第１のマルチプレクサを含む第１の試験クロック回路と、
    前記走査入力期間中に前記第１の試験クロック回路からの遅延信号を前記第２の試験クロック信号として通し、前記捕捉期間中に第２の捕捉クロック信号を該第２の試験クロックとして通す第２のマルチプレクサを含む第２の試験クロック回路と、
    を含む、
    ことを特徴とする請求項１１に記載のチップ。
13. 前記第１及び第２の試験クロック信号を供給する前記回路は、前記走査入力期間中に第２のマルチプレクサの出力信号を該第１の試験クロック信号として通し、前記捕捉期間中に捕捉クロック信号を該第１の試験クロック信号として通す第１のマルチプレクサを含む第１の試験クロック回路を含み、
    前記第２のマルチプレクサの前記出力信号は、制御信号が第１の値を有する時には非遅延走査シフトクロック信号であり、該制御信号が第２の値を有する時には遅延走査シフトクロック信号である、
    ことを特徴とする請求項１１に記載のチップ。
14. 前記第１及び第２の試験クロック信号を供給する前記回路は、
    前記第１の試験クロック信号を供給する導体と、
    第２のクロック信号を受信し、前記第１の試験クロック信号を受信して遅延させ、かつ該第２のクロック信号又は該遅延された第１の試験クロック信号のいずれかを前記第２の試験クロック信号として選択的に供給する試験クロック回路と、
    を含む、
    ことを特徴とする請求項１１に記載のチップ。
15. 各々が、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号を該レジスタに供給するマルチプレクサとを含む第１及び第２の走査チェーンセグメント、及び
    （１）第１及び第２の試験クロック信号をそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給し、該第２の試験クロック信号が前記走査入力期間中に該第１の試験クロック信号に対して歪曲され、該第１及び該第２の試験クロック信号が前記捕捉期間中にそろえられる第１の回路、及び
    （２）第１及び第２の試験クロック信号をそれぞれ前記第１及び第２の走査チェーンセグメントの前記レジスタに供給し、該第２の試験クロック信号が、前記走査入力期間中に前記捕捉期間中のものとは異なる第２の回路内の信号経路によって供給され、該第２の試験クロック信号が、該走査入力期間中に該第１の試験クロック信号に対して歪曲されるような第２の回路、
    である第１及び第２の回路の少なくとも一方、
    を含むチップと、
    前記チップに結合されて前記捕捉出力信号に関連する信号を受信する試験器と、
    を含むことを特徴とするシステム。
16. 前記チップは、前記走査チェーン入力信号を発生させるテストパターン発生器、及び前記捕捉出力信号を解析する解析回路を含むことを特徴とする請求項１５に記載のシステム。
17. 前記試験器は、前記走査チェーン入力信号を発生させるテストパターン発生器、及び前記捕捉出力信号に関連する前記信号を解析する解析回路を含むことを特徴とする請求項１５に記載のシステム。
18. 第１の試験クロック回路を通じて第１の試験クロック信号を生成する段階と、
    前記第１の試験クロック回路からの信号を遅延させる段階と、
    捕捉クロック信号又は前記第１の試験クロック回路からの前記遅延信号のいずれかを第２の試験クロック信号として供給することによって第２の試験クロック信号を生成する段階と、
    前記第１の試験クロック信号を第１の走査チェーンセグメントのレジスタに供給する段階と、
    前記第２の試験クロック信号を第２の走査チェーンセグメントのレジスタに供給する段階と、
    を含むことを特徴とする方法。
19. 前記第２の試験クロック信号は、走査入力期間中に前記第１の試験クロック信号に対して歪曲され、該第１及び第２の試験クロック信号は、捕捉期間中にそろえられることを特徴とする請求項１８に記載の方法。
20. 前記第２の試験クロック信号は、前記走査入力期間中に捕捉期間中のものとは異なる第２の試験クロック回路内の信号経路によって供給され、該第２の試験クロック信号は、走査入力期間中に前記第１の試験クロック信号に対して歪曲されることを特徴とする請求項１９に記載の方法。

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