CN114660445A - 具有嵌入式存储器模块的集成电路 - Google Patents

具有嵌入式存储器模块的集成电路 Download PDF

Info

Publication number
CN114660445A
CN114660445A CN202011555020.7A CN202011555020A CN114660445A CN 114660445 A CN114660445 A CN 114660445A CN 202011555020 A CN202011555020 A CN 202011555020A CN 114660445 A CN114660445 A CN 114660445A
Authority
CN
China
Prior art keywords
bist
input
output
gate
enabled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011555020.7A
Other languages
English (en)
Inventor
杨文彬
桑伟伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Priority to CN202011555020.7A priority Critical patent/CN114660445A/zh
Priority to US17/644,415 priority patent/US11587636B2/en
Publication of CN114660445A publication Critical patent/CN114660445A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318597—JTAG or boundary scan test of memory devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及一种用于在集成电路中的多个嵌入式存储器上的扫描移位操作期间保持稳定性的系统和方法。本文所公开的例子包括一种集成电路(100)，所述集成电路包括多个存储器模块(1011‑n)和内建自测(BIST)控制器(102)，其中所述BIST控制器和存储器模块被布置和配置成减少在扫描移位操作期间所述存储器模块中单元的切换。

Description

具有嵌入式存储器模块的集成电路
技术领域
本公开涉及一种用于在集成电路中的多个嵌入式存储器上的扫描移位操作期间保持稳定性的系统和方法。
背景技术
集成电路(IC)可以包括嵌入式存储器。在一些情况下，具体地在需要较大存储器容量的情况下，存储器可以分成分布在整个IC上的多个较小存储器模块。这可以使功耗降低。然而，使用多个存储器模块确实需要针对每一存储器地址使用更多边界逻辑，例如测试多路复用器。在扫描移位操作中，IC的正常工作模式被暂停，并且IC中的多个触发器作为长移位寄存器连接。这使得能使用单个输入引脚将串行输入测试模式加载到由触发器形成的扫描链。将结果从扫描链移出并将其与预期结果进行比较，以验证IC是否正常工作。当在具有多个存储器模块的IC中执行此扫描移位操作时，与正常工作模式相比，较大量的边界逻辑可能会使切换速率更高。这可能会导致较大的IR降并且可能在扫描移位操作期间产生不正确的结果，除非扫描移位操作减速以防止发生这一情况。可以使用各种技术来减少这一IR降效应。可以使用可替换测试模式来减少在扫描移位操作期间触发器同时切换的次数。可以通过在扫描移位操作期间关断触发器输出来修改IC的设计，以使由触发器输出驱动的电路元件不会发生任何变化。扫描链中的触发器可以被设计成具有用于功能和扫描连接的单独输出引脚。然而，此类解决方案可能需要额外硬件或可能降低IC的性能且可能影响扫描测试定时路径的功能。
发明内容
本公开大体上涉及一种集成电路，其包括多个存储器模块和内建自测(BIST)控制器，其中所述BIST控制器和存储器模块被布置和配置成减少在扫描移位操作期间所述存储器模块中单元的切换。
根据第一方面，提供一种集成电路，包括多个存储器模块和内建自测(BIST)控制器，
所述BIST控制器包括：
多个BIST多路复用器，其可由BIST控制输入和扫描启用输入在多个BIST输入中的对应一个与逻辑零之间选择，使得当所述BIST控制输入启用而所述扫描启用输入未启用时，所述多个BIST多路复用器中的每一个输出对应BIST输入的值，否则输出所述逻辑零；以及
逻辑电路，其被布置成在BIST模式输入启用而所述扫描启用输入未启用时启用第一BIST模式输出，并且在所述BIST模式输入启用或所述扫描启用输入启用时启用第二BIST模式输出，
每一存储器模块包括：
存储器；
第一多路复用器，其具有可由所述第二BIST模式输出选择的第一输入和第二输入，使得当所述第二BIST模式输出启用时，第一多路复用器将在所述第一输入处接收到的所述多个BIST多路复用器中的对应一个的输出传递到所述存储器，否则将功能输入传递到所述存储器；以及
第二多路复用器，其具有可由所述第一BIST模式输出选择的第一输入和第二输入，使得当所述第一BIST模式输出启用时，所述第二多路复用器将在所述第二输入处接收到的所述存储器的输出传递到BIST输出，否则将逻辑零从所述第一输入传递到所述BIST输出。
使用存储器BIST控制器能防止存储器边界逻辑在扫描移位操作期间切换，进而可以减少或避免由IR电压降引起的功率问题。在预烧扫描测试期间，可以停用所述扫描启用输入以允许存储器逻辑尽可能多地切换。
BIST控制器布置的优点在于：由于组件数量的少量增加，扫描移位操作期间的切换次数减少了，这可能会给整个IC增加最少的成本或不增加其成本。
所述集成电路可以包括反相器和第一“与”门，所述反相器具有连接到所述扫描启用输入的输入，并且所述第一“与”门具有连接到所述反相器的输出的第一输入和连接到所述BIST控制输入的第二输入，所述第一“与”门的输出连接到所述多个BIST多路复用器中的每一个的选择输入。
所述逻辑电路可以包括第二“与”门，其中所述BIST模式输入和所述反相器的所述输出连接到所述第二“与”门的输入，所述“与”门的输出提供所述第一BIST模式输出。
所述逻辑电路可以包括“或”门，所述扫描启用输入和所述BIST模式输入连接到所述“或”门的输入，所述“或”门的输出提供所述第二BIST模式输出。
根据第二方面，提供一种根据第一方面操作集成电路的方法，所述方法包括通过以下方式对所述存储器模块执行扫描移位操作：
启用所述扫描启用输入、所述BIST控制输入和所述BIST模式输入；
向所述BIST输入提供输入信号；并且
从每一存储器模块的所述BIST输出接收输出信号。
与所述第一方面有关的其它特征也可以根据所述第二方面应用于所述集成电路。
本发明的这些以及其它方面将通过下文所描述的实施例显而易见，并且将参考下文所描述的实施例阐明本发明的这些以及其它方面。
附图说明
将参考图式仅借助于例子描述实施例，在附图中：
图1是具有BIST控制器和多个存储器模块的集成电路的示意图；
图2是示例BIST控制器的示意图；
图3是示例存储器模块的示意图；
图4是在常规扫描移位操作期间的存储器边界的一系列波形的曲线图；
图5是使用示例BIST控制器的在扫描移位周期内的存储器边界的一系列波形的曲线图；
图6是常规多存储器IC的随装置电压而变的IR降的实例数的曲线图；
图7是结合示例BIST控制器的多存储器IC的随装置电压而变的IR降的实例数的曲线图；并且
图8是示出操作本文所公开的示例IC的示例方法的示意流程图。
应注意，图是图解说明且未按比例绘制。为在图式中清楚和方便起见，这些图的各部分的相对尺寸和比例已通过在大小上放大或缩小而示出。相同的附图标记一般用于指代修改的和不同的实施例中的相应或类似特征。
具体实施方式
图1示出具有多个存储器模块1011-n的示例集成电路(IC)100。为清楚起见而未在图1中示出的其它组件也可以存在于IC 100中。存储器模块1011-n中的每一个在内建自测操作期间的操作由BIST控制器102控制，所述BIST控制器102向每一存储器模块1011-n提供信号以停用正常操作且实际上使其在BIST控制器102的控制下操作。
图2示出示例BIST控制器102的另外细节。BIST控制器102包括：用于启用扫描移位操作的扫描启用输入106；用于启用BIST操作的BIST控制输入105；用于确定待采用的BIST模式的BIST模式输入109；以及用于n个多路复用器1031-n中的每一个的BIST输入1041-n。每一多路复用器1031-n包括一对输入，可通过选择输入1151-n在多个BIST输入1041-n中的对应一个与逻辑零之间选择所述一对输入。选择哪一输入通过输出1161-n是由关于BIST控制输入105和扫描启用输入106的值的组合确定的。向反相器111提供扫描启用输入106，向第一“与”门112提供所述反相器111的输出。向BIST多路复用器1031-n的选择输入1151-n中的每一个提供第一“与”门的输出。如果启用了BIST控制输入105而没有启用扫描启用输入106，则进而控制每一多路复用器1031-n被控制以使对应BIST输入1041-n通过。否则多路复用器1031-n输出逻辑零。因此，启用扫描启用输入106用以禁止BIST输入1041-n通过多路复用器1031-n。
向逻辑电路107提供扫描启用输入106和BIST模式输入109，所述逻辑电路107输出第一BIST模式输出108和第二BIST模式输出110。逻辑电路107包括第二“与”门113和“或”门114。将BIST模式输入109和由反相器111提供的反相后扫描启用输入106输入到第二“与”门113中，所述第二“与”门113的输出提供第一BIST模式输出108。向“或”门114提供扫描启用输入106和BIST模式输入109，所述“或”门114的输出提供第二BIST模式输出110。
当需要进行预烧扫描测试时，停用扫描启用输入106以使存储器模块尽可能多地切换，从而在较高温度和高电压条件下加速IC的预烧。BIST控制器102可以因此另外包括逻辑(图2中未示出)，所述逻辑将预烧扫描测试模式与扫描启用输入组合起来，使得仅在预烧模式不起作用时才启用扫描启用输入106处的输入。
图3示出示例存储器模块101x，其表示图1所示的n个存储器模块1011-n中的任一个，即其中x是1到n的任何数字。存储器模块包括具有输入211和输出210的存储器201。第一多路复用器202具有第一输入203和第二输入204。第一输入203由BIST多路复用器1031-n的输出1161-n中的一个提供。第二输入204是功能输入，其用于在正常操作下(即当不执行BIST操作时)向存储器201提供输入。第一多路复用器202在第二BIST模式输出110的控制下操作。如果被启用，则第二BIST模式输出110会使第一多路复用器202选择BIST输入203，否则第一多路复用器202选择功能输入204。
存储器模块另外包括同样具有第一输入207和第二输入208的第二多路复用器206。第二多路复用器206的输入207、208由第一BIST模式输出108选择。如果被启用，则第一BIST模式输出108会使第二多路复用器206选择存储器输出210以提供到存储器模块101x的BIST输出211x。否则，第二多路复用器206将选择第二输入208并将逻辑零提供到BIST输出211x。存储器模块101x包括功能输出212x，其在正常操作期间(即当不执行BIST操作时)提供来自存储器201的输出。
图4示出具有多个存储器模块的常规IC的，当存储器模块处于扫描模式时，移位周期期间的存储器边界的各种波形。可以看出，在移位周期401、402期间，芯片选择、写入启用、地址输入、数据输入和位掩码都进行了多次切换，这可能会导致不利的IR降。
图5示出在扫描移位操作期间结合如本文所述的BIST控制器和存储器模块的集成电路的类似的一系列波形。在移位周期501、502中的每一个中，芯片选择、写入启用、地址输入、数据输入和位掩码都保持稳定，从而导致IR降减少。
图6和7示出本文所公开的类型的BIST控制器和存储器模块的效应，示出电压降的实例数的曲线图，即当电压下降时装置中的单元数随电压降值而变。在每一情况下，曲线图示出为两个区。在第一区601、701中，单元满足工作电压降的限制要求，即在这些例子中所述电压降高达100mV。在第二区602、702中，电压降超出所述限制，这可能会导致单元不能正常工作或在错误状态下工作。对于常规IC(图6)，最高电压降为约200mV。对于具有如本文所公开的BIST控制器和存储器模块的IC，最高IR降实际上为约128mV，减少了70mV以上，只对在BIST控制器和存储器模块中使用的电路系统进行了微小改动。
图8示出操作本文中所描述的IC的示例方法，其中对存储器模块执行扫描移位操作。在第一步骤801，启用扫描启用输入、BIST控制输入和BIST模式输入。在第二步骤802，向BIST输入提供输入信号。在第三步骤803，从每一存储器模块的BIST输出接收输出信号。可以同时进行这些步骤中的每一个，且不一定要按图8所给出的特定次序。
通过阅读本公开，技术人员将明白其它变化和修改。此类变化和修改可以涉及在存储器系统的领域中已知的并且可以代替或附加于本文所描述的特征而使用的等效物和其它特征。
尽管所附权利要求书是针对特定特征组合的，但是应理解，本发明的公开内容的范围还包括本文中明确地或隐含地公开的任何新颖特征或任何新颖特征组合或所述新颖特征的任何概括，而不管所述新颖特征是否涉及与当前在任何权利要求中要求保护的本发明相同的发明或所述新颖特征是否缓和与本发明所缓和的技术问题相同的任一或全部技术问题。
在单独的实施例的上下文中描述的特征也可以在单个实施例中以组合形式提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合形式提供。申请人特此提醒，在审查本申请或由此衍生的任何另外的申请期间，可以针对此类特征和/或此类特征的组合而制定新的权利要求。
为完整性起见，还规定术语“包括”不排除其它元件或步骤，术语“一”或“一个”不排除多个，单个处理器或其它单元可以满足在权利要求中所述的若干构件的功能，并且权利要求中的附图标记不应解释为限制权利要求的范围。

Claims (8)

1.一种集成电路(100)，其特征在于，包括多个存储器模块(1011-n)和内建自测(BIST)控制器(102)，
所述BIST控制器(102)包括：
多个BIST多路复用器(1031-n)，其能由BIST控制输入(105)和扫描启用输入(106)在多个BIST输入(1041-n)中的对应一个与逻辑零之间选择，使得当所述BIST控制输入(105)启用而所述扫描启用输入(106)未启用时，所述多个BIST多路复用器(1031-n)中的每一个输出对应BIST输入(1041-n)的值，否则输出所述逻辑零；以及
逻辑电路(107)，其被布置成在BIST模式输入(109)启用而所述扫描启用输入(106)未启用时启用第一BIST模式输出(108)，并且在所述BIST模式输入(109)启用或所述扫描启用输入(106)启用时启用第二BIST模式输出(110)，
每一存储器模块(1011-n)包括：
存储器(201)；
第一多路复用器(202)，其具有能由所述第二BIST模式输出(110)选择的第一和第二输入(203，204)，使得当所述第二BIST模式输出(110)启用时，第一多路复用器(202)将在所述第一输入(203)处接收到的所述多个BIST多路复用器中的对应一个的输出传递到所述存储器(201)，否则将功能输入(204)传递到所述存储器(201)；以及
第二多路复用器(206)，其具有能由所述第一BIST模式输出(108)选择的第一和第二输入(207，208)，使得当所述第一BIST模式输出(209)启用时，所述第二多路复用器(206)将在所述第二输入(208)处接收到的所述存储器(201)的输出(210)传递到BIST输出(211x)，否则将逻辑零从所述第一输入(207)传递到所述BIST输出(211x)。
2.根据权利要求1所述的集成电路(100)，其特征在于，包括反相器(111)和第一“与”门(112)，所述反相器(111)具有连接到所述扫描启用输入(106)的输入，并且所述第一“与”门(112)具有连接到所述反相器(111)的输出的第一输入和连接到所述BIST控制输入(105)的第二输入，所述第一“与”门(112)的输出连接到所述多个BIST多路复用器(1031-n)中的每一个的选择输入(1151-n)。
3.根据权利要求2所述的集成电路(100)，其特征在于，所述逻辑电路(107)包括第二“与”门(113)，其中所述BIST模式输入(109)和所述反相器(111)的所述输出连接到所述第二“与”门(113)的输入，所述“与”门(113)的输出提供所述第一BIST模式输出(108)。
4.根据权利要求2所述的集成电路(100)，其特征在于，所述逻辑电路(107)包括“或”门(114)，所述扫描启用输入(106)和所述BIST模式输入(109)连接到所述“或”门(114)的输入，所述“或”门(114)的输出提供所述第二BIST模式输出(110)。
5.一种操作集成电路(100)的方法，其特征在于，所述集成电路(100)包括多个存储器模块(1011-n)和内建自测(BIST)控制器(102)，
所述BIST控制器(102)包括：
多个BIST多路复用器(1031-n)，其能由BIST控制输入(105)和扫描启用输入(106)在多个BIST输入(1041-n)中的对应一个与逻辑零之间选择，使得当所述BIST控制输入(105)启用而所述扫描启用输入(106)未启用时，所述多个BIST多路复用器(1031-n)中的每一个输出对应BIST输入(1041-n)的值，否则输出所述逻辑零；以及
逻辑电路(107)，其被布置成在BIST模式输入(109)启用而所述扫描启用输入(106)未启用时启用第一BIST模式输出(108)，并且在所述BIST模式输入(109)启用或所述扫描启用输入(106)启用时启用第二BIST模式输出(110)，
每一存储器模块(1011-n)包括：
存储器(201)；
第一多路复用器(202)，其具有能由所述第二BIST模式输出(110)选择的第一和第二输入(203，204)，使得当所述第二BIST模式输出(110)启用时，第一多路复用器(202)将在所述第一输入(203)处接收到的所述多个BIST多路复用器中的对应一个的输出传递到所述存储器(201)，否则将功能输入(204)传递到所述存储器(201)；以及
第二多路复用器(206)，其具有能由所述第一BIST模式输出(108)选择的第一和第二输入(207，208)，使得当所述第一BIST模式输出(209)启用时，所述第二多路复用器(206)将在所述第二输入(208)处接收到的所述存储器(201)的输出(210)传递到BIST输出(211x)，否则将逻辑零从所述第一输入(207)传递到所述BIST输出(211x)，所述方法包括通过以下方式对所述存储器模块(1011-n)执行扫描移位操作：
启用所述扫描启用输入(106)、所述BIST控制输入(105)和所述BIST模式输入(109)；
向所述BIST输入(1041-n)提供输入信号；并且
从每一存储器模块(1011-n)的所述BIST输出(211x)接收输出信号。
6.根据权利要求5所述的方法，其特征在于，所述集成电路包括反相器(111)和第一“与”门(112)，所述反相器(111)具有连接到所述扫描启用输入(106)的输入，并且所述第一“与”门(112)具有连接到所述反相器(111)的输出的第一输入和连接到所述BIST控制输入(105)的第二输入，所述第一“与”门(112)的输出连接到所述多个BIST多路复用器(1031-n)中的每一个的选择输入(1151-n)。
7.根据权利要求6所述的方法，其特征在于，所述逻辑电路(107)包括第二“与”门(113)，其中所述BIST模式输入(109)和所述反相器(111)的所述输出连接到所述第二“与”门(113)的输入，所述“与”门(113)的输出提供所述第一BIST模式输出(108)。
8.根据权利要求6所述的方法，其特征在于，所述逻辑电路(107)包括“或”门(114)，所述扫描启用输入(106)和所述BIST模式输入(109)连接到所述“或”门(114)的输入，所述“或”门(114)的输出提供所述第二BIST模式输出(110)。
CN202011555020.7A 2020-12-23 2020-12-23 具有嵌入式存储器模块的集成电路 Pending CN114660445A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011555020.7A CN114660445A (zh) 2020-12-23 2020-12-23 具有嵌入式存储器模块的集成电路
US17/644,415 US11587636B2 (en) 2020-12-23 2021-12-15 Integrated circuit with embedded memory modules

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011555020.7A CN114660445A (zh) 2020-12-23 2020-12-23 具有嵌入式存储器模块的集成电路

Publications (1)

Publication Number Publication Date
CN114660445A true CN114660445A (zh) 2022-06-24

Family

ID=82022478

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011555020.7A Pending CN114660445A (zh) 2020-12-23 2020-12-23 具有嵌入式存储器模块的集成电路

Country Status (2)

Country Link
US (1) US11587636B2 (zh)
CN (1) CN114660445A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020194558A1 (en) * 2001-04-10 2002-12-19 Laung-Terng Wang Method and system to optimize test cost and disable defects for scan and BIST memories
WO2004073041A2 (en) * 2003-02-13 2004-08-26 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
DE102004009693A1 (de) * 2004-02-27 2005-10-13 Advanced Micro Devices, Inc., Sunnyvale Technik zum Kombinieren eines Abtasttests und eines eingebauten Speicherselbsttests
TWI268514B (en) 2005-09-09 2006-12-11 Ali Corp Operation oriented power saving device for embedded memory capable of saving power consumption by selectively activating the embedded memory
US7831877B2 (en) 2007-03-08 2010-11-09 Silicon Image, Inc. Circuitry to prevent peak power problems during scan shift
US11087857B2 (en) * 2017-11-15 2021-08-10 Texas Instruments Incorporated Enabling high at-speed test coverage of functional memory interface logic by selective usage of test paths

Also Published As

Publication number Publication date
US20220199182A1 (en) 2022-06-23
US11587636B2 (en) 2023-02-21

Similar Documents

Publication Publication Date Title
EP0884599B1 (en) Programming mode selection with jtag circuits
US6937493B2 (en) Programming flash memory via a boundary scan register
US8726108B2 (en) Scan test circuitry configured for bypassing selected segments of a multi-segment scan chain
EP0898284B1 (en) Semiconductor memory having a test circuit
US7607055B2 (en) Semiconductor memory device and method of testing the same
US5416784A (en) Built-in self-test flip-flop with asynchronous input
US20130275824A1 (en) Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test
US20190295680A1 (en) Semiconductor integrated circuit
US11307251B1 (en) Circuit and testing circuit thereof
US5384533A (en) Testing method, testing circuit and semiconductor integrated circuit having testing circuit
US8689068B2 (en) Low leakage current operation of integrated circuit using scan chain
CN106019119B (zh) 半导体集成电路的试验电路及使用其的试验方法
US5513190A (en) Built-in self-test tri-state architecture
US20130311843A1 (en) Scan controller configured to control signal values applied to signal lines of circuit core input interface
US7406639B2 (en) Scan chain partition for reducing power in shift mode
US20090106611A1 (en) Microelectronic device and pin arrangement method thereof
EP2149885B1 (en) Integrated circuit and method for testing the circuit
CN107305788B (zh) 存储器以及执行经错误订正编码处理的存储器的读取方法
US7640467B2 (en) Semiconductor memory with a circuit for testing the same
US20100017664A1 (en) Embedded flash memory test circuit
US7117394B2 (en) Built-in self-test circuit
CN114660445A (zh) 具有嵌入式存储器模块的集成电路
US20040062135A1 (en) Semiconductor integrated circuit device and self-test method of memory macro
US6367044B1 (en) Semiconductor integrated circuit device
US8225154B2 (en) Low power design using a scan bypass multiplexer as an isolation cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination