CN106019119B - 半导体集成电路的试验电路及使用其的试验方法 - Google Patents

Abstract

本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。

Description

半导体集成电路的试验电路及使用其的试验方法

技术领域

本发明涉及半导体集成电路的试验电路及使用其的试验方法，特别涉及用于检测半导体集成电路的延迟故障的试验电路及使用其的试验方法。

背景技术

半导体集成电路一般是由存储电路和逻辑电路构成，所述存储电路由ROM、闪存、SRAM、DRAM等存储元件构成，所述逻辑电路由触发器等时序电路和组合电路构成。为了保持、提高上述半导体集成电路的品质，重要的是将逻辑电路、存储电路中的规格外的迟延作为延迟故障检测出来。例如，作为用于检测该逻辑电路的延迟故障的试验，已知有扫描测试，另外，作为用于检测该存储电路的延迟故障的试验，已知有存储器BIST(Built InSelfTest：内建自测试)。

在扫描测试中，使用预先设置在半导体集成电路的逻辑电路内的扫描路径。即，在扫描测试中，试验装置经由扫描路径将输出控制电路内的时序电路设定为预定的状态。预定的状态以如下方式设置：在将配置在组合电路的前级的时序电路的状态传递到配置在后级的时序电路的情况下，使该时序电路的状态变化。试验装置在将时序电路设定为预定的状态之后，以实际动作的频率使组合电路动作，经由组合电路使配置在组合电路的前级的时序电路的状态传递到配置在后级的时序电路，进一步经由扫描路径提取后级的时序电路的状态，判断该提取的时序电路的状态是否与预定的预期值一致。由此，试验装置检测逻辑电路的延迟故障。

另一方面，在存储器BIST中，使用预先设置在半导体集成电路内的专用电路。即，在存储器BIST中，试验装置使用专用电路，以实际动作速度将测试数据写入到存储电路，之后读取该写入的测试数据，判断该读取的测试数据是否与预定的预期值一致，由此检测存储电路的延迟故障。

然而，在像上述那样的特化了逻辑电路或存储电路中的任一个延迟故障的检测的试验中，无法进行从逻辑电路到存储电路的路径、从存储电路到逻辑电路的路径的延迟故障的检测。即，为了检测从逻辑电路到存储电路的路径、从存储电路到逻辑电路的路径的延迟故障，在试验期间需要使这2个电路同时动作，但上述试验是以仅使特化的任一电路动作的方式设计的，对于使2个电路同时动作没有任何考虑。

因此，例如像下述专利文献1中公开那样，提出了用于检测从逻辑电路到存储电路的路径的延迟故障的半导体装置。即，下述专利文献中公开的半导体装置通过将来自配置在内存宏的前级的输入侧的测试专用逻辑电路的输出暂时获取到扫描触发器，向内存宏输出该扫描触发器的输出，能够进行从该扫描触发器到内存宏的路径的延迟故障的检测。

现有技术文献

专利文献

专利文献1：日本特开2010-197149号公报

发明内容

技术问题

然而，在如上所述的专利文献1中公开的半导体装置是将内存宏的前级的输入侧的测试专用逻辑电路的输出暂时获取到扫描触发器，将该获取的数据从扫描触发器输出到内存宏，因此对于从内存宏的前级的输入侧用户逻辑电路中的最后级的组合电路到内存宏的路径的延迟故障，依然无法检测，作为半导体集成电路中的逻辑电路与存储电路的连接部分的延迟故障的检测是不充分的。

因此，本发明的目的在于提供能够检测从半导体集成电路的前级的逻辑电路中的最后级的组合电路到存储电路的路径以及从存储电路到后级的组合电路的路径的延迟故障的试验电路。

技术方案

用于解决上述课题的本发明构成为包括以下的技术特征或者发明特定事项。

即，根据上述观点的本发明是一种试验电路，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，所述试验电路构成为：上述试验电路在与上述半导体集成电路连接的试验装置的控制之下，对上述多个时序电路中的、经由上述第一组合电路到达上述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到上述第一时序电路，在输入到上述多个时序电路和上述存储电路的预定的时钟的预定的交替时刻进行上述预定的处理，根据处理的结果，经由上述第一组合电路使预定的数据存储到上述存储电路中，上述预定的时钟在上述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从上述存储电路中读取上述存储的数据作为上述半导体集成电路的延迟故障的结果。

由此，试验电路在对存储电路存储预定的数据的交替时刻之后，使预定的时钟交替奇数次，从而对到达存储电路的第一时序电路的输出进行预定的处理。接着，试验电路通过在交替奇数次之后的交替时刻从存储电路中读取预定的数据，由此到达存储电路的第一时序电路的输出的逻辑与对存储电路存储预定的数据时的逻辑一致，因此能够检测从第一输出控制电路经由第一组合电路到达存储电路的路径的延迟故障。

在此，可以是上述多个时序电路以串联的方式连接，上述试验电路在将上述预定的处理的结果输入到上述第一时序电路之前，向最前级的上述时序电路输入预定的测试图案，基于上述预定的时钟使上述测试图案从上述最前级的时序电路传递到最后级的上述时序电路。

由此，试验电路在将预定的处理的结果输入到第一时序电路之前，能够将多个时序电路的各状态设定为根据预定的测试图案的状态。

此外，可以是上述试验电路在向上述最前级的时序电路输入上述预定的测试图案之前，将上述预定的时钟的频率设定为第一频率，使上述预定的测试图案从上述最前级的时序电路传递到上述最后级的时序电路之后，将上述预定的时钟的频率设定为比上述第一频率高的第二频率。

由此，试验电路通过具有比输入预定的测试图案时的频率，即第一频率高的频率的第二频率的预定的时钟使预定的数据存储在存储电路中，能够使预定的时钟交替奇数次，从该存储电路中读取预定的数据。

另外，可以是上述半导体集成电路还具备与上述存储电路的后级连接的第二组合电路以及与上述第二组合电路的后级连接且包含上述多个时序电路的第二输出控制电路，上述试验电路基于上述预定的时钟，经由上述第二组合电路并利用上述第二输出控制电路的时序电路锁存从上述存储电路中读取的数据，基于上述预定的时钟使上述第二输出控制电路的时序电路锁存的数据传递到上述最后级的时序电路。

由此，试验电路能够通过第二输出控制电路的时序电路锁存从存储电路中读取的数据，将该锁存的数据经由第二输出控制电路的时序电路输出到外部。

另外，上述预定的处理可以是逻辑非处理。

此外，根据另一个观点的本发明是一种试验方法，在试验装置的控制下，用于检测具备包含多个时序电路的第一输出控制电路、与上述第一输出控制电路的后级连接的第一组合电路以及与上述第一组合电路的后级连接的存储电路的半导体集成电路的延迟故障，包括：将对于上述多个时序电路中的、第一时序电路的输出的预定的处理的结果输入到上述第一时序电路；在输入到上述多个时序电路和上述存储电路的预定的时钟的预定的交替时刻，根据上述预定的处理的结果，经由上述第一组合电路使预定的数据存储在上述存储电路中；上述预定的时钟在上述预定的交替时刻后交替奇数次后的接下来的交替时刻，从上述存储电路中读取上述存储的数据；以及判断从上述存储电路中读取的数据是否是表示预期值的第一状态，基于该判断的结果进行延迟故障的检测。

由此，试验装置通过在对存储电路存储预定的数据的交替时刻之后，使预定的时钟交替奇数次，从而对到达存储电路的第一时序电路的输出的逻辑进行预定的处理。接下来，试验电路通过在交替奇数次之后的交替时刻从存储电路中读取预定的数据，从而到达存储电路的第一时序电路的输出的逻辑与对存储电路存储预定的数据时的逻辑一致，因此能够检测从第一输出控制电路经由第一组合电路到达存储电路的路径的延迟故障。

此外，根据另一观点的本发明是一种程序，用于检测半导体集成电路的延迟故障，上述半导体集成电路具备包含多个时序电路的第一输出控制电路、与上述第一输出控制电路的后级连接的第一组合电路以及与上述第一组合电路的后级连接的存储电路，上述程序在试验装置路的控制装置中实现如下功能：将对于上述多个时序电路中的、第一时序电路的输出的预定的处理的结果输入到上述第一时序电路中的功能；在输入到上述多个时序电路和上述存储电路的预定的时钟的预定的交替时刻，根据上述预定的处理的结果，经由上述第一组合电路将预定的数据存储在上述存储电路中的功能；在上述预定的时钟在上述预定的交替时刻后交替奇数次后的接下来的交替时刻，从上述存储电路中读取上述存储的数据的功能；以及判断从上述存储电路中读取的数据是否是表示预期值的第一状态，基于该判断的结果进行延迟故障的检测的功能。

由此，试验装置通过在对存储电路存储预定的数据的交替时刻之后，使预定的时钟交替奇数次，从而对到达存储电路的第一时序电路的输出进行预定的处理。接下来，试验装置通过在交替奇数次后的交替时刻从存储电路中读取预定的数据，从而到达存储电路的第一时序电路的输出的逻辑与对存储电路存储预定的数据时的逻辑一致，因此能够检测从第一输出控制电路经由第一组合电路到达存储电路的路径的延迟故障。

发明效果

根据本发明，试验电路能够检测从前级的逻辑电路中的最后级的组合电路到达存储电路的路径和从存储电路到达后级的组合电路的路径的延迟故障。

附图说明

图1是表示本发明的一个实施方式的半导体试验系统的简要构成的一个例子的图。

图2是表示本发明的一个实施方式的半导体集成电路的构成的一个例子的图。

图3是表示本发明的一个实施方式的半导体集成电路的时钟生成电路的构成的一个例子的图。

图4是表示本发明的一个实施方式的半导体集成电路的输出控制电路的构成的一个例子的图。

图5是表示本发明的一个实施方式的半导体集成电路的输出控制电路的构成的一个例子的图。

图6是表示本发明的一个实施方式的半导体试验装置进行用于检测半导体集成电路的延迟故障的试验的动作的流程图。

图7是表示本发明的一个实施方式的半导体集成电路的各种信号的变化的时序图。

符号说明

1：半导体集成电路

10：半导体集成电路

11：时钟生成电路

111：PLL电路

112：时钟滤波器

113、114：选择电路

12：输出控制电路

121：选择电路

122：时序电路

13：组合电路

131：逻辑电路

14：输出控制电路

141：逻辑非电路

142：选择电路

15：选择电路

16：存储电路

100：试验电路

20：半导体试验装置

21：接口装置

22：控制装置

221：处理器模块

222：存储器模块

23：比较器

24：存储装置

具体实施方式

接下来，参照附图对本发明的实施方式进行说明。

图1是表示本发明的一个实施方式的半导体试验系统的简要构成的一个例子的图。如该图所示，本实施方式的半导体试验系统1构成为例如包括半导体集成电路10和半导体试验装置20。

作为试验对象的半导体集成电路10例如是形成在晶片上的多个芯片(即，ASIC：application specific integrated circuit：专用集成电路)中的一个，或者是经模切的芯片等，但不限于此。半导体集成电路10被载置在例如未图示的预定的载置台上，在半导体试验装置20的控制下进行动作。半导体集成电路10基于从半导体试验装置20输入的系统时钟SCLK，对从半导体试验装置20输入的输入信号IN(1)～IN(n)进行处理，将该处理结果作为输出信号OUT(1)～OUT(n)输出到外部。另外，将半导体集成电路10切换到根据从半导体试验装置20输入的各种模式切换信号的动作模式。作为模式切换信号，例如有进行测试模式的有效/无效的切换的测试信号TEST、进行扫描模式的有效/无效的切换的扫描控制信号SCCNT和进行实际动作试验模式的有效/无效的切换的实际动作信号ATSPD。

如果半导体集成电路10通过半导体试验装置20将测试模式切换为有效，则使存储电路的动作有效化。应予说明，在测试模式为无效的情况下，存储电路的动作的有效化根据输入信号IN(1)～IN(n)来确定。另外，如果半导体集成电路10通过半导体试验装置20将扫描模式切换为有效，则构建从扫描输入端子sci，经由以串联的方式连接时序电路(例如，触发器)的路径而到达扫描输出端子sco的扫描路径。半导体集成电路10在扫描模式为有效的情况下，基于系统时钟SCLK设定将时序电路的状态设定成根据输入到扫描输入端子sci的扫描输入信号SCIN的数据，并且将该时序电路的状态作为扫描输出信号SCOUT从扫描输出端子sco输出到半导体试验装置20。另外，半导体集成电路10通过半导体试验装置20将实际动作试验模式切换为有效时，以能够检测存储电路及与其前后级连接的组合电路和时序电路的延迟故障的方式构建内部的电路。

半导体试验装置20例如是LSI测试器、评估板等。其控制半导体集成电路10的动作，执行用于检测半导体集成电路10的延迟故障的试验。半导体试验装置20构成为包括例如接口装置21、控制装置22、比较器23和存储装置24。

接口装置21包括例如载置半导体集成电路10并用于与控制装置22电连接的机构。将从控制装置22输出的各种信号经由接口装置21输出到半导体集成电路10，另外，将从半导体集成电路10输出的扫描输出信号SCOUT输出到比较器23。

控制装置22可以由已知的计算设备构成，例如构成为包括处理器模块221、作为处理器模块221的主存储装置的存储器模块222以及控制与包括处理器模块221的各种组件的数据交换的芯片组223。控制装置22根据从存储装置24中读取的测试程序，在处理器模块221的控制下确定半导体集成电路10的动作，进行该动作的控制。具体而言，控制装置22经由接口装置21将系统时钟SCLK、输入信号IN(1)～IN(n)、测试信号TEST、扫描控制信号SCCNT、扫描输入信号SCIN以及实际动作信号ATSPD输出到半导体集成电路10，对此进行响应并将表示从半导体集成电路10输出的扫描输出信号SCOUT的状态的预期值的评价信号VAL输出到比较器23，将从比较器23输出的结果信号RESULT所示的试验结果输出到存储装置24。

比较器23例如根据从控制装置22输出的评价信号VAL来判断从半导体集成电路10经由接口装置21输出的扫描输出信号SCOUT的状态与从控制装置22输出的评价信号VAL所示的预期值是否一致，将该判断结果作为结果信号RESULT输出到控制装置22。

存储装置24例如存储表示控制装置22对半导体集成电路10实施的延迟故障的试验的控制内容的测试程序和测试数据。另外，存储装置24例如存储用于检测从控制装置22输出的对半导体集成电路10实施的延迟故障的试验的结果。

如上构成的半导体试验系统1在半导体试验装置20的控制下进行对于半导体集成电路10的试验。即，半导体试验系统1使半导体集成电路10的测试模式和扫描模式有效化，将半导体集成电路10的时序电路设定成预定的状态。接下来，半导体试验系统1使半导体集成电路10的扫描模式无效化。半导体试验系统1通过使半导体集成电路10在实际动作中动作来进行延迟故障的检测，之后再次使扫描模式有效化。然后，半导体试验系统1判断时序电路的状态与预期值是否一致，将该判断的结果存储到存储装置24。这样，半导体试验系统1能够对半导体集成电路10执行用于检测延迟故障的试验。

图2是表示本发明的一个实施方式的半导体集成电路的构成的一个例子的图。如该图所示，本实施方式的半导体集成电路10构成为包括时钟生成电路11、输出控制电路12(1)和12(2)及14、组合电路13(1)～13(3)、选择电路15以及存储电路16。

时钟生成电路11根据从半导体试验装置20输出的扫描控制信号SCCNT选择从半导体试验装置20输出的系统时钟SCLK和基于系统时钟SCLK在内部生成的时钟中的任一个，并输出该选择的结果。具体而言，时钟生成电路11在扫描控制信号SCCNT表示例如“有效”的情况下，选择系统时钟SCLK，另一方面，在扫描控制信号SCCNT表示例如“无效”的情况下，选择基于系统时钟SCLK而在内部生成的时钟，将该选择的结果输出到输出控制电路12(1)和12(2)及14以及存储电路16。另外，时钟生成电路11在扫描控制信号SCCNT表示“无效”且从半导体试验装置20输出的测试信号TEST表示“有效”的情况下，在以预定的交替次数输出在内部生成的时钟之后，停止时钟的输出。

输出控制电路12包括触发器等多个时序电路。输出控制电路12在输入到扫描控制端子sc的扫描控制信号SCCNT表示例如“无效”的情况下，基于输入到时钟端子ck的时钟CLK，利用各时序电路锁存从前级的电路输入到输入端子i1～in的信号，并且将该锁存了的信号从输出端子o1～on输出到后级的电路。另一方面，输出控制电路12在例如扫描控制信号SCCNT表示“有效”的情况下，作为使经由各时序电路而输入到移位输入端子sfi的信号从移位输出端子sfo输出的移位寄存器发挥作用。输出控制电路12在作为移位寄存器发挥作用的情况下，基于时钟CLK输出到对应各时序电路的状态的后级的时序电路。应予说明，输出控制电路12可以与后述的输出控制电路14一起构成试验电路100。

组合电路13包括时序电路以外的构成要素(例如，逻辑门、开关电路、电阻元件、电容元件等)。组合电路13基于输入的信号进行处理，并将该处理的结果输出到后级的电路。在本例中，组合电路13(2)包括逻辑电路131。逻辑电路131对输入的信号执行处理，将该处理的结果作为地址信号ADDRESS输出到存储电路16的地址端子ADD。

输出控制电路14对上述的输出控制电路12追加与实际动作试验模式相关的动作。输出控制电路14在输入到实际动作端子act的实际动作信号ATSPD表示“有效”的情况下，对一部分时序电路的输入信号进行该时序电路的输出的预定的处理，其结果是，选择例如逻辑非。另一方面，输出控制电路14在实际动作信号ATSPD表示“无效”的情况下，在该一部分时序电路的输入信号中选择从前级的组合电路13(1)输出的信号。

选择电路15是例如多路复用器，但并不限于此，可以是例如数据选择器、信号开关等。选择电路15基于测试信号TEST选择扫描控制信号SCCNT和从组合电路13(2)输出的信号中的任一个，将该选择的结果作为芯片选择信号CSEL输出到存储电路16。具体而言，选择电路15在输入到选择端子SL的测试信号TEST表示例如“有效”的情况下，选择扫描控制信号SCCNT，另一方面，在测试信号TEST表示例如“无效”的情况下，选择从组合电路13(2)输出的信号，将该选择的结果作为芯片选择信号CSEL输出到存储电路16的芯片选择端子CS。

存储电路16例如是SRAM、DRAM、闪存、ROM等存储元件，基于输入的信号执行数据的存储和读取动作。具体而言，存储电路16在输入到读写端子RW的读写信号RDWT表示写处理的情况下，在输入到地址端子ADD的地址信号ADDRESS所示的地址中存储输入到数据输入端子DI的数据信号DATA所示的数据。另一方面，存储电路16在读写信号RDWT表示读处理的情况下，读取存储到地址信号ADDRESS所示的地址中的数据，将该读取的数据从数据输出端子DO输出到组合电路13(3)。另外，存储电路16在芯片选择信号CSEL的状态为“0”的情况下，将根据向自身输入的各种信号的动作切换为有效，另一方面，在芯片选择信号CSEL的状态为“1”的情况下，将该动作切换为无效。

在此，对扫描模式为有效的情况下的半导体集成电路10的动作进行说明。在扫描模式为有效的情况下(即，扫描控制信号SCCNT表示“1”的情况下)，时钟生成电路11将从半导体试验装置20输出的系统时钟SCLK作为时钟CLK选择并输出。输出控制电路12(1)基于时钟CLK将输入到移位输入端子sfi的扫描输入信号SCIN锁存，并且将该锁存了的信号从移位输出端子sfo输出到输出控制电路14的移位输入端子sfi。输出控制电路14基于时钟CLK锁存从输出控制电路12(1)输出的信号，将该锁存了的信号从移位输出端子sfo输出到输出控制电路12(2)的移位输入端子sfi。输出控制电路12(2)基于时钟CLK锁存从输出控制电路14输出的信号，将该锁存了的信号作为扫描输出信号SCOUT，从移位输出端子sfo输出到半导体试验装置20。如上所述，半导体集成电路10在扫描模式为有效的情况下，将输出控制电路12(1)和12(2)以及14的各时序电路的状态设定为根据扫描输入信号SCIN的预定的状态，并且将该时序电路的状态作为扫描输出信号SCOUT输出到半导体试验装置20。

接下来，对扫描模式为无效的情况下的半导体集成电路10的动作进行说明。应予说明，测试模式有效。在扫描模式为无效的情况下(即，扫描控制信号SCCNT表示“0”的情况下)，时钟生成电路11在内部生成与系统时钟SCLK相比具有更高频率的时钟，将该生成的时钟选择输出为时钟CLK。输出控制电路12(1)基于时钟CLK锁存输入信号IN(1)～IN(n)，将该锁存了的信号分别从输出端子o1～on输出到组合电路13(1)。组合电路13(1)进行根据从输出控制电路12(1)输出的各种信号的处理，将该处理的结果输出到输出控制电路14的输入端子i1～in。

输出控制电路14锁存从组合电路13(1)输出的各种信号，将该锁存了的信号分别从输出端子o1～on输出到组合电路13(2)。在此，输出控制电路14在实际动作试验模式为有效的情况下，对于输出经由组合电路13(2)的逻辑电路131而到达存储电路16的地址端子ADD的时序电路而言，作为该时序电路的输入信号，选择不是对从组合电路13(1)输出的信号进行逻辑非的结果，而是对该时序电路的输出信号进行逻辑非的结果，将该选择的结果输出到逻辑电路131。组合电路13(2)进行根据从输出控制电路14输出的各种信号的处理，将该处理的结果作为数据信号DATA、地址信号ADDRESS、读写信号RDWT和其它信号，将数据信号DATA、地址信号ADDRESS和读写信号RDWT输出到存储电路16，将其它信号输出到选择电路15。选择电路15根据测试信号TEST，将扫描控制信号SCCNT作为芯片选择信号CSEL输出到存储电路16。

存储电路16中，由于芯片选择信号CSEL为“0”，所以将自身的动作切换为有效。存储电路16基于预定的时钟CLK，在根据地址信号ADDRESS的地址中存储根据数据信号DATA的数据，并读取在根据地址信号ADDRESS的地址中存储的数据，将该读取的数据从数据输出端子DO输出到组合电路13(3)。组合电路13(3)进行根据从存储电路16输出的信号的处理，并将该处理的结果输出到输出控制电路12(2)。输出控制电路12(2)锁存从组合电路13(3)输出的信号，将该锁存了的结果作为输出信号OUT(1)～OUT(n)从输出端子o1～on输出到外部。如上所述，半导体集成电路10在扫描模式为无效的情况下，执行根据输入信号IN(1)～IN(n)的处理，将该处理的结果作为输出信号OUT(1)～OUT(n)输出到外部。

图3是表示本发明的一个实施方式的半导体集成电路的时钟生成电路的构成的一个例子的图。如该图所示，时钟生成电路11构成为包括PLL电路111、时钟滤波器112、选择电路113和114。

PLL电路111基于系统时钟SCLK生成具有比该时钟的频率更高的频率的时钟。PLL电路111将生成的时钟输出到时钟滤波器112和选择电路113的输入端子A0。

时钟滤波器112基于控制信号SCCNT，将从PLL电路111输出的时钟以预定的交替次数输出到选择电路113的输入端子A1。具体而言，时钟滤波器112确认从半导体试验装置20输出的扫描控制信号SCCNT的状态，在该信号的状态从“无效”切换到“有效”的情况下，将从PLL电路111输出的时钟以预定的交替次数输出到选择电路113的输入端子A1。

选择电路113和114例如为多路复用器，但并不限于此，例如还可以是数据选择器、信号开关等。选择电路113和114基于输入到选择端子SL的信号，选择输入到输入端子A0和A1的信号中的任一个，并输出该选择结果。具体而言，选择电路113在测试信号TEST表示“有效”的情况下，选择从时钟滤波器输出的时钟，另一方面，在测试信号TEST表示“无效”的情况下，选择从PLL电路111输出的时钟，将该选择的结果输出到选择电路114的输入端子A0。另外，选择电路114在扫描控制信号SCCNT表示“有效”的情况下，选择系统时钟SCLK，另一方面，在扫描控制信号SCCNT表示“无效”的情况下，选择从选择电路113输出的时钟，将该选择的结果作为时钟CLK输出到输出控制电路12(1)和12(2)及14以及存储电路16。

图4是表示本发明的一个实施方式的半导体集成电路的输出控制电路的构成的一个例子的图。如该图所示，本实施方式的输出控制电路12构成为包括选择电路121(1)～121(n)和时序电路122(1)～122(n)。选择电路121与时序电路122分别一一对应，对应的多个选择电路121与时序电路122的设置是以串联的方式进行连接。

选择电路121的电路构成一般与上述的选择电路15、113和114相同。选择电路121在扫描控制信号SCCNT表示“有效”的情况下，选择从前级的时序电路122或移位输入端子sfi输入到输入端子A1的信号，另一方面，在扫描控制信号SCCNT表示“无效”的情况下，选择从输入端子i输入到输入端子A0的信号，输出到对应该选择的信号的时序电路122的数据输入端子D。

时序电路122例如是触发器。时序电路122基于向时钟端子ck输入的时钟CLK，锁存从对应的选择电路121输出的信号，将该锁存了的信号从数据输出端子Q输出到对应的输出端子o和后级的选择电路121的输入端子A1。另外，最后级的时序电路122(n)将该锁存了的信号输出到输出端子o(n)和移位输出端子sfo。

图5是表示本发明的一个实施方式的半导体集成电路的输出控制电路的构成的一个例子的图。如该图所示，本实施方式的输出控制电路14相对于输出控制电路12附加了逻辑非电路141和选择电路142。相对于输出到达存储电路16(参照图2)的地址端子ADD的信号的选择电路121和时序电路122所成的组，分别设有逻辑非电路141和选择电路142。应予说明，在本例中，相对于输出到达存储电路16的地址端子ADD的信号的选择电路121和时序电路122所成的组分别设有逻辑非电路141和选择电路142，但不限于此。可以相对于输出到达存储电路16的任意的输入端子的信号的选择电路121和时序电路122所成的组分别设有逻辑非电路141和选择电路142。另外，对于选择电路121和时序电路122，与输出控制电路12的叙述相同，因此省略其说明。

逻辑非电路141例如是逆变电路。逻辑非电路141对于从对应的时序电路122输出的信号进行逻辑非，并输出到对应该逻辑非的结果的选择电路142的输入端子A1。

选择电路142的电路构成一般与上述的选择电路15、113、114和121相同。选择电路142在从半导体试验装置20输出的实际动作信号ATSPD表示“有效”的情况下，选择来自对应的逻辑非电路141的输出，另一方面，在实际动作信号ATSPD表示“无效”的情况下，选择从对应的输入端子i输入的信号，并输出到对应该选择的结果的选择电路121。

如上构成的输出控制电路14在实际动作试验模式为有效的情况下，作为输出到达存储电路16的地址端子ADD的信号的时序电路122的输入信号，选择对于该时序电路122输出的信号进行了逻辑非的结果。另一方面，输出控制电路14在实际动作试验模式为无效的情况下，作为输出到达存储电路16的地址端子ADD的信号的时序电路122的输入信号，选择从前级的组合电路13(1)经由对应的输入端子i输入的信号。并且，输出控制电路14将该选择的信号经由后级的组合电路13(2)输出到存储电路16的地址端子ADD。

应予说明，在本例中，输出控制电路14将通过逻辑非电路141对时序电路122的输出进行了逻辑非的结果输出到选择电路142，但不限于此。输出控制电路14例如可以通过寄存器(未图示)存储时序电路122的输出，并且将该存储的输出以及与该存储的输出不同的输出交替地输出到选择电路142。

图6是表示本发明的一个实施方式的试验电路进行用于检测半导体集成电路的延迟故障的试验的动作的流程图。如该图所示，首先，半导体试验装置20将测试信号TEST的状态设定为“有效”，并且将扫描控制信号SCCNT的状态设定为“有效”，通过向半导体集成电路10输出所述2个信号使半导体集成电路10的测试模式和扫描模式有效(S601)。

接下来，半导体试验装置20从存储装置24中读取预定的测试图案，将该读取的预定的测试图案作为扫描输入信号SCIN，并输出到半导体集成电路10，将半导体集成电路10的内部的各时序电路的状态设定成根据扫描输入信号SCIN的预定的状态(S602)。应予说明，对于输出控制电路12(1)的时序电路的状态，在该状态经由组合电路13(1)到达输出控制电路14的情况下，确定成使输出控制电路14的各时序电路的状态变化的预定的状态。接下来，半导体试验装置20通过将扫描控制信号SCCNT的状态设定为“无效”，并将该信号输出到半导体集成电路10，由此使半导体集成电路10的扫描模式无效(S603)。

半导体试验装置20在使半导体集成电路10的时钟CLK交替1次的时刻，经由组合电路13(1)使输出控制电路12(1)的状态传递到输出控制电路14，使输出控制电路14的状态变化(S604)。

半导体试验装置20在使半导体集成电路10的时钟CLK进一步交替1次时，经由组合电路13(2)使输出控制电路14的状态传递到存储电路16，在输出控制电路14的状态所示的存储电路16的地址中存储根据该状态的数据(S605)。接着，半导体试验装置20在使半导体集成电路10的时钟CLK交替奇数次时，使半导体集成电路10的地址信号ADDRESS的状态变化(S606)。

此后，半导体试验装置20在使半导体集成电路10的时钟CLK交替1次的时刻，使半导体集成电路10的地址信号ADDRESS的状态变化，使地址信号ADDRES的状态返回到步骤S605的处理中的状态，并且读取存储在根据地址信号ADDRESS的状态的存储电路16的地址(即，在步骤S605的处理中存储数据的地址)中的数据(S607)。接着，半导体试验装置20基于半导体集成电路10的时钟CLK，经由组合电路13(3)将从存储电路16中读取的数据传递到输出控制电路12(2)，通过输出控制电路12(2)锁存该读取的数据(S608)。

接下来，半导体试验装置20将扫描控制信号SCCNT的状态设定为“有效”，将所述2个信号输出到半导体集成电路10而使半导体集成电路10的扫描模式有效(S609)。接着，半导体试验装置20将半导体集成电路10的输出控制电路12(2)的状态作为扫描输出信号SCOUT输出到半导体试验装置20(S610)。

接收了扫描输出信号SCOUT的半导体试验装置20通过判断该扫描输出信号SCOUT的状态与预定的预期值是否一致来判断输出控制电路12(2)的状态(S611)。半导体试验装置20将输出控制电路12(2)的状态的判断的结果作为用于检测半导体集成电路10的延迟故障的试验的结果，并输出到存储装置24(S612)，在利用存储装置24存储该状态之后，结束用于检测对半导体集成电路10的延迟故障的试验。

如上所述，半导体试验装置20在对半导体集成电路10的存储电路16进行数据的写入后，使地址信号ADDRESS的状态(即逻辑)反转，并且使地址信号ADDRESS的状态反转，同时对存储电路16进行数据的读取。这样，半导体试验装置20在对存储电路16进行数据的写入和读取动作时，能够使对于存储电路16的地址指定一致，因此能够检测从输出控制电路14经由组合电路13(2)、存储电路16和组合电路13(3)到达输出控制电路12(2)的路径的延迟故障。

应予说明，在本例中，半导体试验装置20在半导体集成电路10的延迟故障的检测的试验中，通过在对存储电路16进行的写入和读取动作时，将半导体集成电路10的实际动作试验模式设定为有效，从而检测输出控制电路14以后的构成要素的延迟故障，但不限于此。半导体试验装置20也可以通过将半导体集成电路10的实际动作试验模式设定为无效，执行现有的扫描测试，从而像以往那样，检测从输出控制电路12(1)经由组合电路13(1)到达输出控制电路14的路径的延迟故障。

图7是表示本发明的一个实施方式的半导体集成电路的各种信号的改变的时序图。在该图中，使系统时钟SCLK的状态变化的时刻为时刻t701～t714。应予说明，测试模式有效。

对于半导体试验装置20，在时刻t701～t704，使扫描控制信号SCCNT的状态为“1”(即，“有效”)，同时使实际动作信号ATSPD的状态为“1”(即，“有效”)，将上述2个信号输出到半导体集成电路10。这样，半导体集成电路10在时刻t701～t704使扫描模式为有效，使芯片选择信号CSEL的状态为“1”而使存储电路16的动作无效，并且使实际动作试验模式为有效。半导体集成电路10的时钟生成电路11将系统时钟SCLK作为时钟CLK输出。另外，半导体集成电路10基于时钟CLK将各时序电路的状态设定为预定的状态。

半导体试验装置20在时刻t705将扫描控制信号SCCNT的状态设定为“0”(即，“无效”)。这样，半导体集成电路10使扫描模式为无效，并且使芯片选择信号CSEL的状态为“0”而使存储电路16的动作为有效。半导体集成电路10的时钟生成电路11将在PLL电路111中生成且经由时钟滤波器112输出的时钟作为时钟CLK输出。另外，半导体试验装置20在半导体集成电路10的时钟CLK交替1次的时刻，使半导体集成电路10的输出控制电路14的状态变化。

存储电路16在时刻t706，根居从组合电路13(2)输出的读写信号RDWT，在地址信号ADDRESS所示的存储电路16的地址AX中存储数据信号DATA所示的数据DX。

半导体试验装置20通过在时刻t707使半导体集成电路10的地址信号ADDRESS的状态反转，从而使该信号的状态从AX变化到≠AX。半导体试验装置20通过在时刻t708使半导体集成电路10的地址信号ADDRESS的状态反转，从而使该信号的状态从≠AX变化到AX，并且通过读写信号RDWT从地址信号ADDRESS所示的存储电路16的地址AX中读取存储在该地址中的数据DX，将该读取的数据输出到组合电路13(3)。半导体试验装置20在时刻t709，通过输出控制电路12(2)经由组合电路13(3)锁存数据DX。

半导体试验装置20在时刻t710将扫描控制信号SCCNT的状态设定为“1”。这样，半导体集成电路10通过使扫描模式为有效，并且使芯片选择信号CSEL的状态变化为“1”而使存储电路16的动作无效。由此，半导体集成电路10在时刻t710以后，基于时钟CLK将输出控制电路12(2)的状态输出到外部。

如上所述，半导体集成电路10在半导体试验装置20的控制下，对存储电路16进行数据的写入之后，使地址信号ADDRESS的状态(即逻辑)反转，并且，使地址信号ADDRESS的状态反转，同时对存储电路16进行数据的读取。由此，半导体试验装置20对存储电路16进行数据的写入和读取动作时，能够使对于存储电路16的地址指定一致，因此能够检测从输出控制电路14经由组合电路13(2)、存储电路16和组合电路13(3)而到达输出控制电路12(2)的路径的延迟故障。

上述各实施方式是用于说明本发明的例示，并不旨在将本发明仅限定于这些实施方式。就本发明而言，只要不脱离其主旨就可以各种方式实施。

例如，在本说明书中公开的方法中，只要其结果不产生矛盾，可以将步骤、动作或功能并行或按不同的顺序实施。所说明的步骤、动作和功能仅作为示例而提供，在不脱离发明的主旨的范围内，步骤、动作和功能中的几个可以省略，另外，可以通过相互结合而成为一个，另外，也可以追加其它步骤、动作或功能。

另外，在本说明书中，虽然公开了各种实施方式，但是，也可以对一个实施方式中的特定的特征(技术事项)进行适当改进，同时追加到其它实施方式中，或者与该其它实施方式中的特定的特征调换，这样的方式也包含在本发明的主旨内。

产业上的可利用性

本发明能够广泛用于半导体集成电路领域。

Claims (7)

1.一种试验电路，其特征在于，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，

所述试验电路在与所述半导体集成电路连接的试验装置的控制之下，

对所述多个时序电路中的、经由所述第一组合电路到达所述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到所述第一时序电路，

在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻进行所述预定的处理，根据处理的结果，经由所述第一组合电路使预定的数据存储到所述存储电路中，

所述预定的时钟在所述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从所述存储电路中读取所述存储的数据作为所述半导体集成电路的延迟故障的检测的结果。

2.根据权利要求1所述的试验电路，其特征在于，所述多个时序电路以串联的方式连接，

所述试验电路在将所述预定的处理的结果输入到所述第一时序电路之前，向最前级的所述时序电路输入预定的测试图案，基于所述预定的时钟使所述测试图案从所述最前级的时序电路传递到最后级的所述时序电路。

3.根据权利要求2所述的试验电路，其特征在于，在向所述最前级的时序电路输入所述预定的测试图案之前，将所述预定的时钟的频率设定为第一频率，

使所述预定的测试图案从所述最前级的时序电路传递到所述最后级的时序电路之后，将所述预定的时钟的频率设定为比所述第一频率高的第二频率。

4.根据权利要求1所述的试验电路，其特征在于，所述半导体集成电路还具备与所述存储电路的后级连接的第二组合电路以及与所述第二组合电路的后级连接且包含所述多个时序电路的第二输出控制电路，

所述试验电路基于所述预定的时钟，经由所述第二组合电路并利用所述第二输出控制电路的时序电路锁存从所述存储电路中读取的数据，基于所述预定的时钟使所述第二输出控制电路的时序电路锁存的数据传递到所述第二输出控制电路的最后级的时序电路。

5.根据权利要求1所述的试验电路，其特征在于，所述预定的处理是逻辑非处理。

6.一种试验方法，其特征在于，在试验装置的控制下，用于检测具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路的半导体集成电路的延迟故障，包括：

将对于所述多个时序电路中的、第一时序电路的输出的预定的处理的结果输入到所述第一时序电路；

在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻，根据所述预定的处理的结果，经由所述第一组合电路使预定的数据存储在所述存储电路中；

所述预定的时钟在所述预定的交替时刻后交替奇数次后的接下来的交替时刻，从所述存储电路中读取所述存储的数据；以及

判断从所述存储电路中读取的数据是否是表示预期值的第一状态，基于该判断的结果进行延迟故障的检测。

7.一种存储装置，其特征在于，所述存储装置存储有用于检测半导体集成电路的延迟故障的程序，

所述半导体集成电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，

所述程序被试验装置的控制装置执行时，使所述试验装置的控制装置实现如下功能：

将对于所述多个时序电路中的、第一时序电路的输出的预定的处理的结果输入到所述第一时序电路的功能；

在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻，根据所述预定的处理的结果，经由所述第一组合电路使预定的数据存储在所述存储电路中的功能；

在所述预定的时钟在所述预定的交替时刻后交替奇数次后的接下来的交替时刻，从所述存储电路中读取所述存储的数据的功能；以及

判断从所述存储电路中读取的数据是否是表示预期值的第一状态，基于该判断的结果进行延迟故障的检测的功能。

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