JP2001013220A - 半導体集積回路及びその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の検査方法において、検査信
号発生点と検査信号観測点とを結ぶ信号伝播経路を効率
よく検査し、より少ない検査回数でより多くの信号伝播
経路の遅延故障を検査する。 【解決手段】 検査回路１００を搭載した半導体集積回
路において、該検査回路を構成する論理回路１００ａに
おける複数の信号伝播経路から、検査対象とする所定の
信号伝播経路を選択し、検査タイミング生成部２１０か
ら、選択した信号伝播経路に対応する設計上の遅延時間
に応じた周期を有する検査クロックをレジスタ（検査信
号発生点）２０１，レジスタ（検査信号観測点）２０
２，２０３に出力し、各レジスタにて検査信号の発生と
観測を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその検査方法に関し、特に信号伝播経路上の遅延が増
大し所望の性能が発揮されない故障(遅延故障)の有無を
検査する回路構成を備えた半導体集積回路、及び該半導
体集積回路に対する検査方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化にとも
なって、半導体集積回路を構成する素子及び配線が微細
化及び高密度化してきている。また一方では、処理の高
速化にともなって半導体集積回路に要求される動作周波
数は高くなってきている。このため、半導体集積回路を
構成するレジスタ間の信号伝播経路にて生ずる信号遅延
に関するマージンが小さくなり、製造された半導体集積
回路が所望の性能を発揮しているか否かを、信号伝播経
路上での遅延故障の有無により検査することが重要とな
ってきている。

【０００３】そこで、従来は、特開平5-249186号公報に
示されるように、半導体集積回路の信号伝播経路の起点
と終点に、それぞれ検査信号発生点と検査信号観測点を
設け、上記信号伝播経路における遅延故障の有無の検査
を行っていた。

【０００４】図１０は、従来の信号伝播経路の検査方法
を説明するための図であり、半導体集積回路における検
査対象となる回路、及び上記検査を行うためのテスタを
概略的に示している。

【０００５】上記半導体集積回路は、複数の信号伝播経
路を有する論理回路９００３と、該信号伝播経路の遅延
故障の有無を検査するための検査信号発生点を構成する
論理回路９００１と、上記信号伝播経路の遅延故障の有
無を検査するための検査信号観測点を構成する論理回路
９００２とを有している。

【０００６】ここで、上記論理回路９００１は、それぞ
れマスタラッチＬ１とスレーブラッチＬ２により構成さ
れた第１，第２，第３のレジスタ（Level Sensitive
ScanDesign（LSSD））９１，９２，９３を有し、検査時
にはこれらのレジスタ９１〜９３をシフトレジスタとし
て使用可能な構成となっている。また、ここでは、上記
レジスタ９１は、上記論理回路９００３内の信号伝播経
路上の遅延故障の有無を検査するための検査信号発生点
となっており、またレジスタ９２，９３は、検査の対象
となる被検査信号伝播経路を活性化するための信号の発
生点となっており、該レジスタ９２，９３からの信号に
より活性化された被検査信号伝播経路に、上記レジスタ
９１で発生された検査信号が出力される。

【０００７】また、上記論理回路９００２も、上記論理
回路９００１と同様、マスタラッチＬ１とスレーブラッ
チＬ２により構成された第１，第２，第３のレジスタ
（LSSD）９４，９５，９６を有しており、これらのレジ
スタ９４〜９６は、上記論理回路９００３内の信号伝播
経路上の遅延故障の有無を検査するための検査信号観測
点となっている。

【０００８】ここで、ＳＹＳデータは通常動作時におけ
るデータであり、このＳＹＳデータは、クロックＡによ
ってレジスタＬ１に取り込まれる。また、走査データ入
力（検査信号）は、クロックＣ１によってレジスタＬ１
に取り込まれる。さらに、レジスタＬ１のデータは、ク
ロックＣ２によってレジスタＬ２に取り込まれる。

【０００９】また、上記テスタ９１００は、上記クロッ
クＣ１，Ｃ２を所定のタイミングで出力するとともに、
検査の合否判定を行う構成となっている。ここで、具体
的な検査の合否判定は以下のようにして行われる。つま
り、走査データ入力から走査動作により論理回路９００
１に設定した信号を変化させ、その変化の影響を論理回
路９００２で観測し、該論理回路９００２で受け取った
信号を走査データ出力ｂに走査動作により出力し、その
出力値を、予め求めてあった正常回路で得られる出力値
と比較する。

【００１０】このような構成の従来の検査回路を用いた
検査方法では、検査信号発生点であるレジスタ９１〜９
３で発生させた検査信号の変化を、１システムクロック
サイクル後に検査信号観測点でレジスタ９４〜９６にて
捕捉し、観測点での検査信号の変化と発生点での検査信
号の変化を比較することにより、上記信号伝播経路にお
ける、所望の性能が発揮されない故障(遅延故障)の有無
を判定するようにしている。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
検査方法においては、論理回路９００３内に含まれる信
号伝播経路が多くなると、検査信号発生点を構成するレ
ジスタと、検査信号観測点を構成するレジスタとを結
ぶ、論理回路９００３中の検査対象となる信号伝播経路
の数が膨大となるという問題があった。

【００１２】以下、図１１に示す検査回路を用いて、検
査対象となる信号伝播経路の数が大きくなることについ
て説明する。図１１に示す検査回路９００は、信号伝播
経路の検査の対象となる論理回路９００ａと、論理回路
９００ａに入力する検査信号を発生する検査信号発生点
を構成するレジスタ９０１７と、論理回路９００ａから
出力される検査信号を観測する検査信号観測点を構成す
るレジスタ９０１８とを有している。ここで、レジスタ
９０１７は図１０におけるレジスタ９１に相当し、レジ
スタ９０１８は図１０におけるレジスタ９４に相当す
る。

【００１３】また、上記論理回路９００ａは、上記検査
信号が集まる再収斂点を構成する論理素子９０１６と、
該論理素子９０１６と検査信号発生点９０１７との間に
位置する部分経路９０１０，９０１１，９０１２と、該
論理素子９０１６と検査信号観測点９０１８との間に位
置する部分経路９０１３，９０１４，９０１５とを有し
ている。

【００１４】この検査回路９００では、信号伝播経路は
検査信号発生点としてのレジスタ９０１７から３つの部
分経路９０１０，９０１１，９０１２に分岐し、これら
の３つの部分経路は論理素子９０１６にて再収斂してい
る。さらに上記信号伝播経路は、再収斂点としての論理
素子９０１６から３つの部分経路９０１３，９０１４，
９０１５に分岐し、検査信号観測点９０１８の直前にて
再度再収斂している。なお、一般に、上記部分経路中、
および再収斂点を構成する論理素子中には、信号を伝播
させる信号線と組合せ素子が存在するが、説明を簡明に
するために図１１では省略している。

【００１５】ところで、上記検査信号発生点と検査信号
観測点の間に位置する部分経路は、僅かに上記部分経路
９０１０〜９０１５の６経路であるが、検査信号発生点
と検査信号観測点の間に形成される信号伝播経路は、上
記検査信号発生点と論理素子との間の部分経路と、上記
検査信号観測点と論理素子との間の部分経路の組み合わ
せの数だけ存在することとなる。具体的には、上記検査
回路９００では、上記信号伝播経路は第１〜第９の９経
路ある。

【００１６】つまり、第１の経路は、部分経路９０１
０，論理素子９０１６，部分経路９０１３からなる。第
２の経路は、部分経路９０１０，論理素子９０１６，部
分経路９０１４からなる。第３の経路は、部分経路９０
１０，論理素子９０１６，部分経路９０１５からなる。
第４の経路は、部分経路９０１１，論理素子９０１６，
部分経路９０１３からなる。第５の経路は、部分経路９
０１１，論理素子９０１６，部分経路９０１４からな
る。第６の経路６は、部分経路９０１１，論理素子９０
１６，部分経路９０１５からなる。第７の経路は、部分
経路９０１２，論理素子９０１６，部分経路９０１３か
らなる。第８の経路は、部分経路９０１２，論理素子９
０１６，部分経路９０１４からなる。第９の経路は、部
分経路９０１２，論理素子９０１６，部分経路９０１５
からなる。

【００１７】なお、図１１では、説明の理解を容易にす
るため、検査回路９００として、検査信号発生点と検査
信号観測点とがそれぞれ一つ存在するのを示したが、上
記検査信号発生点及び検査信号観測点がそれぞれ複数存
在し、１つの検査信号発生点と１つの検査信号観測点の
間の信号伝播経路と、他の検査信号発生点と他の検査信
号観測点の間の信号伝播経路とが部分的に重なる場合に
は、更に信号伝播経路の数が増加することは言うまでも
ない。また、信号伝播経路数を増加させる原因は、分岐
と再収斂にあることは明らかである。

【００１８】このため、半導体集積回路に所望の性能が
発揮されない故障(遅延故障)の有無についての従来の検
査方法では、すべての信号検査経路を検査する多大な時
間を要する検査処理か、または、半導体集積回路におけ
る信号伝播経路の極一部についてのみの不十分な検査処
理が行われていた。

【００１９】本発明は、上記のような問題点を解決する
ためになされたもので、検査信号発生点と検査信号観測
点とを結ぶ信号伝播経路を効率よく検査し、より少ない
検査回数でより多くの信号伝播経路の遅延故障を検査す
ることが可能な半導体集積回路、及びその検査方法を得
ることを目的とする。

【００２０】

【課題を解決するための手段】この発明（請求項１）に
係る半導体集積回路の検査方法は、入力信号をタイミン
グ信号に基づいて保持する複数のレジスタと、所定のレ
ジスタとの間で信号の授受を行う、複数の信号伝播経路
を含む論理回路とを搭載した半導体集積回路に対して、
２つのレジスタ間に位置する複数の信号伝達経路の故障
を検出するための検査処理を施す方法であって、上記検
査処理の対象となる被検査信号伝播経路の起点側及び終
点側のレジスタに、該被検査信号伝播経路に設定されて
いる設計上の遅延時間に応じた間隔でタイミング信号を
入力し、上記起点側レジスタで発生した検査信号が、上
記設計上の遅延時間内に終点側レジスタに伝播したか否
かを判定する遅延判定処理と、上記検査信号が設計上の
遅延時間内に伝播したとき、上記被検査信号伝播経路を
構成する、該経路上の論理素子により分離される部分経
路を全て故障なしと判定する故障判定処理と、上記故障
なしと判定された部分経路のみから構成される未検査の
信号伝播経路を、検査処理が不要な検査済信号伝播経路
と判定する検査済判定処理とを含むものである。

【００２１】この発明（請求項２）に係る半導体集積回
路の検査方法は、入力信号をタイミング信号に基づいて
保持する複数のレジスタと、所定のレジスタとの間で信
号の授受を行う、複数の信号伝播経路を含む論理回路と
を搭載した半導体集積回路に対して、２つのレジスタ間
に位置する複数の信号伝達経路の故障を検出するための
検査処理を施す方法であって、上記２つのレジスタ間に
位置する、上記検査処理の対象となる予め定められた所
定数の信号伝播経路のうちから、上記検査処理が施され
ていない未検査信号伝播経路を被検査信号伝播経路とし
て選択する経路選択処理と、該被検査信号伝播経路の起
点側及び終点側のレジスタに、該被検査信号伝播経路に
設定されている設計上の遅延時間に応じた間隔でタイミ
ング信号を入力し、上記被検査信号伝播経路の起点側レ
ジスタで発生した検査信号が、上記設計上の遅延時間内
に終点側レジスタに伝播したか否かを検出するととも
に、該被検査信号伝播経路を検査済信号伝播経路と判定
する遅延判定処理と、上記検査信号が設計上の遅延時間
内に伝播しなかったとき、上記半導体集積回路を信号伝
播経路の故障を有するものと判定して上記検査処理を終
了し、上記検査信号が設計上の遅延時間内に伝播したと
き、上記被検査信号伝播経路を構成する、該経路上の論
理素子により分離される部分経路を全て故障のないもの
と判定する故障判定処理と、上記検査対象となる複数の
信号伝播経路のうちの、上記故障のないものと判定され
た部分経路のみから構成される未検査信号伝播経路を、
検査処理が不要な検査済信号伝播経路と判定する検査済
判定処理とを含み、上記検査処理の対象となる予め定め
られた所定数の信号伝播経路がすべて検査済信号伝播経
路と判定されるまで、上記経路選択処理，遅延判定処
理，故障判定処理，及び検査済判定処理を繰り返し行う
ものである。

【００２２】この発明（請求項３）に係る半導体集積回
路の検査方法は、入力信号をタイミング信号に基づいて
保持する複数のレジスタと、所定のレジスタとの間で信
号の授受を行う、複数の信号伝播経路を含む論理回路と
を搭載した半導体集積回路に対して、２つのレジスタ間
に位置する複数の信号伝達経路の故障を検出するための
検査処理を施す方法であって、上記検査処理の対象とな
る被検査信号伝播経路の起点側レジスタで発生した検査
信号が、上記半導体集積回路の設計上の性能に基づく許
容遅延時間内にその終点側レジスタに伝播したか否かを
検出する遅延判定処理と、上記検査信号が上記許容遅延
時間内に伝播したとき、該被検査信号伝播経路を構成す
る、該経路上の論理素子により分離される部分経路に対
して、上記許容遅延時間と該各部分経路の設計上の遅延
時間とに基づいて最大遅延時間を導出する最大遅延時間
導出処理と、上記最大遅延時間が割り当てられた部分経
路のみから構成され、かつ各部分経路の最大遅延時間の
総和が上記許容遅延時間以下である未検査の信号伝播経
路を、検査処理の不要な検査済信号伝播経路と判定する
検査済判定処理とを含むものである。

【００２３】この発明（請求項４）に係る半導体集積回
路の検査方法は、入力信号をタイミング信号に基づいて
保持する複数のレジスタと、所定のレジスタとの間で信
号の授受を行う、複数の信号伝播経路を含む論理回路と
を搭載した半導体集積回路に対して、２つのレジスタ間
に位置する複数の信号伝達経路の故障を検出するための
検査処理を施す方法であって、上記２つのレジスタ間に
位置する、上記検査処理の対象となる予め定められた所
定数の信号伝播経路のうちから、上記検査処理が施され
ていない未検査信号伝播経路を被検査信号伝播経路とし
て選択する経路選択処理と、上記被検査信号伝播経路の
起点側レジスタで発生した検査信号が、上記半導体集積
回路の設計上の性能に基づく許容遅延時間内にその終点
側レジスタに伝播したか否かを検出するとともに、該被
検査信号伝播経路を検査済信号伝播経路と判定する遅延
判定処理と、上記検査信号が上記許容遅延時間内に伝播
しなかったとき、上記半導体集積回路を信号伝播経路の
故障を有するものと判定して上記検査処理を終了し、上
記検査信号が上記許容遅延時間内に伝播したとき、該被
検査信号伝播経路を構成する、該経路上の論理素子によ
り分離される部分経路に対して、上記許容遅延時間と該
各部分経路の設計上の遅延時間とに基づいて最大遅延時
間を導出する最大遅延時間導出処理と、上記被検査信号
伝播経路を構成する部分経路のうちで、上記導出された
最大遅延時間が、既に割り当てられている最大遅延時間
より小さい部分経路、あるいは最大遅延時間が割り当て
られていない部分経路に対して、上記導出された最大遅
延時間を割り当てる遅延時間割当処理と、上記検査対象
となる複数の信号伝播経路のうちで、上記最大遅延時間
が割り当てられた部分経路のみから構成され、かつ各部
分経路の最大遅延時間の総和が上記許容遅延時間以下で
ある未検査信号伝播経路を、検査処理の不要な検査済信
号伝播経路と判定する検査済判定処理とを含み、上記検
査処理の対象となる予め定められた所定数の信号伝播経
路がすべて検査済信号伝播経路と判定されるまで、上記
経路選択処理，遅延判定処理，最大遅延時間導出処理，
遅延時間割当処理，及び検査済判定処理を繰り返し行う
ものである。

【００２４】この発明（請求項５）に係る半導体集積回
路の検査方法は、入力信号をタイミング信号に基づいて
保持する複数のレジスタと、所定のレジスタとの間で信
号の授受を行う、複数の信号伝播経路を含む論理回路と
を搭載した半導体集積回路に対して、２つのレジスタ間
に位置する複数の信号伝達経路の故障を検出するための
検査処理を施す方法であって、上記タイミング信号とし
て、周期が異なる複数のクロック信号から、上記検査処
理の対象となる被検査信号伝播経路に設定されている設
計上の遅延時間より短くない最小の周期を有するクロッ
ク信号を選択し、上記被検査信号伝播経路の起点側及び
終点側のレジスタに上記タイミング信号を入力し、上記
被検査信号伝播経路の起点側レジスタで発生した検査信
号が、上記最小周期内にその終点側レジスタに伝播した
か否かを検出する遅延判定処理と、上記検査信号が上記
最小周期内に伝播したとき、該被検査信号伝播経路を構
成する、該経路上の論理素子により分離される部分経路
に対して、上記最小周期と該各部分経路の設計上の遅延
時間とに基づいて最大遅延時間を導出する最大遅延時間
導出処理と、上記最大遅延時間が割り当てられた部分経
路のみから構成され、かつ各部分経路の最大遅延時間の
総和が上記半導体集積回路の設計上の性能に基づく許容
遅延時間以下である未検査信号伝播経路を、検査処理の
不要な検査済信号伝播経路と判定する検査済判定処理と
を含むものである。

【００２５】この発明（請求項６）に係る半導体集積回
路の検査方法は、入力信号をタイミング信号に基づいて
保持する複数のレジスタと、所定のレジスタとの間で信
号の授受を行う、複数の信号伝播経路を含む論理回路と
を搭載した半導体集積回路に対して、２つのレジスタ間
に位置する複数の信号伝達経路の故障を検出するための
検査処理を施す方法であって、上記２つのレジスタ間に
位置する、上記検査処理の対象となる予め定められた所
定数の信号伝播経路のうちから、上記検査処理が施され
ていない未検査信号伝播経路を被検査信号伝播経路とし
て選択する経路選択処理と、上記タイミング信号とし
て、周期が異なる複数のクロック信号から、上記被検査
信号伝播経路に設定されている設計上の遅延時間より短
くない最小の周期を有するクロック信号を選択し、上記
被検査信号伝播経路の起点側及び終点側のレジスタに上
記タイミング信号を入力し、上記被検査信号伝播経路の
起点側レジスタで発生した検査信号が、上記最小周期内
にその終点側レジスタに伝播したか否かを検出するとと
もに、該被検査信号伝播経路を検査済信号伝播経路とす
る遅延判定処理と、上記検査信号が上記最小周期内に伝
播しなかったとき、上記半導体集積回路を信号伝播経路
の故障を有するものと判定して上記検査処理を終了し、
上記検査信号が上記最小周期内に伝播したとき、該被検
査信号伝播経路を構成する、該経路上の論理素子により
分離される部分経路に対して、上記最小周期と該各部分
経路の設計上の遅延時間とに基づいて最大遅延時間を導
出する最大遅延時間導出処理と、上記被検査信号伝播経
路を構成する部分経路のうちで、上記導出された最大遅
延時間が、既に割り当てられている最大遅延時間より小
さい部分経路、あるいは最大遅延時間が割り当てられて
いない部分経路に対して、上記導出された最大遅延時間
を割り当てる遅延時間割当処理と、上記検査対象となる
複数の信号伝播経路のうちで、上記最大遅延時間が割り
当てられた部分経路のみから構成され、かつ各部分経路
の最大遅延時間の総和が上記半導体集積回路の設計上の
性能に基づく許容遅延時間以下である未検査信号伝播経
路を、検査処理の不要な検査済信号伝播経路と判定する
検査済判定処理とを含み、上記検査処理の対象となる予
め定められた所定数の信号伝播経路がすべて検査済信号
伝播経路と判定されるまで、上記経路選択処理，遅延判
定処理，最大遅延時間導出処理，遅延時間割当処理，及
び検査済判定処理を繰り返し行うものである。

【００２６】この発明（請求項７）に係る半導体集積回
路は、入力信号をタイミング信号に基づいて保持する複
数のレジスタと、所定のレジスタとの間で信号の授受を
行う、複数の信号伝播経路を含む論理回路とを搭載した
半導体集積回路であって、上記論理回路を、所定の２つ
のレジスタ間に位置する複数の信号伝達経路と、上記複
数の信号伝播経路のうちの一部または全部の信号伝播経
路が上記２つのレジスタ間にて収斂する再収斂点を形成
する論理素子とを有する構成とし、上記所定の２つのレ
ジスタの一方を、上記信号伝播経路の故障検査時に検査
信号を発生する起点側レジスタとし、その他方を、上記
信号伝播経路の故障検査時に上記起点側レジスタから出
力される検査信号を上記信号伝播経路を介して受け取る
終点側レジスタとし、上記論理素子には、上記信号伝播
経路の故障検査時に検査信号を上記論理素子に出力する
起点側付加レジスタ、及び上記信号伝播経路の故障検査
時に上記論理素子から出力される検査信号を受け取る終
点側付加レジスタの両方または一方を接続したものであ
る。

【００２７】この発明（請求項８）は、請求項７記載の
半導体集積回路において、上記起点側レジスタあるいは
起点側付加レジスタにて検査信号を発生するタイミン
グ、及び終点側レジスタあるいは終点側付加レジスタに
て検査信号を観測するタイミングを決定するためのタイ
ミング信号として検査クロックを上記各レジスタに出力
する検査タイミング生成部を備え、該検査タイミング生
成部は、外部からのタイミング選択信号に基づいて、所
定周期を有する検査クロックを発生するものである。

【００２８】この発明（請求項９）は、請求項７記載の
半導体集積回路において、上記論理回路を、上記再収斂
点を形成する論理素子と、上記検査信号を該論理素子に
出力する起点側付加レジスタとの間に接続され、遅延時
間の異なる複数の遅延回路を含む起点側遅延回路を有す
る構成とし、上記起点側付加レジスタから出力された検
査信号を、上記起点側遅延回路における特定の遅延回路
を介して上記論理素子へ出力するようにしたものであ
る。

【００２９】この発明（請求項１０）は、請求項７記載
の半導体集積回路において、上記論理回路を、上記再収
斂点を形成する論理素子と、該論理素子から出力される
検査信号を受け取る終点側付加レジスタとの間に接続さ
れ、遅延時間の異なる複数の遅延回路を含む終点側遅延
回路を有する構成とし、上記論理素子から出力された検
査信号を、上記終点側遅延回路における特定の遅延回路
を介して上記終点側付加レジスタへ出力するようにした
ものである。

【００３０】この発明（請求項１１）は、請求項１ない
し６のいずれかに記載の半導体集積回路の検査方法にお
いて、上記半導体集積回路を、上記論理回路として、所
定の２つのレジスタ間に位置する複数の信号伝達経路
と、上記複数の信号伝播経路のうちの一部または全部の
信号伝播経路が上記２つのレジスタ間にて収斂する再収
斂点を形成する論理素子とを有し、上記所定の２つのレ
ジスタの一方が、上記信号伝播経路の故障検査時に検査
信号を発生する起点側レジスタであり、その他方が、上
記信号伝播経路の故障検査時に上記起点側レジスタから
出力される検査信号を上記信号伝播経路を介して受け取
る終点側レジスタであり、上記論理素子には、上記信号
伝播経路の故障検査時に検査信号を上記論理素子に出力
する起点側付加レジスタ、及び上記信号伝播経路の故障
検査時に上記論理素子から出力される検査信号を受け取
る終点側付加レジスタの両方または一方が接続されてい
る論理回路を搭載した構成とし、上記起点側レジスタ及
び終点側レジスタ、並びに上記起点側付加レジスタ及び
終点側付加レジスタの両方または一方を用いて、上記起
点レジスタと終点レジスタの間に位置する一部または全
部の信号伝播経路に対する検査処理を行うものである。

【００３１】この発明（請求項１２）は、請求項９記載
の半導体集積回路に対して、該回路における起点側レジ
スタ及び起点側付加レジスタと終点側レジスタとの間、
並びに起点側レジスタと終点側レジスタ及び終点側付加
レジスタとの間に位置する複数の信号伝達経路の故障を
検出するための検査処理を施す方法であって、上記検査
処理の対象となる被検査信号伝播経路の起点側レジスタ
あるいは起点側付加レジスタで検査信号をタイミング信
号に基づいて発生し、該発生した検査信号が上記半導体
集積回路の設計上の性能に基づく許容遅延時間内にその
終点側レジスタあるいは終点側付加レジスタに伝播した
か否かを上記タイミング信号に基づいて検出する遅延判
定処理と、上記検査信号が上記許容遅延時間内に伝播し
たとき、該被検査信号伝播経路を構成する、該経路上の
論理素子により分離される部分経路に対して、上記許容
遅延時間と該各部分経路の設計上の遅延時間とに基づい
て最大遅延時間を導出する最大遅延時間導出処理と、上
記最大遅延時間が割り当てられた部分経路のみから構成
され、かつ各部分経路の最大遅延時間の総和が上記許容
遅延時間以下である未検査信号伝播経路を、検査処理の
不要な検査済信号伝播経路と判定する検査済判定処理と
を含み、上記遅延判定処理では、上記起点側付加レジス
タで検査信号を発生する際には、該起点側付加レジスタ
と終点側レジスタとの間での設計上の遅延時間が、上記
タイミング信号により決まる計測時間を超えない範囲
で、上記起点側遅延回路における最大の遅延時間を有す
る遅延回路を選択するものである。

【００３２】この発明（請求項１３）は、請求項１０記
載の半導体集積回路に対して、該回路における起点側レ
ジスタ及び起点側付加レジスタと終点側レジスタとの
間、並びに起点側レジスタと終点側レジスタ及び終点側
付加レジスタとの間に位置する複数の信号伝達経路の故
障を検出するための検査処理を施す方法であって、上記
検査処理の対象となる被検査信号伝播経路の起点側レジ
スタあるいは起点側付加レジスタで検査信号をタイミン
グ信号に基づいて発生し、該発生した検査信号が上記半
導体集積回路の設計上の性能に基づく許容遅延時間内に
その終点側レジスタあるいは終点側付加レジスタに伝播
したか否かを上記タイミング信号に基づいて検出する遅
延判定処理と、上記検査信号が上記許容遅延時間内に伝
播したとき、該被検査信号伝播経路を構成する、該経路
上の論理素子により分離される部分経路に対して、上記
許容遅延時間と該各部分経路の設計上の遅延時間とに基
づいて最大遅延時間を導出する最大遅延時間導出処理
と、上記最大遅延時間が割り当てられた部分経路のみか
ら構成され、かつ各部分経路の最大遅延時間の総和が上
記許容遅延時間以下である未検査信号伝播経路を、検査
処理の不要な検査済信号伝播経路と判定する検査済判定
処理とを含み、上記遅延判定処理では、上記終点側付加
レジスタで検査信号を観測する際には、該起点側レジス
タと終点側付加レジスタとの間での設計上の遅延時間
が、上記タイミング信号により決まる計測時間を超えな
い範囲で、上記終点側遅延回路における最大の遅延時間
を有する遅延回路を選択するものである。

【００３３】この発明（請求項１４）は、請求項９記載
の半導体集積回路に対して、該回路における起点側レジ
スタ及び起点側付加レジスタと終点側レジスタとの間、
並びに起点側レジスタと終点側レジスタ及び終点側付加
レジスタとの間に位置する複数の信号伝達経路の故障を
検出するための検査処理を施す方法であって、タイミン
グ信号として、周期が異なる複数のクロック信号から、
上記被検査信号伝播経路に設定されている設計上の遅延
時間より短くない最小の周期を有するクロック信号を選
択し、上記被検査信号伝播経路の起点側及び終点側のレ
ジスタに上記タイミング信号を入力し、上記被検査信号
伝播経路の起点側レジスタあるいは起点側付加レジスタ
で発生した検査信号が、上記最小周期内にその終点側レ
ジスタあるいは終点側付加レジスタに伝播したか否かを
検出する遅延判定処理と、上記検査信号が上記最小周期
内に伝播したとき、該被検査信号伝播経路を構成する、
該経路上の論理素子により分離される部分経路に対し
て、上記最小周期と該各部分経路の設計上の遅延時間と
に基づいて最大遅延時間を導出する最大遅延時間導出処
理と、上記最大遅延時間が割り当てられた部分経路のみ
から構成され、かつ各部分経路の最大遅延時間の総和が
上記半導体集積回路の設計上の性能に基づく許容遅延時
間以下である未検査信号伝播経路を、検査処理の不要な
検査済信号伝播経路と判定する検査済判定処理とを含
み、上記遅延判定処理では、上記起点側付加レジスタで
検査信号を発生する際には、該起点側付加レジスタと終
点側レジスタとの間での設計上の遅延時間が、上記タイ
ミング信号により決まる計測時間を超えない範囲で、上
記起点側遅延回路における最大の遅延時間を有する遅延
回路を選択するものである。

【００３４】この発明（請求項１５）は、請求項１０記
載の半導体集積回路に対して、該回路における起点側レ
ジスタ及び起点側付加レジスタと終点側レジスタとの
間、並びに起点側レジスタと終点側レジスタ及び終点側
付加レジスタとの間に位置する複数の信号伝達経路の故
障を検出するための検査処理を施す方法であって、タイ
ミング信号として、周期が異なる複数のクロック信号か
ら、上記被検査信号伝播経路に設定されている設計上の
遅延時間より短くない最小の周期を有するクロック信号
を選択し、上記被検査信号伝播経路の起点側及び終点側
のレジスタに上記タイミング信号を入力し、上記被検査
信号伝播経路の起点側レジスタあるいは起点側付加レジ
スタで発生した検査信号が、上記最小周期内にその終点
側レジスタあるいは終点側付加レジスタに伝播したか否
かを検出する遅延判定処理と、上記検査信号が上記最小
周期内に伝播したとき、該被検査信号伝播経路をする、
該経路上の論理素子により分離される部分経路に対し
て、上記最小周期と該各部分経路の設計上の遅延時間と
に基づいて最大遅延時間を導出する最大遅延時間導出処
理と、上記最大遅延時間が割り当てられた部分経路のみ
から構成され、かつ各部分経路の最大遅延時間の総和が
上記半導体集積回路の設計上の性能に基づく許容遅延時
間以下である未検査信号伝播経路を、検査処理の不要な
検査済信号伝播経路と判定する検査済判定処理とを含
み、上記遅延判定処理では、上記終点側付加レジスタで
検査信号を観測する際には、該起点側レジスタと終点側
付加レジスタとの間での設計上の遅延時間が、上記タイ
ミング信号により決まる計測時間を超えない範囲で、上
記終点側遅延回路における最大の遅延時間を有する遅延
回路を選択するものである。

【００３５】この発明（請求項１６）に係る半導体集積
回路は、入力信号をタイミング信号に基づいて保持する
複数のレジスタと、所定のレジスタとの間で信号の授受
を行う、複数の信号伝播経路を含む論理回路とを搭載し
た半導体集積回路であって、上記論理回路として、所定
の２つのレジスタ間に位置する複数の信号伝達経路と、
上記複数の信号伝播経路のうちの一部または全部の信号
伝播経路が上記２つのレジスタ間で収斂する再収斂点を
形成する論理素子とを有し、上記所定の２つのレジスタ
の一方が、上記信号伝播経路の故障検査時に検査信号を
発生する起点レジスタであり、その他方が、上記信号伝
播経路の故障検査時に上記起点レジスタから出力される
検査信号を上記信号伝播経路を介して受け取る終点レジ
スタである論理回路を備えるとともに、上記起点レジス
タにて検査信号を発生するタイミング、及び終点レジス
タにて検査信号を観測するタイミングを決定するための
検査クロックを上記各レジスタに出力する検査タイミン
グ生成部を備え、該検査タイミング生成部は、外部から
のタイミング選択信号に基づいて、所定の周波数の検査
クロックを発生するものである。

【００３６】この発明（請求項１７）は、請求項１６記
載の半導体集積回路において、上記検査タイミング生成
部を、一定の周波数を有する基準クロックを分周して分
周クロックを生成する、分周率の異なる複数の分周器を
有し、上記タイミング選択信号に基づいて、上記基準ク
ロックあるいは所定の分周器で分周された分周クロック
を上記検査クロックとして出力するものである。

【００３７】この発明（請求項１８）は、請求項１６記
載の半導体集積回路において、上記検査タイミング生成
部は、一定周波数を有する基準クロックを遅延して遅延
クロックを生成する、遅延時間の異なる複数の遅延回路
を有し、上記検査クロックとして出力する基準クロック
あるいは遅延クロックを、上記タイミング選択信号によ
り、基準クロックの立ち上がりあるいは立ち下がり後に
他の遅延クロックに切り換えて、上記基準クロックの周
期より短い周期を有する擬似的な検査クロックを生成す
るものである。

【００３８】この発明（請求項１９）に係る半導体集積
回路の検査方法は、入力信号をタイミング信号に基づい
て保持する複数のレジスタと、所定のレジスタとの間で
信号の授受を行う、複数の信号伝播経路を含む論理回路
とを搭載した半導体集積回路に対して、２つのレジスタ
間に位置する複数の信号伝達経路の故障を検出するため
の検査処理を施す方法であって、上記半導体集積回路と
同一構成を有する、コンピュータにより構成された擬似
半導体集積回路に対して検査処理を行う予備検査処理
と、上記予備検査処理の結果に基づいて、実際の半導体
集積回路に対して検査処理を行う本検査処理とを含み、
上記予備検査処理を、上記擬似半導体集積回路における
２つのレジスタ間に位置する、上記検査処理の対象とな
る予め定められた所定数の信号伝播経路のうちから、上
記検査処理が施されていない未検査信号伝播経路を被検
査信号伝播経路として選択する経路選択処理と、該被検
査信号伝播経路を構成する、該経路上の論理素子により
分離される部分経路を全て故障なしとし、上記故障なし
とされた部分経路のみから構成される未検査の信号伝播
経路を、検査処理が不要な検査済信号伝播経路と判定す
る検査不要判定処理とを含むものとし、上記本検査処理
を、該予備検査処理に含まれる検査済判定処理にて検査
不要と判定された擬似半導体集積回路における信号伝播
経路以外の信号伝播経路に対応する、実際の半導体集積
回路における信号伝播経路に対して、その起点側及び終
点側のレジスタに、該信号伝播経路に設定されている設
計上の遅延時間に応じた間隔でタイミング信号を入力
し、上記起点側レジスタで発生した検査信号が、上記設
計上の遅延時間内に終点側レジスタに伝播したか否かを
判定する遅延判定処理を施すものとしたものである。

【００３９】この発明（請求項２０）に係る半導体集積
回路の検査方法は、入力信号をタイミング信号に基づい
て保持する複数のレジスタと、所定のレジスタとの間で
信号の授受を行う、複数の信号伝播経路を含む論理回路
とを搭載した半導体集積回路に対して、２つのレジスタ
間に位置する複数の信号伝達経路の故障を検出するため
の検査処理を施す方法であって、上記半導体集積回路と
同一構成を有する、コンピュータにより構成された擬似
半導体集積回路に対して検査処理を行う予備検査処理
と、上記予備検査処理の結果に基づいて、実際の半導体
集積回路に対して検査処理を行う本検査処理とを含み、
上記予備検査処理を、上記擬似半導体集積回路における
２つのレジスタ間に位置する、上記検査処理の対象とな
る予め定められた所定数の信号伝播経路のうちから、上
記検査処理が施されていない未検査信号伝播経路を被検
査信号伝播経路として選択する経路選択処理と、該被検
査信号伝播経路を構成する、該経路上の論理素子により
分離される部分経路に対して、上記半導体集積回路の設
計上の性能に基づく許容遅延時間と該各部分経路の設計
上の遅延時間とに基づいて最大遅延時間を導出する最大
遅延時間導出処理と、上記最大遅延時間が割り当てられ
た部分経路のみから構成され、かつ各部分経路の最大遅
延時間の総和が上記許容遅延時間以下である未検査の信
号伝播経路を、検査処理の不要な検査済信号伝播経路と
判定する検査不要判定処理とを含むものとし、上記本検
査処理を、該予備検査処理に含まれる検査済判定処理に
て検査不要と判定された擬似半導体集積回路における信
号伝播経路以外の信号伝播経路に対応する、実際の半導
体集積回路における信号伝播経路に対して、その起点側
及び終点側のレジスタに、該信号伝播経路に設定されて
いる設計上の性能に基づく許容遅延時間に応じた間隔で
タイミング信号を入力し、上記起点側レジスタで発生し
た検査信号が、上記許容遅延時間内にその終点側レジス
タに伝播したか否かを判定する遅延判定処理を施すもの
としたものである。

【００４０】この発明（請求項２１）は、請求項１９ま
たは２０記載の半導体集積回路の検査方法において、上
記擬似半導体集積回路及び実際の半導体集積回路は、上
記論理回路として、所定の２つのレジスタ間に位置する
複数の信号伝達経路と、上記複数の信号伝播経路のうち
の一部または全部の信号伝播経路が上記２つのレジスタ
間にて収斂する再収斂点を形成する論理素子とを有し、
記所定の２つのレジスタの一方は、上記信号伝播経路の
故障検査時に検査信号を発生する起点側レジスタであ
り、その他方は、上記信号伝播経路の故障検査時に上記
起点側レジスタから出力される検査信号を上記信号伝播
経路を介して受け取る終点側レジスタであり、上記論理
素子には、上記信号伝播経路の故障検査時に検査信号を
上記論理素子に出力する起点側付加レジスタ、及び上記
信号伝播経路の故障検査時に上記論理素子から出力され
る検査信号を受け取る終点側付加レジスタの両方または
一方が接続されている論理回路を搭載したものである。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （実施の形態１）図１及び図２は、本発明の実施の形態
１による半導体集積回路及びその検査方法について説明
するための図であり、図１は上記半導体集積回路におけ
る検査回路を示し、図２は検査のフローを示している。
図１において、１００は本実施の形態１の半導体集積回
路における、信号伝播経路での遅延時間の検査が行われ
る検査回路である。

【００４２】この検査回路１００は、信号伝播経路の検
査の対象となる論理回路１００ａと、論理回路１００ａ
に入力する検査信号を発生する検査信号発生点を構成す
るレジスタ２０１と、論理回路１００ａから出力される
検査信号を観測する検査信号観測点を構成するレジスタ
２０２及び２０３と、上記検査信号発生点及び検査信号
観測点に動作タイミング（つまり検査信号の発生タイミ
ング及び検査信号の観測タイミング）を指定するための
検査クロックを生成する検査タイミング生成部２１０と
を有している。

【００４３】また、上記論理回路１００ａは、上記検査
信号の再収斂点を構成する論理素子２０９と、該論理素
子２０９と検査信号発生点２０１との間に位置する部分
経路２０４，２０５と、該論理素子２０９と検査信号観
測点２０２との間に位置する部分経路２０６，２０７
と、該論理素子２０９と検査信号観測点２０３との間に
位置する部分経路２０８とを有している。

【００４４】そして、上記検査回路１００では、信号伝
播経路は、検査信号発生点２０１から２つの部分経路２
０４，２０５に分岐し、これらの部分経路２０４、２０
５は再収斂点２０９で再収斂している。そしてさらに、
上記信号伝播経路は、再収斂点２０９から３つの部分経
路２０６，２０７，２０８に分岐し、部分経路２０６，
２０７は検査信号観測点２０２の直前で再度再収斂し、
部分経路２０８は検査信号観測点２０３に達している。

【００４５】また、ここでは、上記部分経路２０４，２
０５，２０６，２０７，２０８を信号が伝播するのに要
する時間，つまり各部分線路の設計上の遅延時間は、そ
れぞれ４ｎ秒、２ｎ秒、４ｎ秒、２ｎ秒、４ｎ秒となっ
ている。なお、一般に、部分経路は、図３に示すよう
に、信号伝播経路の起点および終点、再収斂点の論理素
子１００１、または再収斂点の出力側の分岐点の論理素
子１００２、またはそれらの間にある論理素子１００３
を起点または終点とすることが望ましい。また、一般
に、上記部分経路中および部分経路の起点、終点には、
信号を伝播させる信号線と論理素子が存在し、また信号
が所定の部分経路を伝播するよう部分経路を活性化する
ための活性化信号を供給するための制御信号線も存在す
るが、説明の簡明にするために省略している。

【００４６】また、上記検査タイミング生成部２１０
は、検査信号発生点２０１で検査信号を発生するタイミ
ングを指定する検査クロックと、検査信号観測点２０２
で信号伝播経路の状態を観測するタイミングを指定する
検査クロックを発生する構成となっている。なお、本実
施の形態１では、検査回路として、検査タイミング生成
部２１０を半導体集積回路中に構成したものを示した
が、上記検査タイミング生成部としては、外部のテスタ
内に構成されたもの、または検査用のボード上に構成さ
れたものを用いてもよい。なお、図１では、テスタは省
略している。

【００４７】次に作用効果について説明する。このよう
な構成の検査回路を搭載した半導体集積回路の検査につ
いて説明する。図２は、本実施の形態１の半導体集積回
路の検査のフローを示す図である。以下検査の手順をフ
ローチャートを参照しながら説明する。なお、以下に示
される検査の手順は、半導体集積回路をテストする装置
（テスタ）のコマンドおよびテストプログラムにより実
現され、テスタにより実際の検査が実施される。

【００４８】まず、半導体集積回路における複数の信号
伝播経路の内から、検査の対象とする信号伝播経路が選
択され、さらに、選択された信号伝播経路における、外
部入力，外部出力または再収斂点にて分割された部分経
路が決定される（ステップＳ１００）。

【００４９】本実施の形態１では、検査対象となる信号
伝播経路として、以下の第１〜第６の６つの信号伝播経
路が選択される。第１の信号伝播経路は、部分経路２０
４，論理素子２０９，部分経路２０６からなる。第２の
信号伝播経路は、部分経路２０４，論理素子２０９，部
分経路２０７からなる。第３の信号伝播経路は、部分経
路２０５，論理素子２０９，部分経路２０６からなる。
第４の信号伝播経路は、部分経路２０５，論理素子２０
９，部分経路２０７からなる。第５の信号伝播経路は、
部分経路２０４，論理素子２０９，部分経路２０８から
なる。第６の信号伝播経路は、部分経路２０５，論理素
子２０９，部分経路２０８からなる。従って、ここで
は、検査対象となる信号伝播経路を構成する部分経路
は、部分経路２０４〜２０８の５つ存在することとな
る。

【００５０】次に、検査対象の信号伝播経路のうちか
ら、検査済みでない信号伝播経路が一つ選択される。こ
こでは、第１の信号伝播経路が選択されるものとする
（ステップＳ１０１）。

【００５１】そして、上記選択された第１の信号伝播経
路について、その検査信号発生点２０１にて発生した検
査信号が設計上の遅延時間だけ遅れて検査信号観測点２
０２に伝播したか否かの検査が行われる（ステップＳ１
０２）。

【００５２】具体的には、検査信号が、テスタの制御に
より発生される検査タイミング生成部２１０からのクロ
ック信号のタイミングに基づいて検査信号発生点２０１
にセットされ、テスタの制御により発生される検査タイ
ミング生成部２１０からのクロック信号のタイミングに
基づいて検査信号発生点２０１にて検査信号が出力され
る。そしてテスタの制御により発生される検査タイミン
グ生成部２１０からのクロック信号のタイミングに基づ
いて、検査信号観測点２０２にて上記検査信号が観測さ
れる。

【００５３】その観測結果は、直ちに、または半導体集
積回路中に一旦記憶された後に上記検査信号観測点から
外部に出力され、外部のテスタにて、検査信号発生点２
０１から出力した検査信号と、検査信号観測点にて観測
された検査信号とが比較される。これにより上記信号伝
播経路の検査が行われる。ただし、以下では、説明の簡
略化のため、検査信号の検査は、検査信号観測点にて行
われるものとする。この場合、具体的には、検査信号発
生点２０１からの検査信号が、第１の信号伝播経路に対
する設計上の遅延時間８ｎ秒（４ｎ秒＋４ｎ秒）だけ遅
れて伝播したか否かが検査信号観測点２０２にて検査さ
れる。

【００５４】上記ステップＳ１０２での検査の結果、検
査に不合格であった場合には、半導体集積回路を不良と
して検査を終了し、一方、検査に合格した場合には、ス
テップＳ１０１で選択された信号伝播経路を構成する部
分経路（この場合、部分経路２０４および部分経路２０
６）が故障無しと判定される（ステップＳ１０３）。

【００５５】続いて、故障無しとされた部分経路からな
る、検査済みでない未検査信号伝播経路が検査済みとさ
れる（ステップＳ１０４）。この場合、部分経路２０４
及び２０６から構成される第１の信号伝播経路（被検査
信号伝播経路）が検査済みとされる。

【００５６】さらに、全ての信号伝播経路について検査
済みとなったか否かが判定され（ステップＳ１０５）、
信号伝播経路が全て検査済みである場合には、半導体集
積回路を、本検査項目（遅延故障）について合格・良品
判定が行われる。一方、未検査の信号伝播経路が存在す
る場合には、ステップＳ１０１〜Ｓ１０５の処理が繰り
返し行われる。この場合は、未検査の信号伝播経路が存
在するので、検査処理はステップＳ１０１の処理に戻
る。

【００５７】次に、ステップＳ１０１にて第４の信号伝
播経路が選択されたものとすると、同様にステップＳ１
０２にて、検査信号がこの信号伝播経路を４ｎ秒（２ｎ
秒＋２ｎ秒）だけ遅れて伝播するか否かの検査が行わ
れ、上記遅延時間通り遅れて検査信号が伝播しておれ
ば、ステップＳ１０３にて部分経路２０５および２０７
が故障無しとされる。続いて、ステップＳ１０４では、
新たに部分経路２０５及び２０７が故障無しと判定され
たことによって、第２，第３，第４の信号伝播経路が検
査済みとされる。そしてステップＳ１０５にて、全ての
信号伝播経路について検査済みとなったかが判定され、
全ての信号伝播経路が検査済みでない場合は、再度ステ
ップＳ１０１の処理が行われる。

【００５８】次にステップＳ１０１にて、第５の信号伝
播経路が選択されたものとすると、同様にステップＳ１
０２で検査信号が８ｎ秒（４ｎ秒＋４ｎ秒）だけ遅れて
上記第５の信号伝播経路を伝播するか否かの検査が行わ
れ、時間内に検査信号が伝播しているときは、ステップ
Ｓ１０３にて、部分経路２０４及び２０８が故障無しと
される。

【００５９】ステップＳ１０４では、新たに部分経路２
０８が故障無しと判定されたことから、第５，第６の信
号伝播経路が検査済みとなる。これにより全ての信号伝
播経路が検査済みとなるので、ステップＳ１０５では、
本検査項目について合格判定がなされ検査処理が終了す
る。

【００６０】このように本実施の形態１によれば、半導
体集積回路における複数の信号伝播経路から検査対象と
する複数の信号伝播経路を選択し、選択した信号伝播経
路に対応する設計上の遅延時間に応じたタイミングで、
検査信号発生点からの検査信号の出力と、検査信号観測
点での検査信号の観測を行うようにしたので、検査信号
発生点と検査信号観測点の間に位置する信号伝播経路
が、検査信号がその経路の設計上の遅延時間だけ遅れて
伝播したか否かを検査することが可能となる。これによ
り、検査信号が信号伝播経路をその設計上の遅延時間だ
け要して伝播したことを検出することで、上記信号伝播
経路を構成する全ての部分経路を故障なしと判定するこ
とができる。この結果、全ての信号伝播経路を検査対象
とする従来の検査方法に比べて、検査対象とする信号伝
播経路の数を削減することが可能となる。

【００６１】なお、本実施の形態１では、全ての信号伝
播経路が検査済みとなった場合に本検査項目について合
格・良品と判定していたが、当然、予め決めておいた信
号伝播経路数が検査済みとなった場合に合格判定が可能
であることは言うまでもない。また、本実施の形態１で
は終了判定基準に信号伝播経路の数を用いたが、部分経
路数を用いても本質的な違いはない。

【００６２】また、予め決めておいた信号伝播経路数に
基づいて検査を終了する場合には、検査を行った信号伝
播経路だけでなく、検査済み相当の信号伝播経路を確認
することが可能となっていることから、正確に検査の質
(全信号伝播経路中のどれだけの信号伝播経路の信号伝
播を確認したか)を把握することが可能となる効果が得
られる。

【００６３】（実施の形態２）図４は、本発明の実施の
形態２による半導体集積回路の検査方法を説明するため
の図であり、検査処理のフローを示している。この実施
の形態２では、半導体集積回路の構成は、上記実施の形
態１のものと同一の構成となっている。ただし、この実
施の形態２では、半導体集積回路は、１００ＭＨｚのク
ロックによる動作が可能な設計上(実用上)の性能を有す
るものとする。言い換えると、論理回路では、レジスタ
間のデータの授受が１クロックの期間で行われるよう設
計されるため、レジスタ間での信号伝播に要する許容時
間は１０ｎ秒となる。

【００６４】また、検査タイミング生成部２１０は、検
査信号発生点と検査信号観測点に検査のタイミングを指
定する検査クロックとして、２００ＭＨｚ（周期５ｎ
秒）のクロックと１００ＭＨｚ（周期１０ｎ秒）のクロ
ックを発生可能な構成となっている。

【００６５】図５は、この実施の形態２の半導体集積回
路に搭載されている検査タイミング生成部２１０ａを説
明するためのブロック図である。この検査タイミング生
成部２１０ａは、２００ＭＨｚの基本クロック４０１を
分周して、１００ＭＨｚの分周クロック４０５を発生す
る分周器４０３と、外部のテスタなどからの周波数選択
信号４０２により、上記基本クロック４０１と分周クロ
ック４０５の一方を選択して検査クロック４０６として
出力する選択回路４０４とから構成されている。ここで
は、上記検査タイミング生成部２１０ａは半導体集積回
路の内部に構成されているが、上記のような構成の検査
タイミング生成部２１０ａは、検査用ボード上に構成す
ることも可能である。

【００６６】次に検査処理について説明する。まず、半
導体集積回路における複数の信号伝播経路の内から、検
査の対象とする信号伝播経路が選択され、さらに、選択
された信号伝播経路は、外部入力，外部出力または再収
斂点にて分割されて部分経路が決定される（ステップＳ
３００）。

【００６７】本実施の形態２では、実施の形態１と同
様、検査対象となる信号伝播経路として、上記第１〜第
６の６つの信号伝播経路が選択される。従って、検査対
象となる信号伝播経路を構成する部分経路は、上記実施
の形態１と同様、部分経路２０４〜２０８の５つ存在す
ることとなる。

【００６８】次に、検査対象の信号伝播経路のうちか
ら、検査済みでない信号伝播経路が一つ選択される。こ
こでは、第１の信号伝播経路が選択されるものとする
（ステップＳ３０１）。

【００６９】次に、ステップＳ３０２では、検査信号発
生点（レジスタ２０１）にて検査信号を発生するタイミ
ング、及び検査信号観測点（レジスタ２０２）にて検査
信号を観測するタイミングとして、上記第１の信号伝播
経路での設計上の遅延時間以上であって、検査タイミン
グ生成部２１０ａにて発生可能な最少の周期の検査クロ
ックを選択し、選択された検査クロックを上記検査信号
発生点及び検査信号観測点に出力する。そして、この検
査クロックの１周期に相当する遅延時間の範囲内で、検
査クロックが上記検査信号発生点から検査信号観測点ま
で伝播したか否かの検査が行われる。また、この検査後
には、検査対象となった信号伝播経路が検査済みとされ
る。

【００７０】例えば、上記第１の信号伝播経路の設計上
の遅延時間は、実施の形態１で示したように、８ｎ秒
（４ｎ秒＋４ｎ秒）であることから、上記検査タイミン
グ生成部２１０ａでは、１００ＭＨｚの検査クロックが
選択され、検査信号発生点２０１からの検査信号が１０
ｎ秒以内に検査信号観測点２０２に伝播したか否かが検
査信号観測点２０２にて検査される。

【００７１】ステップＳ３０３では、ステップＳ３０２
の検査にて不合格と判定された場合には、半導体集積回
路を不良として検査を終了する。一方、合格と判定され
た場合には、検査した第１の信号伝播経路を構成する各
部分経路２０４及び２０６毎に、製造上の原因のために
遅延時間が増加している可能性を考慮して最大遅延時間
を求める。そして、この最大遅延時間が既に検査対象の
信号伝播経路を構成する部分経路に割り付けられている
最大遅延より小さい場合、あるいは、まだ検査対象の信
号伝播経路における部分経路に最大遅延時間がまだ割り
付けられていない場合には、今回の検査により求められ
た最大遅延時間がその部分経路に割り付けされる。

【００７２】具体的には、上記検査では、検査クロック
の周期が１０ｎ秒であり、部分経路２０６の設計上の遅
延時間が４ｎ秒であることから、部分経路２０４には、
６ｎ秒（１０ｎ秒―４ｎ秒）が割り付けられる。同様に
部分経路２０６にも６ｎ秒が割り付けられる。

【００７３】続いて、ステップＳ３０４では、部分経路
に割り付けられた最大遅延の総和が設計上の性能を損な
わない遅延量（本実施の形態では１０ｎ秒）以下とな
る、検査が施されていない未検査の信号伝播経路が検査
済みの信号伝播経路とされる。上記第１の信号伝播経路
の検査が終了した時点では、検査済みと見なされる未検
査の信号伝播経路はない。

【００７４】次にステップＳ３０５では、検査対象とな
る全ての信号伝播経路が検査済みの信号伝播経路となっ
たか否かが判定される。この結果、全て検査済みである
場合には、半導体集積回路に対して本検査項目について
の合格・良品判定が行われる。一方、未検査の信号伝播
経路が存在する場合には、上記ステップＳ３０１〜Ｓ３
０５の処理が繰り返し行われる。この場合は、未検査の
信号伝播経路が存在するのでステップ３０１に戻る。次
に上記ステップＳ３０１にて第４の信号伝播経路が選択
されたものとする。

【００７５】続くステップＳ３０２では、第４の信号伝
播経路に対する設計上の遅延時間が４ｎ秒（２ｎ秒＋２
ｎ秒）であることから、検査クロックとしては２００Ｍ
Ｈｚの検査クロックが選択され、上記検査クロックが検
査信号発生点２０１から５ｎ秒以内に検査信号観測点２
０２へ伝播したか否かが検査信号観測点２０２で判定さ
れ、該第４の信号伝播経路は検査済みとされる。

【００７６】次にステップＳ３０３では、ステップＳ３
０２で第４の信号伝播経路が検査に合格したものであっ
た場合には、検査クロックの周期が５ｎ秒であり、第４
の信号伝播経路における部分経路２０７に対する設計上
の遅延時間が２ｎ秒であることから、該第４の信号伝播
経路における部分経路２０５には、最大遅延時間として
３ｎ秒（５ｎ秒―２ｎ秒）が割付けられる。同様に上記
部分経路２０７にも最大遅延時間として３ｎ秒が割り付
けられる。

【００７７】さらにステップＳ３０４では、第２の信号
伝播経路の最大遅延時間の総和が９ｎ秒（６ｎ秒（部分
経路２０４の最大遅延時間）＋３ｎ秒（部分経路２０７
の最大遅延時間））となる。また第３の信号伝播経路の
最大遅延時間の総和が９ｎ秒（６ｎ秒（部分経路２０５
の最大遅延時間）＋３ｎ秒（部分経路２０６の最大遅延
時間））となり、半導体集積回路の設計上の性能を損な
わない遅延時間（１０ｎ秒）以下となることから、上記
第２，第３の信号伝播経路２、３が検査済みされる。

【００７８】次にステップＳ３０５で、全ての信号伝播
経路について検査済みとなったか否かが判定される。こ
の場合、第５，第６の信号伝播経路が未検査であるた
め、再度ステップＳ３０１〜Ｓ３０５の処理が行われ
る。

【００７９】さらに、ステップＳ３０１にて第５の信号
伝播経路が選択されたものとすると、同様にステップＳ
３０２では、１００ＭＨｚ（周期１０ｎ秒）の検査クロ
ックを用いて、該検査クロックが１０ｎ秒以内に検査信
号発生点から第５の信号伝播経路を介して検査信号観測
点へ伝播するか否かの検査が行われ、第５の信号伝播経
路が検査済みとされる。

【００８０】ステップＳ３０３では、検査信号の周期が
１０ｎ秒であり、部分経路２０４及び２０８の設計上の
遅延が双方ともに４ｎ秒であることから、双方共に最大
遅延時間として６ｎ秒が割りつけられる。このとき、最
大遅延時間の割付は部分経路２０８のみに対して行わ
れ、部分経路２０４に対しては、今回割りつけられた最
大遅延時間（６ｎ秒）が、上記部分経路２０４に対して
既に割り付けられている最大遅延時間（６ｎ秒）より小
さくないので、この部分経路２０４に対しては、新たな
割付は行われない。

【００８１】ステップＳ３０４では、第６の信号伝播経
路の最大遅延時間の総和が９ｎ秒（３ｎ秒（部分経路２
０５の最大遅延時間）＋６ｎ秒（部分経路２０８の最大
遅延時間））となり、上記第６の信号伝播経路は、半導
体集積回路の設計上の性能を損なわない遅延量（１０ｎ
秒）以下となることから、この第６の信号伝播経路が検
査済みとされる。

【００８２】そして、ステップＳ３０５では、全ての信
号伝播経路が検査済みとなったので、本検査項目につい
て合格判定がなされ、検査処理が終了する。

【００８３】このように本実施の形態２によれば、検査
を行った信号伝播経路を構成する部分経路毎に最大遅延
時間を求め、最大遅延時間の総和が半導体集積回路に対
する設計上の性能を損なわない信号伝播経路を検査済み
とするようにしたので、全ての信号伝播経路が検査の対
象とする従来の検査方法に対して、検査する信号伝播経
路の数を削減することが可能となる。

【００８４】また、この実施の形態２では、実施の形態
１の検査方法と比較して、検査用のクロックの種別が少
なくてすみ、検査用テスタとして安価なものを使用する
ことが可能となる。

【００８５】なお、本実施の形態２では、全ての信号伝
播経路が検査済みとなった場合に本検査項目について合
格・良品と判定していたが、当然、予め決めておいた信
号伝播経路数が検査済みとなったときに合格判定を行う
ことが可能であることは言うまでもない。また、本実施
の形態２において、部分経路に対する設計上の遅延時間
は、製造上変動しうる（変動の可能性の高い）遅延時間
の最小値でもよい。

【００８６】また、予め決めておいた信号伝播経路数に
基づいて検査を終了する場合には、検査を行った信号伝
播経路だけでなく、検査済み相当の信号伝播経路を確認
することが可能となっていることから、正確に検査の質
(全信号伝播経路中のどれだけの信号伝播経路の信号伝
播を確認したか)を把握することが可能となる効果が得
られる。また、本実施の形態２では、複数のタイミング
の検査クロックを用いたが単一のクロックの場合にも適
用できることは言うまでもない。また上記実施の形態２
の検査処理は、半導体集積回路のテスタのコマンドおよ
びテストプログラムにより実現され、実際の検査が実施
される。

【００８７】さらに、上記実施の形態２では、検査タイ
ミング生成部として、２００ＭＨｚの検査クロックを分
周する分周器を有し、１００ＭＨｚの検査クロックと２
００ＭＨｚの検査クロックを選択して出力する構成のも
のを示したが、検査タイミング生成部の構成はこれに限
るものではない。

【００８８】例えば、上記検査タイミング生成部は、上
記分周器の代わりに遅延素子を備え、周期の異なる３種
類以上の検査クロックを発生可能な構成としてもよい。

【００８９】図６(a)はこのような遅延素子を用いた検
査タイミング生成部の構成を示している。この検査タイ
ミング生成部２１０ｂは、基本クロック５０１を遅延さ
せずに出力するとともに、該基本クロック５０１に基づ
いて、遅延時間の異なる第１，第２，第３の遅延クロッ
ク５０３ａ，５０３ｂ，５０３ｃを発生する遅延クロッ
ク生成部５０３と、該遅延クロック生成部５０３から出
力される基本クロック５０１及び第１〜第３の遅延クロ
ック５０３ａ〜５０３ｃのうちの１つを周波数選択信号
５０２に基づいて選択して検査クロック５０５として出
力する選択回路５０４とから構成されている。

【００９０】上記遅延クロック生成部５０３は、第１，
第２，第３の３つの遅延回路１０，２０，３０を有して
おり、第１の遅延回路１０は、１つの遅延素子Ｄ１１か
らなり、第２の遅延回路２０は、直列接続の２つの遅延
素子Ｄ２１，Ｄ２２からなり、第３の遅延回路３０は、
直列接続の４つの遅延素子Ｄ３１，Ｄ３２，Ｄ３３，Ｄ
３４からなる。ここで、上記各遅延素子での信号の遅延
時間は同一である。従って、上記第２の遅延回路２０の
遅延時間では、第１の遅延回路１０の遅延時間の２倍で
あり、さらに上記第３の遅延回路３０の遅延時間は、第
２の遅延回路２０の遅延時間の２倍となっている。な
お、上記遅延回路の種類（遅延時間の異なるもの）は、
３つに限らず、さらに多くてもよい。

【００９１】このような構成の遅延クロック生成部５０
３では、周期Ｔｏの基本クロック５０１の所定の立ち上
がりタイミングから該基本クロックの半周期に相当する
時間が経過した後（立ち下がり後）の所定のタイミング
にて、周波数選択信号５０２により選択回路５０４で選
択されるクロックを、基本クロック５０１から第３の遅
延クロック５０３ｃに切り換えることにより、基本クロ
ックとは周期が異なる疑似検査クロック５０５が、上記
選択回路５０４から出力される（図６(b)参照）。この
疑似検査クロック５０５では、その周期Ｔｇは、基本ク
ロックの立ち上がりタイミングから第３の遅延クロック
５０３ｃの立ち上がりタイミングまでの時間となってい
る。なお、疑似検査クロックの周期は、上記選択回路５
０４にて選択する遅延クロックを変更することにより、
変更することができる。

【００９２】このような構成の検査タイミング生成部２
１０ｂでは、図５に示した検査タイミング生成部２１０
ａに比べて検査クロックの周期をより詳細に設定可能で
あることから、各部分経路の最大遅延時間としてより正
確な（小さい）ものを得ることができるようになる。こ
れにより信号伝播経路の最大遅延時間の総和が小さくな
り、１つの信号伝播経路に対する検査により、検査済み
となる信号伝播経路が増大することとなり、この結果、
実際に検査する信号伝播経路の数を削減することが可能
となる。

【００９３】一方、図５に示した検査タイミング生成部
２１０ａでは、周期が大きく異なる検査クロックが生成
されるため、大きく遅延の異なる信号伝播経路について
は設計上の遅延時間に近い周期の検査クロックを容易に
生成することが可能となるという利点がある。なお、こ
れら、二つの検査タイミング生成部の構成を組合せて得
られる検査タイミング生成部では、双方の利点を得られ
ることは明らかである。

【００９４】（実施の形態３）図７及び図８は、本発明
の実施の形態３による半導体集積回路及びその検査方法
について説明するための図であり、図７は上記半導体集
積回路における検査回路を示し、図８は検査のフローを
示している。本実施の形態３の半導体集積回路では、設
計上(実用上)の性能は、１００ＭＨｚ（周期１０ｎ秒）
のクロックによる動作が可能なものとなっている。

【００９５】この上記半導体集積回路における検査回路
３００は、実施の形態１の検査回路１００の構成に加え
て、検査タイミング生成部２１０からの検査クロックを
受け、検査信号を発生する第２の検査信号発生点（起点
側付加レジスタ）６０１と、該検査信号発生点６０１か
らの検査信号を所定時間だけ遅延し、該遅延した検査信
号を再収斂点２０９に出力する遅延素子部６０３と、再
収斂点２０９から出力される検査信号を所定時間だけ遅
延する第２の遅延素子部６０４と、該第２の遅延素子部
６０４から出力される検査信号を観測する第２の検査信
号観測点（終点側付加レジスタ）６０２とを備えたもの
である。

【００９６】上記遅延素子部６０３は、上記第２の検査
信号発生点６０１からの検査信号を所定時間（６ｎ秒）
遅延する１つの遅延素子Ｄａからなる遅延回路６０３ａ
と、上記第２の検査信号発生点６０１からの検査信号を
所定時間（７ｎ秒）遅延する直列接続の２つの遅延素子
Ｄｂ１，Ｄｂ２からなる遅延回路６０３ｂと、該両遅延
回路６０３ａ及び６０３ｂの出力の一方を、外部のテス
タなどからの遅延時間選択信号６３３に基づいて選択し
て出力する選択回路６０３ｃとから構成されている。

【００９７】また、上記第２の遅延素子部６０４は、上
記再収斂点としての論理素子２０９からの検査信号を所
定時間（５ｎ秒）遅延する１つの遅延素子Ｄｃからなる
遅延回路６０４ａと、上記再収斂点としての論理素子２
０９からの検査信号を所定時間（８ｎ秒）遅延する直列
接続の２つの遅延素子Ｄｄ１，Ｄｄ２からなる遅延回路
６０４ｂと、上記各遅延回路６０４ａ及び６０４ｂの出
力の一方を、外部のテスタなどからの遅延時間選択信号
６４４に基づいて選択して出力する選択回路６０４ｃと
から構成されている。

【００９８】次に作用効果について説明する。この実施
の形態３の検査回路３００は、実施の形態１の検査回路
１００の構成に加えて、第２の検査信号発生点６０１お
よび第２の検査信号観測点６０２を備えているので、上
記検査回路には、１１個の信号伝播経路が形成されるこ
ととなる。

【００９９】第１の信号伝播経路は、部分経路２０４，
論理素子２０９，及び部分経路２０６からなり、第２の
信号伝播経路は、部分経路２０４，論理素子２０９，及
び部分経路２０７からなり、第３の信号伝播経路は、部
分経路２０５，論理素子２０９，及び部分経路２０６か
らなる。また、第４の信号伝播経路は、部分経路２０
５，論理素子２０９，及び部分経路２０７からなり、第
５の信号伝播経路は、部分経路２０４，論理素子２０
９，及び部分経路２０８からなり、第６の信号伝播経路
は、部分経路２０５，論理素子２０９，及び部分経路２
０８からなる。さらに、第７の信号伝播経路は、部分経
路２０４，論理素子２０９，及び遅延回路６０４からな
り、第８の信号伝播経路は、部分経路２０５，論理素子
２０９，及び遅延回路６０４からなり、第９の信号伝播
経路は、遅延回路６０３，論理素子２０９，及び部分経
路２０６からなる。また、第１０の信号伝播経路は、遅
延回路６０３，論理素子２０９，及び部分経路２０７か
らなり、第１１の信号伝播経路は、遅延回路６０３，論
理素子２０９，及び部分経路２０８からなる。但し、こ
こでは、第７，第８，第９，第１０，第１１の信号伝播
経路は、半導体集積回路の機能上不要であるために、遅
延故障無しの保証は必ずしも必要ではない。

【０１００】まず、本半導体集積回路の検査回路に対し
て、実施の形態１の検査処理と同様な検査処理を施す場
合について説明する。この検査回路３００では、再収斂
点２０９に検査信号を供給する検査信号発生点６０１
と、該再収斂点からの検査信号を観測する検査信号観測
点６０２とを備えているので、部分経路２０４及び２０
５に対しては上記再収斂点２０９が検査信号観測点とな
り、部分経路２０６，２０７及び２０８に対しては、上
記再収斂点２０９が検査信号発生点となる。

【０１０１】従って、この実施の形態３では、実施の形
態１の信号伝播経路を構成する個々の部分経路に対して
直接検査を施すことが可能となり、再収斂点の前段側の
所定の部分経路と、その後段側の所定の部分経路とを組
み合わせて得られる信号伝播経路に対して検査を施す場
合と比べて、検査回数を大幅に削減することができる。

【０１０２】ここでは、実質的に検査が必要な経路は、
部分経路２０４，２０５，２０６，２０７，２０８の合
計５つであり、従って、上記第７〜第１１の信号伝播経
路について実施の形態１と同様の検査処理を行うことに
より、上記第１〜第６のすべての信号伝播経路について
は検査を不要とできる。この結果、上記実施の形態１に
比べると実際に検査を施す経路の数が５つにまで削減さ
れる。なお、この場合には、上記遅延素子部では、適当
な遅延時間の遅延回路が選択されることとなる。

【０１０３】次に、実施の形態２と同様な検査処理を、
上記検査回路３００に対して遅延素子部６０３及び６０
４を利用して施す場合について説明する。図８は上記遅
延素子部を利用した検査処理のフローを示している。こ
のフローに基づく検査処理は、半導体集積回路のテスタ
のコマンドおよびテストプログラムにより実現され、実
際の検査が実施される。また、検査信号発生点と検査信
号観測点に検査のタイミングを指定する検査クロックと
して、１００ＭＨｚ（周期１０ｎ秒）の検査クロックを
用いるものとする。

【０１０４】まず、半導体集積回路における複数の信号
伝播経路の内から、検査の対象とする信号伝播経路が選
択され、さらに、選択された信号伝播経路は、外部入
力，外部出力または再収斂点にて分割されて部分経路が
決定される（ステップＳ７００）。

【０１０５】次に、ステップＳ７０１において、検査済
みでない信号伝播経路を一つ選択する。この場合、上記
第７の信号伝播経路が選択されるものとする。そして、
ステップＳ７０２において、設計上の遅延時間が検査ク
ロックの周期（１０ｎ秒）より長くならない最大の遅延
素子として、上記遅延素子部６０４から遅延時間が５ｎ
秒の遅延回路６０４ａが選択される。これにより部分経
路２０４の遅延時間と合せて、上記第７の信号伝播経路
の設計上の遅延時間が９ｎ秒となる。さらに、検査信号
発生点２０１からの検査信号が検査クロックの周期（１
０ｎ秒）以内に伝播したか否かの検査が検査信号観測点
６０２にて行われる。

【０１０６】ステップＳ７０３では、ステップＳ７０２
の検査処理において不合格であった場合には、半導体集
積回路を不良として検査が終了する。一方、合格であっ
た場合には、検査した信号伝播経路の部分経路２０４
に、製造上の原因のために遅延が増加している可能性を
考慮して最大遅延時間が求められる。この最大遅延時間
が、既に割り付けられている最大遅延時間より小さい
か、まだ最大遅延時間の割り付けが行われていない場合
には、その部分経路に求めた最大遅延時間が割り付けら
れる。

【０１０７】この場合、検査タイミングを決める検査ク
ロックの周期が１０ｎ秒であり、遅延素子部６０４にお
ける第２の遅延回路６０４ａの設計上の遅延時間が５ｎ
秒であることから、部分経路２０４には、５ｎ秒（１０
ｎ秒―５ｎ秒）が割り付けられる。なお、ここでは、再
収斂点２０９から検査信号観測点６０２への経路におけ
る遅延故障は検査経路であるので論議しない。

【０１０８】ステップＳ７０４では、部分経路に割り付
けられた最大遅延時間の総和が設計上の性能を損なわな
い遅延量（本実施の形態では１０ｎ秒）以下である検査
済みでない信号伝播経路が検査済みの信号伝播経路とさ
れる。上記第７の信号伝播経路の検査が終了した時点で
は、検査済と見なされる未検査の信号伝播経路はない。

【０１０９】次にステップＳ７０５では、全ての信号伝
播経路について検査済みとなったか否かが判定され、全
て信号伝播経路が検査済みである場合には、半導体集積
回路に対して本検査項目について合格・良品判定が行わ
れ、未検査の信号伝播経路が存在する場合には、ステッ
プＳ７０１〜Ｓ７０５の処理が繰り返し行われる。この
場合は、未検査の信号伝播経路が存在するので、検査処
理はステップＳ７０１の処理に戻る。

【０１１０】次にステップＳ７０１で第８の信号伝播経
路が選択されたものとする。ステップＳ７０２では、設
計上の遅延時間が検査クロックの周期（１０ｎ秒）より
長くならない最大の遅延素子として遅延素子部６０４か
ら、遅延時間が８ｎ秒である遅延回路６０４ｂが選択さ
れる。そして、検査信号発生点２０１で発生された検査
信号が１０ｎ秒以内に検査信号観測点６０２に伝播した
か否かが検査信号観測点６０２で検査され、この第８の
信号伝播経路は検査済みとされる。

【０１１１】ステップＳ７０３では、検査タイミングを
示す検査クロックの周期が１０ｎ秒であり、遅延素子部
６０４における第２の遅延回路の設計上の遅延時間が８
ｎ秒であることから、ステップＳ７０２での検査の結果
合格であった場合には、部分経路２０５には、２ｎ秒
（１０ｎ秒―８ｎ秒）が割り付けられる。

【０１１２】しかし、ステップＳ７０４で検査済みとさ
れる、部分経路に割り付けられた最大遅延時間の総和が
設計上の性能を損なわない遅延量（本実施例では１０ｎ
秒）以下である信号伝播経路は、まだない。

【０１１３】以下、ステップＳ７０５での判定の結果、
検査処理は再度ステップＳ７０１の処理に戻り、ステッ
プＳ７０１からステップＳ７０５までのループ処理が、
上記第９，１０，１１の信号伝播経路に対して同様に順
次適用され、それぞれ遅延素子部６０３における、６
ｎ、７ｎ、６ｎの遅延が選択され検査される。これによ
り、各部分経路２０６、２０７、２０８に割り付けられ
る最大遅延が、４ｎ、３ｎ、４ｎとなる。

【０１１４】そして、最後にステップＳ７０４にて、第
１〜第６の信号伝播経路におけるいずれの部分経路に割
り付けられた最大遅延時間の総和も設計上の性能を損な
わない遅延量（本実施例では１０ｎ秒）以下となり、全
ての信号伝播経路が検査済みとなり、ステップＳ７０５
の判定を経て処理が終了する。

【０１１５】このように本実施の形態３によれば、半導
体集積回路における検査回路を構成する、信号伝播経路
の再収斂点に検査信号を供給する検査信号発生点６０１
と、再収斂点２０９からの検査信号を観測する検査信号
観測点６０２とを備え、検査信号発生点６０１で発生し
た検査クロックを所定の遅延時間を有する遅延回路を介
して再収斂点に供給し、再収斂点からの検査信号を所定
の遅延時間を有する遅延回路を介して上記検査信号観測
点へ出力するようにしたので、少ない種別の検査クロッ
クを用いて、各部分経路の最大遅延時間を正確な（小さ
い）ものとすることができる。これにより信号伝播経路
の最大遅延時間の総和が小さくなり、検査済みとなる信
号伝播経路の割合が増え、その結果、実際に検査する信
号伝播経路数を削減することが可能となる。

【０１１６】一般に遅延素子の種類を増やし、検査経路
の設計上の遅延時間を検査クロックの周期に近くなるよ
う調整することにより、少ない種類の検査クロックを用
いて信号伝播経路の検査を行うことが可能となる。

【０１１７】なお、上記実施の形態３では、論理回路と
して、起点側レジスタと終点側レジスタとの間のすべて
の信号伝播経路が再収斂点で収斂しているものを挙げた
が、上記論理回路は、起点側レジスタと終点側レジスタ
との間の複数の信号伝播経路のうちの一部の所定数の信
号伝播経路が再収斂点で収斂しているものでもよく、さ
らに、再収斂点は上記起点側レジスタと終点側レジスタ
の１つだけ存在する場合に限らず、複数存在してもよ
い。この場合、起点側付加レジスタ及び終点側付加レジ
スタは、すべての再収斂点に対して設ける必要はなく、
すくなくとも１つの再収斂点に対して起点側付加レジス
タ及び終点側付加レジスタが設ければよい。

【０１１８】また、本実施の形態３では、単一の検査ク
ロック１００ＭＨｚを用いたが、実施の形態２で示した
ように、複数の検査クロックを用いてもよく、この場
合、信号伝播経路の削減に効果があることは言うまでも
ない。

【０１１９】また、各実施の形態では、説明を簡明にす
るために検査信号のライズ（立ち上がり）とフォール
（立ち下がり）では、信号変化の遅延時間が異なる場合
については説明していないが、上記検査信号のライズ
（立ち上がり）とフォール（立ち下がり）で、遅延時間
が異なる場合には、それぞれ個別に検査することができ
ることはいうまでもない。

【０１２０】（実施の形態４）図９は、本発明の実施の
形態４による半導体集積回路の検査方法について説明す
るための図である。上述した本発明の各実施の形態で
は、半導体集積回路の検査方法として、実際の半導体集
積回路に対して信号伝播経路の故障検査を直接行うもの
を示したが、実施の形態４では、図９に示すように、コ
ンピュータ２００１内に実際の半導体集積回路と同一構
成を有する擬似的な半導体集積回路を構成し、この擬似
的な半導体集積回路に対して実施の形態１と同様の方法
で擬似的な検査を行い、この擬似的な検査結果に基づい
て、実際の半導体集積回路２００３に対する検査を行う
こととする。

【０１２１】具体的には、コンピュータ２００１内に構
成した擬似的な半導体集積回路に対して、実施の形態１
の検査方法を用いて、例えば信号伝播経路Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆの遅延時間の検査を行う。なお、コンピュー
タ２００１内に構成された擬似的な半導体集積回路に対
する検査を行うテスタの擬似プログラムとしては、検査
対象となる信号伝播経路のすべてが検査されるよう、擬
似半導体集積回路における故障はないものと仮定して作
成したものを用いる。言い換えると、擬似的な半導体集
積回路における検査対象となる被検査信号伝播経路につ
いては、これを構成する部分経路はすべて故障ないもの
であるため、上記被検査信号伝播経路の起点側及び終点
側のレジスタに、該被検査信号伝播経路に設定されてい
る設計上の遅延時間に応じてタイミング信号を入力し、
上記起点側レジスタで発生した検査信号が、上記設計上
の遅延時間に応じた測定時間内に終点側レジスタに伝播
したか否かを判定する遅延判定処理は行われない。

【０１２２】上記擬似半導体集積回路に対する検査の結
果、信号伝播経路Ａ，Ｂの遅延時間の検査により、信号
伝播経路Ｃが検査不要と判定され、さらに信号伝播経路
Ｄ，Ｅの遅延時間の検査により信号伝播経路Ｆの検査が
不要と判定されたとする。

【０１２３】この場合は、実際の検査が行われた信号伝
播経路は信号伝播経路Ａ，Ｂ，Ｄ，Ｅであり、検査が行
われなかった信号伝播経路は、信号伝播経路Ｃ，Ｆであ
るので、実際の半導体集積回路２００３の検査を行うテ
スタ２００２のプログラムとしては、上記信号伝播経路
Ａ，Ｂ，Ｄ，Ｅのみの遅延時間を検査するためのプログ
ラムを作成し、このプログラムを用いて、実際の半導体
集積回路２００３における信号伝播経路Ａ，Ｂ，Ｄ，Ｅ
の検査を行う。この場合には、実際の半導体集積回路２
００３における信号伝播経路Ｃ，Ｆを検査不要と判定す
る処理は行われない。

【０１２４】また、実際の半導体集積回路には信号伝播
経路の遅延故障がある場合があり、その場合は、上記検
査処理では、半導体集積回路の不良判定がなされること
となる。

【０１２５】このように本実施の形態４によれば、コン
ピュータ内に構成した実際の半導体集積回路と同一構成
を有する擬似的な半導体集積回路に対して実施の形態１
の検査方法を用いて、擬似的な検査を行い、この擬似的
な検査結果に基づいて、実際の半導体集積回路に対する
検査を行うことにより、実際の半導体集積回路の量産時
における検査を効率よく行うことができる。

【０１２６】（実施の形態５）次に、本発明の実施の形
態５による半導体集積回路の検査方法について説明す
る。図９に示すように、この実施の形態５では、コンピ
ュータ２００１内に実際の半導体集積回路と同一構成を
有する擬似的な半導体集積回路を構成し、この擬似的な
半導体集積回路に対して実施の形態２と同様の方法で擬
似的な検査を行い、この擬似的な検査結果に基づいて、
実際の半導体集積回路２００３に対する検査を行うこと
とする。

【０１２７】このように実施の形態５によれば、コンピ
ュータ内に構成した実際の半導体集積回路と同一構成を
有する擬似的な半導体集積回路に対して実施の形態２の
検査方法を用いて、上記実施の形態４と同様に、擬似的
な検査を行い、この擬似的な検査結果に基づいて、実際
の半導体集積回路の検査を行うことにより、実際の半導
体集積回路の量産時における検査を効率よく行うことが
できる。

【０１２８】（実施の形態６）次に、本発明の実施の形
態６による半導体集積回路の検査方法について説明す
る。図９に示すように、この実施の形態６では、コンピ
ュータ２００１内に実際の半導体集積回路と同一構成を
有する擬似的な半導体集積回路を構成し、この擬似的な
半導体回路に対して実施の形態３と同様の方法で擬似的
な検査を行い、この擬似的な検査結果に基づいて、実際
の半導体集積回路２００３に対する検査を行うこととす
る。

【０１２９】このように実施の形態６によれば、コンピ
ュータ内に構成した実際の半導体集積回路と同一構成を
有する擬似的な半導体集積回路に対して実施の形態３の
検査方法を用いて、上記実施の形態４と同様に、擬似的
な検査を行い、この擬似的な検査結果に基づいて、実際
の半導体集積回路の検査を行うことにより、実際の半導
体集積回路の量産時における検査を効率よく行うことが
できる。

【０１３０】なお、コンピュータ２００１内に構成した
擬似的な半導体集積回路に対して、実施の形態３の検査
方法を用いて、信号伝播経路の遅延時間の検査を行う方
法では、上記擬似的な半導体集積回路は、実施の形態３
における実際の半導体集積回路と同様、再収斂点に接続
された起点側付加レジスタ及び終点側付加レジスタを有
する構成となっている。

【０１３１】

【発明の効果】以上のように本発明によれば、半導体集
積回路における信号伝播経路について、これを構成する
部分経路毎に故障無しを確認するので、全ての信号伝播
経路が検査の対象であった従来の検査方法に対して検査
する信号伝播経路数を削減することが可能となり、検査
の時間を短縮することが可能となる。

【０１３２】また、信号伝播経路における再収斂点に検
査信号発生点（起点側付加レジスタ）と検査信号観測点
（終点側付加レジスタ）を付加しているので、見かけ上
の信号伝播経路数を削減することができ、検査の時間を
短縮することに効果がある。

【０１３３】さらに、部分経路毎に最大遅延を求め、最
大遅延の総和が半導体集積回路の設計上の性能を損なわ
ない信号伝播経路を検査済みとするので、単一周期の検
査クロックを用いる場合、あるいは周期の異なる限られ
た数の検査クロックを用いる場合においても、検査の時
間を短縮することが可能となる。

【０１３４】またさらに、再収斂点と、再収斂点に付加
された検査信号発生点及び検査信号観測点との間に接続
され、遅延時間の異なる複数の遅延回路を含む遅延素子
部を備えたので、検査時に上記遅延回路を選択すること
により、少ない種別の検査クロックでも、検査する信号
伝播経路の数を削減でき、発生できるクロック種別に制
限のある安価なテスタの選択が可能となる。

【０１３５】さらに、コンピュータ内に実際の半導体集
積回路と同一構成を有する擬似的な半導体集積回路を構
成し、この擬似的な半導体集積回路における信号伝播経
路に対して予備検査処理を行い、この予備検査処理の結
果に基づいて、実際の半導体集積回路における信号伝播
経路に対する本検査処理を行うので、実際の半導体集積
回路に対する信号伝播経路の検査を効率よく行うことが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１及び２における、半導体
集積回路における検査回路を示す図である。

【図２】本発明の実施の形態１による半導体集積回路の
検査方法の処理フローを示す図である。

【図３】本発明の実施の形態における部分経路を説明す
るための半導体集積回路の概略図である。

【図４】本発明の実施の形態２による半導体集積回路の
検査方法の処理フローを示す図である。

【図５】上記実施の形態２の半導体集積回路における検
査回路を構成する検査タイミング生成部を説明するため
の図である。

【図６】本発明の実施の形態２の変形例による検査タイ
ミング生成部を説明するための図であり、該検査タイミ
ング生成部の回路構成（図(a)）、及び該検査タイミン
グ生成部にて生成される検査クロックの波形（図(b)）
を示している。

【図７】本発明の実施の形態３における、半導体集積回
路における検査回路を示す図である。

【図８】上記実施の形態３による半導体集積回路の検査
方法の処理フローを示す図である。

【図９】本発明の実施の形態４から６における、擬似的
な半導体集積回路を基にコンピュータ上で作成したテス
タのプログラムを用いて、半導体集積回路の検査を行う
検査方法の処理フローを示す図である。

【図１０】従来の半導体集積回路における検査回路を概
略的に示す図である。

【図１１】従来の半導体集積回路の検査方法における、
検査すべき信号伝播経路の数が増加するという問題点を
説明するための図である。

【符号の説明】

１００，３００ 検査回路 １００ａ 論理回路 ２０１，２０２，２０３ レジスタ ２１０，２１０ａ，２１０ｂ 検査タイミング生成部 ２０４，２０５，２０６，２０７，２０８ 部分経路 ２０９ 論理素子 ４０３ 分周器 ４０４，６０３ｃ，６０４ｃ 選択回路 ５０３ 遅延クロック生成部分経路 ５１０，５２０，５３０，６０３ａ，６０３ｂ，６０４
ａ，６０４ｂ 遅延回路 ６０１ 検査信号発生点 ６０２ 検査信号観測点 ６０３，６０４ 遅延素子部 ６１０ 論理回路 １００１，１００２，１００３ 論理素子 ２００１ コンピュータ ２００２ テスタ ２００３ 半導体集積回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹岡 貞巳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 市川 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (21)

【特許請求の範囲】
1. 【請求項１】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記検査処理の対象となる被検査信号伝播経路の起点側
   及び終点側のレジスタに、該被検査信号伝播経路に設定
   されている設計上の遅延時間に応じた間隔でタイミング
   信号を入力し、上記起点側レジスタで発生した検査信号
   が、上記設計上の遅延時間内に終点側レジスタに伝播し
   たか否かを判定する遅延判定処理と、 上記検査信号が設計上の遅延時間内に伝播したとき、上
   記被検査信号伝播経路を構成する、該経路上の論理素子
   により分離される部分経路を全て故障なしと判定する故
   障判定処理と、 上記故障なしと判定された部分経路のみから構成される
   未検査の信号伝播経路を、検査処理が不要な検査済信号
   伝播経路と判定する検査済判定処理とを含むことを特徴
   とする半導体集積回路の検査方法。
2. 【請求項２】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記２つのレジスタ間に位置する、上記検査処理の対象
   となる予め定められた所定数の信号伝播経路のうちか
   ら、上記検査処理が施されていない未検査信号伝播経路
   を被検査信号伝播経路として選択する経路選択処理と、 該被検査信号伝播経路の起点側及び終点側のレジスタ
   に、該被検査信号伝播経路に設定されている設計上の遅
   延時間に応じた間隔でタイミング信号を入力し、上記被
   検査信号伝播経路の起点側レジスタで発生した検査信号
   が、上記設計上の遅延時間内に終点側レジスタに伝播し
   たか否かを検出するとともに、該被検査信号伝播経路を
   検査済信号伝播経路と判定する遅延判定処理と、 上記検査信号が設計上の遅延時間内に伝播しなかったと
   き、上記半導体集積回路を信号伝播経路の故障を有する
   ものと判定して上記検査処理を終了し、上記検査信号が
   設計上の遅延時間内に伝播したとき、上記被検査信号伝
   播経路を構成する、該経路上の論理素子により分離され
   る部分経路を全て故障のないものと判定する故障判定処
   理と、 上記検査対象となる複数の信号伝播経路のうちの、上記
   故障のないものと判定された部分経路のみから構成され
   る未検査信号伝播経路を、検査処理が不要な検査済信号
   伝播経路と判定する検査済判定処理とを含み、 上記検査処理の対象となる予め定められた所定数の信号
   伝播経路がすべて検査済信号伝播経路と判定されるま
   で、上記経路選択処理，遅延判定処理，故障判定処理，
   及び検査済判定処理を繰り返し行うことを特徴とする半
   導体集積回路の検査方法。
3. 【請求項３】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記検査処理の対象となる被検査信号伝播経路の起点側
   レジスタで発生した検査信号が、上記半導体集積回路の
   設計上の性能に基づく許容遅延時間内にその終点側レジ
   スタに伝播したか否かを検出する遅延判定処理と、 上記検査信号が上記許容遅延時間内に伝播したとき、該
   被検査信号伝播経路を構成する、該経路上の論理素子に
   より分離される部分経路に対して、上記許容遅延時間と
   該各部分経路の設計上の遅延時間とに基づいて最大遅延
   時間を導出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
   成され、かつ各部分経路の最大遅延時間の総和が上記許
   容遅延時間以下である未検査の信号伝播経路を、検査処
   理の不要な検査済信号伝播経路と判定する検査済判定処
   理とを含むことを特徴とする半導体集積回路の検査方
   法。
4. 【請求項４】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記２つのレジスタ間に位置する、上記検査処理の対象
   となる予め定められた所定数の信号伝播経路のうちか
   ら、上記検査処理が施されていない未検査信号伝播経路
   を被検査信号伝播経路として選択する経路選択処理と、 上記被検査信号伝播経路の起点側レジスタで発生した検
   査信号が、上記半導体集積回路の設計上の性能に基づく
   許容遅延時間内にその終点側レジスタに伝播したか否か
   を検出するとともに、該被検査信号伝播経路を検査済信
   号伝播経路と判定する遅延判定処理と、 上記検査信号が上記許容遅延時間内に伝播しなかったと
   き、上記半導体集積回路を信号伝播経路の故障を有する
   ものと判定して上記検査処理を終了し、上記検査信号が
   上記許容遅延時間内に伝播したとき、該被検査信号伝播
   経路を構成する、該経路上の論理素子により分離される
   部分経路に対して、上記許容遅延時間と該各部分経路の
   設計上の遅延時間とに基づいて最大遅延時間を導出する
   最大遅延時間導出処理と、 上記被検査信号伝播経路を構成する部分経路のうちで、
   上記導出された最大遅延時間が、既に割り当てられてい
   る最大遅延時間より小さい部分経路、あるいは最大遅延
   時間が割り当てられていない部分経路に対して、上記導
   出された最大遅延時間を割り当てる遅延時間割当処理
   と、 上記検査対象となる複数の信号伝播経路のうちで、上記
   最大遅延時間が割り当てられた部分経路のみから構成さ
   れ、かつ各部分経路の最大遅延時間の総和が上記許容遅
   延時間以下である未検査信号伝播経路を、検査処理の不
   要な検査済信号伝播経路と判定する検査済判定処理とを
   含み、 上記検査処理の対象となる予め定められた所定数の信号
   伝播経路がすべて検査済信号伝播経路と判定されるま
   で、上記経路選択処理，遅延判定処理，最大遅延時間導
   出処理，遅延時間割当処理，及び検査済判定処理を繰り
   返し行うことを特徴とする半導体集積回路の検査方法。
5. 【請求項５】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記タイミング信号として、周期が異なる複数のクロッ
   ク信号から、上記検査処理の対象となる被検査信号伝播
   経路に設定されている設計上の遅延時間より短くない最
   小の周期を有するクロック信号を選択し、上記被検査信
   号伝播経路の起点側及び終点側のレジスタに上記タイミ
   ング信号を入力し、上記被検査信号伝播経路の起点側レ
   ジスタで発生した検査信号が、上記最小周期内にその終
   点側レジスタに伝播したか否かを検出する遅延判定処理
   と、 上記検査信号が上記最小周期内に伝播したとき、該被検
   査信号伝播経路を構成する、該経路上の論理素子により
   分離される部分経路に対して、上記最小周期と該各部分
   経路の設計上の遅延時間とに基づいて最大遅延時間を導
   出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
   成され、かつ各部分経路の最大遅延時間の総和が上記半
   導体集積回路の設計上の性能に基づく許容遅延時間以下
   である未検査信号伝播経路を、検査処理の不要な検査済
   信号伝播経路と判定する検査済判定処理とを含むことを
   特徴とする半導体集積回路の検査方法。
6. 【請求項６】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路に対して、２つのレジスタ間に
   位置する複数の信号伝達経路の故障を検出するための検
   査処理を施す方法であって、 上記２つのレジスタ間に位置する、上記検査処理の対象
   となる予め定められた所定数の信号伝播経路のうちか
   ら、上記検査処理が施されていない未検査信号伝播経路
   を被検査信号伝播経路として選択する経路選択処理と、 上記タイミング信号として、周期が異なる複数のクロッ
   ク信号から、上記被検査信号伝播経路に設定されている
   設計上の遅延時間より短くない最小の周期を有するクロ
   ック信号を選択し、上記被検査信号伝播経路の起点側及
   び終点側のレジスタに上記タイミング信号を入力し、上
   記被検査信号伝播経路の起点側レジスタで発生した検査
   信号が、上記最小周期内にその終点側レジスタに伝播し
   たか否かを検出するとともに、該被検査信号伝播経路を
   検査済信号伝播経路とする遅延判定処理と、 上記検査信号が上記最小周期内に伝播しなかったとき、
   上記半導体集積回路を信号伝播経路の故障を有するもの
   と判定して上記検査処理を終了し、上記検査信号が上記
   最小周期内に伝播したとき、該被検査信号伝播経路を構
   成する、該経路上の論理素子により分離される部分経路
   に対して、上記最小周期と該各部分経路の設計上の遅延
   時間とに基づいて最大遅延時間を導出する最大遅延時間
   導出処理と、 上記被検査信号伝播経路を構成する部分経路のうちで、
   上記導出された最大遅延時間が、既に割り当てられてい
   る最大遅延時間より小さい部分経路、あるいは最大遅延
   時間が割り当てられていない部分経路に対して、上記導
   出された最大遅延時間を割り当てる遅延時間割当処理
   と、 上記検査対象となる複数の信号伝播経路のうちで、上記
   最大遅延時間が割り当てられた部分経路のみから構成さ
   れ、かつ各部分経路の最大遅延時間の総和が上記半導体
   集積回路の設計上の性能に基づく許容遅延時間以下であ
   る未検査信号伝播経路を、検査処理の不要な検査済信号
   伝播経路と判定する検査済判定処理とを含み、 上記検査処理の対象となる予め定められた所定数の信号
   伝播経路がすべて検査済信号伝播経路と判定されるま
   で、上記経路選択処理，遅延判定処理，最大遅延時間導
   出処理，遅延時間割当処理，及び検査済判定処理を繰り
   返し行うことを特徴とする半導体集積回路の検査方法。
7. 【請求項７】 入力信号をタイミング信号に基づいて保
   持する複数のレジスタと、所定のレジスタとの間で信号
   の授受を行う、複数の信号伝播経路を含む論理回路とを
   搭載した半導体集積回路であって、 上記論理回路は、 所定の２つのレジスタ間に位置する複数の信号伝達経路
   と、 上記複数の信号伝播経路のうちの一部または全部の信号
   伝播経路が上記２つのレジスタ間にて収斂する再収斂点
   を形成する論理素子とを有し、 上記所定の２つのレジスタの一方は、上記信号伝播経路
   の故障検査時に検査信号を発生する起点側レジスタであ
   り、その他方は、上記信号伝播経路の故障検査時に上記
   起点側レジスタから出力される検査信号を上記信号伝播
   経路を介して受け取る終点側レジスタであり、 上記論理素子には、上記信号伝播経路の故障検査時に検
   査信号を上記論理素子に出力する起点側付加レジスタ、
   及び上記信号伝播経路の故障検査時に上記論理素子から
   出力される検査信号を受け取る終点側付加レジスタの両
   方または一方が接続されていることを特徴とする半導体
   集積回路。
8. 【請求項８】 請求項７記載の半導体集積回路におい
   て、 上記起点側レジスタあるいは起点側付加レジスタにて検
   査信号を発生するタイミング、及び終点側レジスタある
   いは終点側付加レジスタにて検査信号を観測するタイミ
   ングを決定するためのタイミング信号として検査クロッ
   クを上記各レジスタに出力する検査タイミング生成部を
   備え、 該検査タイミング生成部は、外部からのタイミング選択
   信号に基づいて、所定周期を有する検査クロックを発生
   することを特徴とする半導体集積回路。
9. 【請求項９】 請求項７記載の半導体集積回路におい
   て、 上記論理回路は、 上記再収斂点を形成する論理素子と、上記検査信号を該
   論理素子に出力する起点側付加レジスタとの間に接続さ
   れ、遅延時間の異なる複数の遅延回路を含む起点側遅延
   回路を有しており、 上記起点側付加レジスタから出力された検査信号は、上
   記起点側遅延回路における特定の遅延回路を介して上記
   論理素子へ出力されることを特徴とする半導体集積回
   路。
10. 【請求項１０】 請求項７記載の半導体集積回路におい
    て、 上記論理回路は、 上記再収斂点を形成する論理素子と、該論理素子から出
    力される検査信号を受け取る終点側付加レジスタとの間
    に接続され、遅延時間の異なる複数の遅延回路を含む終
    点側遅延回路を有しており、 上記論理素子から出力された検査信号は、上記終点側遅
    延回路における特定の遅延回路を介して上記終点側付加
    レジスタへ出力されることを特徴とする半導体集積回
    路。
11. 【請求項１１】 請求項１ないし６のいずれかに記載の
    半導体集積回路の検査方法において、 上記半導体集積回路は、上記論理回路として、 所定の２つのレジスタ間に位置する複数の信号伝達経路
    と、 上記複数の信号伝播経路のうちの一部または全部の信号
    伝播経路が上記２つのレジスタ間にて収斂する再収斂点
    を形成する論理素子とを有し、 上記所定の２つのレジスタの一方が、上記信号伝播経路
    の故障検査時に検査信号を発生する起点側レジスタであ
    り、その他方が、上記信号伝播経路の故障検査時に上記
    起点側レジスタから出力される検査信号を上記信号伝播
    経路を介して受け取る終点側レジスタであり、 上記論理素子には、上記信号伝播経路の故障検査時に検
    査信号を上記論理素子に出力する起点側付加レジスタ、
    及び上記信号伝播経路の故障検査時に上記論理素子から
    出力される検査信号を受け取る終点側付加レジスタの両
    方または一方が接続されている論理回路を搭載したもの
    であり、 上記起点側レジスタ及び終点側レジスタ、並びに上記起
    点側付加レジスタ及び終点側付加レジスタの両方または
    一方を用いて、上記起点レジスタと終点レジスタの間に
    位置する一部または全部の信号伝播経路に対する検査処
    理が行われることを特徴とする半導体集積回路の検査方
    法。
12. 【請求項１２】 請求項９記載の半導体集積回路に対し
    て、該回路における起点側レジスタ及び起点側付加レジ
    スタと終点側レジスタとの間、並びに起点側レジスタと
    終点側レジスタ及び終点側付加レジスタとの間に位置す
    る複数の信号伝達経路の故障を検出するための検査処理
    を施す方法であって、 上記検査処理の対象となる被検査信号伝播経路の起点側
    レジスタあるいは起点側付加レジスタで検査信号をタイ
    ミング信号に基づいて発生し、該発生した検査信号が上
    記半導体集積回路の設計上の性能に基づく許容遅延時間
    内にその終点側レジスタあるいは終点側付加レジスタに
    伝播したか否かを上記タイミング信号に基づいて検出す
    る遅延判定処理と、 上記検査信号が上記許容遅延時間内に伝播したとき、該
    被検査信号伝播経路を構成する、該経路上の論理素子に
    より分離される部分経路に対して、上記許容遅延時間と
    該各部分経路の設計上の遅延時間とに基づいて最大遅延
    時間を導出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
    成され、かつ各部分経路の最大遅延時間の総和が上記許
    容遅延時間以下である未検査信号伝播経路を、検査処理
    の不要な検査済信号伝播経路と判定する検査済判定処理
    とを含み、 上記遅延判定処理では、上記起点側付加レジスタで検査
    信号を発生する際には、該起点側付加レジスタと終点側
    レジスタとの間での設計上の遅延時間が、上記タイミン
    グ信号により決まる計測時間を超えない範囲で、上記起
    点側遅延回路における最大の遅延時間を有する遅延回路
    が選択されることを特徴とする半導体集積回路の検査方
    法。
13. 【請求項１３】 請求項１０記載の半導体集積回路に対
    して、該回路における起点側レジスタ及び起点側付加レ
    ジスタと終点側レジスタとの間、並びに起点側レジスタ
    と終点側レジスタ及び終点側付加レジスタとの間に位置
    する複数の信号伝達経路の故障を検出するための検査処
    理を施す方法であって、 上記検査処理の対象となる被検査信号伝播経路の起点側
    レジスタあるいは起点側付加レジスタで検査信号をタイ
    ミング信号に基づいて発生し、該発生した検査信号が上
    記半導体集積回路の設計上の性能に基づく許容遅延時間
    内にその終点側レジスタあるいは終点側付加レジスタに
    伝播したか否かを上記タイミング信号に基づいて検出す
    る遅延判定処理と、 上記検査信号が上記許容遅延時間内に伝播したとき、該
    被検査信号伝播経路を構成する、該経路上の論理素子に
    より分離される部分経路に対して、上記許容遅延時間と
    該各部分経路の設計上の遅延時間とに基づいて最大遅延
    時間を導出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
    成され、かつ各部分経路の最大遅延時間の総和が上記許
    容遅延時間以下である未検査信号伝播経路を、検査処理
    の不要な検査済信号伝播経路と判定する検査済判定処理
    とを含み、 上記遅延判定処理では、上記終点側付加レジスタで検査
    信号を観測する際には、該起点側レジスタと終点側付加
    レジスタとの間での設計上の遅延時間が、上記タイミン
    グ信号により決まる計測時間を超えない範囲で、上記終
    点側遅延回路における最大の遅延時間を有する遅延回路
    が選択されることを特徴とする半導体集積回路の検査方
    法。
14. 【請求項１４】 請求項９記載の半導体集積回路に対し
    て、該回路における起点側レジスタ及び起点側付加レジ
    スタと終点側レジスタとの間、並びに起点側レジスタと
    終点側レジスタ及び終点側付加レジスタとの間に位置す
    る複数の信号伝達経路の故障を検出するための検査処理
    を施す方法であって、 タイミング信号として、周期が異なる複数のクロック信
    号から、上記被検査信号伝播経路に設定されている設計
    上の遅延時間より短くない最小の周期を有するクロック
    信号を選択し、上記被検査信号伝播経路の起点側及び終
    点側のレジスタに上記タイミング信号を入力し、上記被
    検査信号伝播経路の起点側レジスタあるいは起点側付加
    レジスタで発生した検査信号が、上記最小周期内にその
    終点側レジスタあるいは終点側付加レジスタに伝播した
    か否かを検出する遅延判定処理と、 上記検査信号が上記最小周期内に伝播したとき、該被検
    査信号伝播経路を構成する、該経路上の論理素子により
    分離される部分経路に対して、上記最小周期と該各部分
    経路の設計上の遅延時間とに基づいて最大遅延時間を導
    出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
    成され、かつ各部分経路の最大遅延時間の総和が上記半
    導体集積回路の設計上の性能に基づく許容遅延時間以下
    である未検査信号伝播経路を、検査処理の不要な検査済
    信号伝播経路と判定する検査済判定処理とを含み、 上記遅延判定処理では、上記起点側付加レジスタで検査
    信号を発生する際には、該起点側付加レジスタと終点側
    レジスタとの間での設計上の遅延時間が、上記タイミン
    グ信号により決まる計測時間を超えない範囲で、上記起
    点側遅延回路における最大の遅延時間を有する遅延回路
    が選択されることを特徴とする半導体集積回路の検査方
    法。
15. 【請求項１５】 請求項１０記載の半導体集積回路に対
    して、該回路における起点側レジスタ及び起点側付加レ
    ジスタと終点側レジスタとの間、並びに起点側レジスタ
    と終点側レジスタ及び終点側付加レジスタとの間に位置
    する複数の信号伝達経路の故障を検出するための検査処
    理を施す方法であって、 タイミング信号として、周期が異なる複数のクロック信
    号から、上記被検査信号伝播経路に設定されている設計
    上の遅延時間より短くない最小の周期を有するクロック
    信号を選択し、上記被検査信号伝播経路の起点側及び終
    点側のレジスタに上記タイミング信号を入力し、上記被
    検査信号伝播経路の起点側レジスタあるいは起点側付加
    レジスタで発生した検査信号が、上記最小周期内にその
    終点側レジスタあるいは終点側付加レジスタに伝播した
    か否かを検出する遅延判定処理と、 上記検査信号が上記最小周期内に伝播したとき、該被検
    査信号伝播経路を構成する、該経路上の論理素子により
    分離される部分経路に対して、上記最小周期と該各部分
    経路の設計上の遅延時間とに基づいて最大遅延時間を導
    出する最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
    成され、かつ各部分経路の最大遅延時間の総和が上記半
    導体集積回路の設計上の性能に基づく許容遅延時間以下
    である未検査信号伝播経路を、検査処理の不要な検査済
    信号伝播経路と判定する検査済判定処理とを含み、 上記遅延判定処理では、上記終点側付加レジスタで検査
    信号を観測する際には、該起点側レジスタと終点側付加
    レジスタとの間での設計上の遅延時間が、上記タイミン
    グ信号により決まる計測時間を超えない範囲で、上記終
    点側遅延回路における最大の遅延時間を有する遅延回路
    が選択されることを特徴とする半導体集積回路の検査方
    法。
16. 【請求項１６】 入力信号をタイミング信号に基づいて
    保持する複数のレジスタと、所定のレジスタとの間で信
    号の授受を行う、複数の信号伝播経路を含む論理回路と
    を搭載した半導体集積回路であって、 上記論理回路として、 所定の２つのレジスタ間に位置する複数の信号伝達経路
    と、 上記複数の信号伝播経路のうちの一部または全部の信号
    伝播経路が上記２つのレジスタ間で収斂する再収斂点を
    形成する論理素子とを有し、 上記所定の２つのレジスタの一方が、上記信号伝播経路
    の故障検査時に検査信号を発生する起点レジスタであ
    り、その他方が、上記信号伝播経路の故障検査時に上記
    起点レジスタから出力される検査信号を上記信号伝播経
    路を介して受け取る終点レジスタである論理回路を備え
    るとともに、 上記起点レジスタにて検査信号を発生するタイミング、
    及び終点レジスタにて検査信号を観測するタイミングを
    決定するための検査クロックを上記各レジスタに出力す
    る検査タイミング生成部を備え、 該検査タイミング生成部は、外部からのタイミング選択
    信号に基づいて、所定の周波数の検査クロックを発生す
    ることを特徴とする半導体集積回路。
17. 【請求項１７】 請求項１６記載の半導体集積回路にお
    いて、 上記検査タイミング生成部は、 一定の周波数を有する基準クロックを分周して分周クロ
    ックを生成する、分周率の異なる複数の分周器を有し、 上記タイミング選択信号に基づいて、上記基準クロック
    あるいは所定の分周器で分周された分周クロックを上記
    検査クロックとして出力することを特徴とする半導体集
    積回路。
18. 【請求項１８】 請求項１６記載の半導体集積回路にお
    いて、 上記検査タイミング生成部は、 一定周波数を有する基準クロックを遅延して遅延クロッ
    クを生成する、遅延時間の異なる複数の遅延回路を有
    し、 上記検査クロックとして出力する基準クロックあるいは
    遅延クロックを、上記タイミング選択信号により、基準
    クロックの立ち上がりあるいは立ち下がり後に他の遅延
    クロックに切り換えて、上記基準クロックの周期より短
    い周期を有する擬似的な検査クロックを生成することを
    特徴とする半導体集積回路。
19. 【請求項１９】 入力信号をタイミング信号に基づいて
    保持する複数のレジスタと、所定のレジスタとの間で信
    号の授受を行う、複数の信号伝播経路を含む論理回路と
    を搭載した半導体集積回路に対して、２つのレジスタ間
    に位置する複数の信号伝達経路の故障を検出するための
    検査処理を施す方法であって、 上記半導体集積回路と同一構成を有する、コンピュータ
    により構成された擬似半導体集積回路に対して検査処理
    を行う予備検査処理と、 上記予備検査処理の結果に基づいて、実際の半導体集積
    回路に対して検査処理を行う本検査処理とを含み、 上記予備検査処理は、 上記擬似半導体集積回路における２つのレジスタ間に位
    置する、上記検査処理の対象となる予め定められた所定
    数の信号伝播経路のうちから、上記検査処理が施されて
    いない未検査信号伝播経路を被検査信号伝播経路として
    選択する経路選択処理と、 該被検査信号伝播経路を構成する、該経路上の論理素子
    により分離される部分経路を全て故障なしとし、上記故
    障なしとされた部分経路のみから構成される未検査の信
    号伝播経路を、検査処理が不要な検査済信号伝播経路と
    判定する検査不要判定処理とを含むものであり、 上記本検査処理は、 該予備検査処理に含まれる検査済判定処理にて検査不要
    と判定された擬似半導体集積回路における信号伝播経路
    以外の信号伝播経路に対応する、実際の半導体集積回路
    における信号伝播経路に対して、その起点側及び終点側
    のレジスタに、該信号伝播経路に設定されている設計上
    の遅延時間に応じた間隔でタイミング信号を入力し、上
    記起点側レジスタで発生した検査信号が、上記設計上の
    遅延時間内に終点側レジスタに伝播したか否かを判定す
    る遅延判定処理を施すものであることを特徴とする半導
    体集積回路の検査方法。
20. 【請求項２０】 入力信号をタイミング信号に基づいて
    保持する複数のレジスタと、所定のレジスタとの間で信
    号の授受を行う、複数の信号伝播経路を含む論理回路と
    を搭載した半導体集積回路に対して、２つのレジスタ間
    に位置する複数の信号伝達経路の故障を検出するための
    検査処理を施す方法であって、 上記半導体集積回路と同一構成を有する、コンピュータ
    により構成された擬似半導体集積回路に対して検査処理
    を行う予備検査処理と、 上記予備検査処理の結果に基づいて、実際の半導体集積
    回路に対して検査処理を行う本検査処理とを含み、 上記予備検査処理は、 上記擬似半導体集積回路における２つのレジスタ間に位
    置する、上記検査処理の対象となる予め定められた所定
    数の信号伝播経路のうちから、上記検査処理が施されて
    いない未検査信号伝播経路を被検査信号伝播経路として
    選択する経路選択処理と、 該被検査信号伝播経路を構成する、該経路上の論理素子
    により分離される部分経路に対して、上記半導体集積回
    路の設計上の性能に基づく許容遅延時間と該各部分経路
    の設計上の遅延時間とに基づいて最大遅延時間を導出す
    る最大遅延時間導出処理と、 上記最大遅延時間が割り当てられた部分経路のみから構
    成され、かつ各部分経路の最大遅延時間の総和が上記許
    容遅延時間以下である未検査の信号伝播経路を、検査処
    理の不要な検査済信号伝播経路と判定する検査不要判定
    処理とを含むものであり、 上記本検査処理は、 該予備検査処理に含まれる検査済判定処理にて検査不要
    と判定された擬似半導体集積回路における信号伝播経路
    以外の信号伝播経路に対応する、実際の半導体集積回路
    における信号伝播経路に対して、その起点側及び終点側
    のレジスタに、該信号伝播経路に設定されている設計上
    の性能に基づく許容遅延時間に応じた間隔でタイミング
    信号を入力し、上記起点側レジスタで発生した検査信号
    が、上記許容遅延時間内にその終点側レジスタに伝播し
    たか否かを判定する遅延判定処理を施すものであること
    を特徴とする半導体集積回路の検査方法。
21. 【請求項２１】 請求項１９または２０記載の半導体集
    積回路の検査方法において、 上記擬似半導体集積回路及び実際の半導体集積回路は、
    上記論理回路として、 所定の２つのレジスタ間に位置する複数の信号伝達経路
    と、 上記複数の信号伝播経路のうちの一部または全部の信号
    伝播経路が上記２つのレジスタ間にて収斂する再収斂点
    を形成する論理素子とを有し、 上記所定の２つのレジスタの一方は、上記信号伝播経路
    の故障検査時に検査信号を発生する起点側レジスタであ
    り、その他方は、上記信号伝播経路の故障検査時に上記
    起点側レジスタから出力される検査信号を上記信号伝播
    経路を介して受け取る終点側レジスタであり、 上記論理素子には、上記信号伝播経路の故障検査時に検
    査信号を上記論理素子に出力する起点側付加レジスタ、
    及び上記信号伝播経路の故障検査時に上記論理素子から
    出力される検査信号を受け取る終点側付加レジスタの両
    方または一方が接続されている論理回路を搭載したもの
    であることを特徴とする半導体集積回路の検査方法。