JP2016186428A - 半導体集積回路の試験回路及びこれを用いた試験方法 - Google Patents
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Abstract
【解決手段】 本発明は、複数の順序回路を含む出力制御回路とその後段に接続される組合せ回路とその後段に接続されるメモリ回路と、メモリ回路から後段の組合せ回路を有する半導体集積回路の遅延故障を検出するための試験回路であって、該複数の順序回路のうちの第1の順序回路の出力の所定の処理の結果を該第1の順序回路に入力し、クロックの所定の交番で、該所定の処理の結果に従って、該組合せ回路を介して所定のデータを該メモリ回路に記憶させ、該所定のクロックが該所定の交番後に奇数回交番した後の次の交番で、該メモリ回路から該データを読み出し、該データと第1の状態とを比較して、該比較の結果に基づき遅延故障の検出を行う試験回路である。
【選択図】 図1
Description
10…半導体集積回路
11…クロック生成回路
111…PLL回路
112…クロックフィルター
113,114…選択回路
12…出力制御回路
121…選択回路
122…順序回路
13…組合せ回路
131…論理回路
14…出力制御回路
141…論理否定回路
142…選択回路
15…選択回路
16…メモリ回路
100…試験回路
20…半導体試験装置
21…インターフェース装置
22…制御装置
221…プロセッサモジュール
222…メモリモジュール
23…コンパレータ
24…記憶装置
Claims (7)
- 複数の順序回路を含む第1の出力制御回路と、前記第1の出力制御回路の後段に接続される第1の組合せ回路と、前記第1の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を検出するために前記半導体集積回路に設けられた試験回路であって、
前記試験回路は、前記半導体集積回路に接続される試験装置の制御の下、
前記複数の順序回路のうちの、前記第1の組合せ回路を介して前記メモリ回路のアドレス端子に至る第1の順序回路の出力に対して所定の処理を行った結果を前記第1の順序回路に入力し、
前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理を行った結果に従って、前記第1の組合せ回路を介して所定のデータを前記メモリ回路に記憶させ、
前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを前記半導体集積回路の遅延故障の検出の結果として読み出すように構成される、
試験回路。 - 前記複数の順序回路は、直列に接続されており、
前記試験回路は、前記所定の処理の結果を前記第1の順序回路に入力する前に、最前段の前記順序回路に所定のテストパターンを入力し、前記所定のクロックに基づいて、前記最前段の順序回路から最後段の前記順序回路まで前記テストパターンを伝搬させる、
請求項1に記載の試験回路。 - 前記最前段の順序回路に前記所定のテストパーンを入力する前に、前記所定のクロックの周波数を第1の周波数に設定し、
前記最前段の順序回路から前記最後段の順序回路まで前記所定のテストパターンを伝搬させた後に、前記所定のクロックの周波数を前記第1の周波数よりも高い第2の周波数に設定する、
請求項2に記載の試験回路。 - 前記半導体集積回路は、前記メモリ回路の後段に接続される第2の組合せ回路と、前記第2の組合せ回路の後段に接続され、前記複数の順序回路を含む第2の出力制御回路とをさらに備え、
前記試験回路は、前記所定のクロックに基づいて、前記メモリ回路から読み出したデータを前記第2の組合せ回路を介して前記第2の出力制御回路の順序回路によってラッチし、前記所定のクロックに基づいて、前記第2の出力制御回路の順序回路がラッチしたデータを前記最後段の順序回路まで伝搬させる、
請求項1に記載の試験回路。 - 前記所定の処理は、論理否定である、請求項1記載の試験回路。
- 複数の順序回路を含む第1の出力制御回路と、前記第1の出力制御回路の後段に接続される第1の組合せ回路と、前記第1の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を、試験装置の制御の下、検出するための試験方法であって、
前記複数の順序回路のうちの第1の順序回路の出力に対する所定の処理の結果を前記第1の順序回路に入力することと、
前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第1の組合せ回路を介して前記メモリ回路に所定のデータを記憶させることと、
前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出すことと、
前記メモリ回路から読み出したデータが期待値を示す第1の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行うことと、
を含む、試験方法。 - 半導体集積回路の遅延故障を検出するためのプログラムであって、
前記半導体集積回路は、複数の順序回路を含む第1の出力制御回路と、前記第1の出力制御回路の後段に接続される第1の組合せ回路と、前記第1の組合せ回路の後段に接続されるメモリ回路とを備え、
前記プログラムは、試験装置の制御装置に、
前記複数の順序回路のうちの第1の順序回路の出力に対する所定の処理の結果を前記第1の順序回路に入力させる機能と、
前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第1の組合せ回路を介して前記メモリ回路に所定のデータを記憶させる機能と、
前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出す機能と、
前記メモリ回路から読み出したデータが期待値を示す第1の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行う機能と、
を実現させるプログラム。
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