KR100776937B1

KR100776937B1 - 입출력 공용 단자 제어 회로

Info

Publication number: KR100776937B1
Application number: KR1020060074667A
Authority: KR
Inventors: 사다하루 후쿠토야마; 마사히로 마에다; 사토루 가고하시; 유우지 구보; 요시하루 이토우; 아츠시 후지타
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-03-27
Filing date: 2006-08-08
Publication date: 2007-11-21
Also published as: US20080001631A1; JP4699927B2; US7456657B2; JP2007264853A; CN101047380A; TW200737712A; CN101047380B; KR20070096747A; TWI327420B

Abstract

본 발명은 소프트웨어 시퀀스를 필요로 하는 일없이 범용 I/O 핀으로부터의 해저드 출력을 방지하는 입출력 공용 단자 제어 회로를 제공하는 것을 목적으로 한다.

데이터 선택 수단(101)은 복수의 회로로부터의 복수의 데이터 신호 중에서 데이터 신호를 선택하고, 방향 선택 수단(102)은 이들 회로로부터의 복수의 방향 제어 신호 중에서 동일한 회로의 방향 제어 신호를 선택한다. 데이터 유지 수단(103)및 방향 유지 수단(104)은 선택된 데이터 신호 및 방향 제어 신호를 각각 유지한다. 데이터 선택 수단(105)은 데이터 선택 수단(101) 또는 데이터 유지 수단(103)으로부터의 데이터 신호를 선택하고, 방향 선택 수단(106)은 방향 선택 수단(102)또는 방향 유지 수단(104)으로부터의 방향 제어 신호를 선택한다. 출력 수단(107)은 방향 선택 수단(106)으로부터의 방향 제어 신호에 따라서 데이터 선택 수단(105)으로부터의 데이터 신호를 입출력 공용 단자(108)에 출력한다.

Description

입출력 공용 단자 제어 회로{COMMON INPUT/OUTPUT TERMINAL CONTROL CIRCUIT}

도 1은 본 발명의 입출력 공용 단자 제어 회로의 원리도.

도 2는 제1 입출력 공용 단자 제어 회로의 구성도.

도 3은 제1 전환 동작의 타이밍도.

도 4는 제2 전환 동작의 타이밍도.

도 5는 제2 입출력 공용 단자 제어 회로의 구성도.

도 6은 비교 회로의 구성도.

도 7은 종래의 입출력 공용 단자 제어 회로의 구성도.

도 8은 종래의 제1 전환 동작의 타이밍도.

도 9는 종래의 제2 전환 동작의 타이밍도.

도 10은 종래의 CPU에서의 입출력 공용 단자 제어 회로의 구성도.

도 11은 종래의 CPU에서의 제1 전환 동작의 타이밍도.

도 12는 종래의 CPU에서의 제2 전환 동작의 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

11, 12 : 회로

13, 14, 33, 202, 203, 221, 235, 236, 502, 503, 521, 535, 536 :셀렉터

15, 201, 204, 211, 222, 501, 504, 511, 522 : 래치 회로

16, 208, 508 : 3상태 버퍼

21 : CPU

22 : I/O 핀

23 : 부하 회로

31 : 내부 레지스터

32 : 주변 회로

34 : I/O 버퍼

101, 105 : 데이터 선택 수단

102, 106 : 방향 선택 수단

103 : 데이터 유지 수단

104 : 방향 유지 수단

107 : 출력 수단

205, 505 : 선택 신호 비교 회로

206, 506 : 방향 제어 신호 비교 회로

207, 507 : 해저드 조건 검출 회로

212, 223, 523, 601, 602 : XOR 회로

231, 233, 234, 531, 533, 534 : AND 회로

232, 532 : 인버터

512 : 비교 회로

603 : OR 회로

본 발명은 범용 입출력(I/0) 제어에 관한 것으로, CPU(중앙 처리 장치) 등의 입출력 공용 단자를 갖는 디바이스에 있어서의 입출력 공용 단자 제어 회로에 관한 것이다.

종래부터, 하나의 범용 I/O 핀에 대하여 2개 이상의 기능을 선택 가능한 회로를 구성하는 경우, 셀렉터(selector)를 이용하여 신호를 전환하는 방법이 이용되고 있다.

도 7은 이러한 종래의 입출력 공용 단자 제어 회로의 구성예를 도시하고 있다. 이 제어 회로는 회로(11, 12), 셀렉터(13, 14), 래치 회로(레지스터)(15) 및 3상태 버퍼(16)를 구비하고, 3상태 버퍼(16)의 출력측에 설치된 I/O 핀(도시 생략)을 2개의 회로(11 및 12)에서 공용하기 위한 제어를 한다.

회로(11)와 회로(12)는 각각 다른 기능을 갖는다. 회로(11)는 그 동작 상태로 따라서 I/O 핀의 방향이 입력이지 출력인지를 지정하는 제어 신호(dir1)를 출력하고, 출력의 경우에는 데이터 신호(data1)를 출력한다. 마찬가지로, 회로(12)는 I/O 핀의 방향을 지정하는 제어 신호(dir2)와 데이터 신호(data2)를 출력한다.

래치 회로(15)는, 예컨대 플립플롭으로 구성되어 셀렉터(13 및 14)를 전환하기 위한 선택 신호(sel_data)를 래치하여 선택 신호(sel)로서 출력한다.

셀렉터(13)는 선택 신호(sel)가 하이(High)(논리 "1")일 때 data1을 선택하고, 선택 신호(sel)가 로우(Low)(논리 "O")일 때 data2를 선택하여 선택된 데이터 신호를 sw_data로서 출력한다.

셀렉터(14)는 선택 신호(sel)가 논리 "1"일 때 dir1을 선택하고, 선택 신호(sel)가 논리 "0"일 때 dir2를 선택하여 선택된 제어 신호를 sw_dir로서 출력한다. 이 제어 신호(sw_dir)는 마이너스 논리로 3상태 버퍼(16)의 인에이블 단자에 입력되어 논리 "1"일 때 I/0 핀의 방향이 입력인 것을 나타내고, 논리 "O"일 때 I/0 핀의 방향이 출력인 것을 나타낸다.

제어 신호(sw_dir)가 논리 "1"일 때 3상태 버퍼(16)는 고임피던스 상태(입력 상태) z가 되고, I/0 핀으로부터 입력된 신호는 도시되지 않는 신호 경로를 경유하여 회로(11 또는 12)에 전송된다. 또한, 제어 신호(sw_dir)가 논리 "0"일 때, 3상태 버퍼(16)는 출력 상태가 되어 데이터 신호(sw_data)를 outdata로서 I/O 핀에 출력한다.

하기의 특허문헌 1은 단자 전환용의 소프트웨어가 기동하고 있지 않는 경우라도 단자의 전환을 가능하게 하는 공용 단자 제어 장치에 관한 것이다.

[특허문헌 1] 일본 특허공개2004-l92051호 공보

상술한 종래의 입출력 공용 단자 제어 회로에는 다음과 같은 문제가 있다.

도 7에 도시한 회로 구성을 취하는 경우, 회로(11)와 회로(12)를 전환할 때에 해저드 출력이 발생할 가능성이 있다. 도 8 및 도 9는 이러한 해저드 출력의 패 턴을 도시하는 타이밍도이다.

래치 회로(15)는 클록 신호(clk)에 따라서 동작하고 그 상승 엣지에서 선택 신호(sel_data)를 래치하여 선택 신호(sel)로서 출력한다. 따라서, 시각 t1에서 선택 신호(sel_data)가 논리 "1"에서 논리 "O"으로 전환하면 1 사이클 지연되어 시각 t2에서 선택 신호(sel)가 논리 "1"에서 논리 "0"으로 전환한다.

우선, 도 8에 도시한 바와 같이, 시각 t2에서 선택 신호(sel)가 논리 "1"[회로(11)]에서 논리 "0"[회로(12)]으로 전환한 후, 데이터 신호(sw_data)의 변화보다 지연되어, 시각 t3에서 제어 신호(sw_dir)가 논리 "0"(출력)에서 논리 "1"(입력)로 전환했다고 상정한다. 이 경우, 시각 t2와 t3 사이의 기간 T에서 해저드 출력이 발생한다.

다음에, 도 9에 도시한 바와 같이, 시각 t2에서 선택 신호(sel(가 논리 "1"에서 논리 "0"으로 전환한 후, 시각 t3에서의 데이터 신호(sw_data)의 변화보다도 먼저, 제어 신호(sw_dir)가 논리 "1"에서 논리 "O"으로 전환했다고 상정한다. 이 경우도, 역시 기간 T에서 해저드 출력이 발생한다.

최근의 CPU 칩에서는 I/0 핀수의 제한과 범용성을 고려한 결과, 여러 가지 용도에 대응 가능한 범용 I/0 핀을 탑재해 두고, 소프트웨어에 의해 특정한 I/0 핀에 접속되는 신호를 선택하는 구성이 채용되어 있다.

도 10은 이러한 CPU 칩에서의 입출력 공용 단자 제어 회로의 구성예를 도시하고 있다. 도 10의 CPU(21)는 내부 레지스터(31), 주변 회로(32), 셀렉터(33) 및 I/O 버퍼(34)를 포함한다. 외부 I/O 핀(22)은 부하 회로(23)를 통해 하이 레 벨(VDD)에 접속되어 있고, CPU(21)에의 신호 입력 및 CPU(21)로부터의 신호 출력에 이용된다.

이 경우, 내부 레지스터(31) 및 주변 회로(32)는 도 7의 회로(11) 및 회로(12)에 각각 대응하고, 셀렉터(33)는 셀렉터(13 및 14)에 대응하고 I/O 버퍼(34)는 3상태 버퍼(16)에 대응한다.

디폴트(리셋)시에, 셀렉터(33)는 반드시 내부 레지스터(31)를 선택하고 있어 I/O 버퍼(34)는 입력 상태가 된다. 이 때, 단순히 소프트웨어에 의해 I/O 핀(22)의 접속원을 내부 레지스터(31)에서 주변 회로(32)로 전환하면 접속처에 헤저드 출력할 가능성이 있다.

내부 레지스터(31)에서 주변 회로(32)로 접속이 전환되는 경우, 도 11에 도시한 바와 같이 제어 신호(sw_dir)가 논리 "1"에서 논리 "O"으로 전환하고, I/O 버퍼(34)는 입력 상태에서 출력 상태로 전환한다.

내부 레지스터(31)가 선택되어 있을 때는 I/O 핀(22)은 부하 회로(23)에 의해 하이 레벨로 풀업되어 있기 때문에, 데이터 신호(outdata)는 논리 "1"이다. 이 때, 주변 회로(32)로 전환하면, 주변 회로(32)의 출력 데이터 신호(data2)도 논리 "1"이기 때문에, 데이터 신호(outdata)는 한번도 논리 "0"이 되어서는 안 된다. 그러나, 내부 지연에 의해 기간 T에서 일순간 논리 "0"의 해저드 출력이 발생할 가능성이 있다.

I/O 핀(22)의 접속처가 회로의 클록 단자나 기록 인에이블 단자인 경우, 신호의 상승 엣지에서 그 회로가 동작하기 때문에, 접속처 회로의 오동작의 요인이 되고 있었다. 이 때문에, 종래 기술에서는 소프트웨어에 의해 적절한 시퀀스를 구성함으로써, 이러한 해저드 출력을 미연에 방지하였다.

도 10의 예에서는 도 12에 도시한 바와 같이, 주변 회로(32)로 전환하기 전에, 사전에 내부 레지스터(31)의 출력 데이터 값을 논리 "0"에서 논리 "1"로 변경한 다음, 셀렉터(33)를 전환함으로써 기간 T에서의 해저드 출력을 방지할 수 있다.

그러나, 범용화가 진행함에 따라서 CPU 칩의 I/0 핀의 수도 증가하는 경향이 있고, 소프트웨어 제어 공정수와 소프트웨어 시퀀스의 체크 공정수가 증가하고 있으며, 해저드 소거의 자동화가 요구되고 있다.

본 발명의 과제는 소프트웨어 시퀀스를 필요로 하는 일없이 범용 I/0 핀으로부터의 해저드 출력을 방지하는 입출력 공용 단자 제어 회로를 제공하는 것이다.

도 1은 본 발명의 입출력 공용 단자 제어 회로의 원리도이다.

본 발명의 제1 국면에 있어서, 입출력 공용 단자 제어 회로는 데이터 선택 수단(101, 105), 방향 선택 수단(102), 데이터 유지 수단(103) 및 출력 수단(107)을 포함한다.

데이터 선택 수단(101)은 복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서, 입출력 공용 단자(108)에 전송되는 데이터 신호를 선택하여 출력한다. 방향 선택 수단(102)은 상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 데이터 선택 수단(101)으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력한다. 데이터 유지 수단(103)은 데이터 선택 수단(101)으로부터 출력되는 데이터 신호를 유지한다.

데이터 선택 수단(105)은 데이터 선택 수단(101)으로부터 출력되는 데이터 신호와 데이터 유지 수단(103)에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력한다. 출력 수단(107)은 방향 선택 수단(102)으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 데이터 선택 수단(105)으로부터 출력되는 데이터 신호를 입출력 공용 단자(108)에 출력한다.

데이터 선택 수단(101)으로부터 출력되는 데이터 신호는 출력 수단(107)에 직접 전송되는 것은 아니며, 데이터 유지 수단(103) 및 데이터 선택 수단(105)을 경유하여 출력 수단(107)에 전송된다. 데이터 유지 수단(103)에는 데이터 선택 수단(101)으로부터 이전에 출력된 데이터 신호가 유지되고 있기 때문에, 데이터 선택 수단(105)은 현재의 데이터 신호를 이전의 데이터 신호로 대체할 수 있다.

따라서, 도 8에 도시한 바와 같이 데이터 신호의 전환보다 지연되어 방향 제어 신호가 출력 방향에서 입력 방향으로 전환한 후에도, 전환 후의 데이터 신호를 대신해서 전환전의 데이터 신호를 출력 수단(107)으로부터 출력할 수 있어 해저드 출력이 방지된다.

본 발명의 제2 국면에 있어서 입출력 공용 단자 제어 회로는 데이터 선택 수단(101), 방향 선택 수단(102, 106), 방향 유지 수단(104) 및 출력 수단(107)을 포함한다.

데이터 선택 수단(101)은 복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자(108)에 전송되는 데이터 신호를 선택하여 출력한다. 출력 선택 수단(102)은 상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 데이터 선택 수단(101)으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력한다. 방향 유지 수단(104)은 방향 선택 수단(102)으로부터 출력되는 방향 제어 신호를 유지한다.

방향 선택 수단(106)은 방향 선택 수단(102)으로부터 출력되는 방향 제어 신호와 방향 유지 수단(104)에 의해 유지된 방향 제어 신호 중 어느 하나를 선택하여 출력한다. 출력 수단(107)은 방향 선택 수단(106)으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 데이터 선택 수단(101)으로부터 출력되는 데이터 신호를 입출력 공용 단자(108)에 출력한다.

방향 선택 수단(102)으로부터 출력되는 방향 제어 신호는 출력 수단(107)에 직접 전송되는 것은 아니며, 방향 유지 수단(104) 및 방향 선택 수단(106)을 경유하여 출력 수단(107)에 전송된다. 방향 유지 수단(104)에는 방향 선택 수단(102)으로부터 이전에 출력된 방향 제어 신호가 유지되어 있기 때문에, 방향 선택 수단(106)은 현재의 방향 제어 신호를 이전의 방향 제어 신호로 대체할 수 있다.

따라서, 도 9에 도시한 바와 같이, 데이터 신호의 전환보다 먼저 방향 제어 신호가 입력 방향에서 출력 방향으로 전환한 경우에도, 전환후의 방향 제어 신호를 대신해서 전환전의 방향 제어 신호를 출력 수단(107)에 출력할 수 있다. 이에 따라, 출력 수단(107)으로부터 데이터 신호가 출력되는 타이밍을 늦출 수 있기 때문에, 해저드 출력이 방지된다.

본 발명의 제3 국면에 있어서, 입출력 공용 단자 제어 회로는 데이터 선택 수단(101, 105), 방향 선택 수단(102, 106), 데이터 유지 수단(103), 방향 유지 수단(104) 및 출력 수단(107)을 포함한다.

데이터 선택 수단(101)은 복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자(108)로 전송되는 데이터 신호를 선택하여 출력한다. 방향 선택 수단(102)은 상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 데이터 선택 수단(101)으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력한다. 데이터 유지 수단(103)은 데이터 선택 수단(101)으로부터 출력되는 데이터 신호를 유지한다. 방향 유지 수단(104)은 방향 선택 수단(102)으로부터 출력되는 방향 제어 신호를 유지한다.

데이터 선택 수단(105)은 데이터 선택 수단(101)으로부터 출력되는 데이터 신호와 데이터 유지 수단(103)에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력한다. 방향 선택 수단(106)은 방향 선택 수단(102)으로부터 출력되는 방향제어 신호와 방향 유지 수단(104)에 의해 유지된 방향 제어 신호 중 어느 하나를 선택하여 출력한다. 출력 수단(107)은 방향 선택 수단(106)으로부터 출력되는 방향제어 신호가 출력 방향을 나타내고 있을 때, 데이터 선택 수단(105)으로부터 출력되는 데이터 신호를 입출력 공용 단자(108)에 출력한다.

이러한 구성에 따르면 도 8 및 도 9에 도시한 양방의 경우에 있어서, 해저드 출력을 방지할 수 있다.

후술하는 도 2의 입출력 공용 단자 제어 회로에 있어서, 데이터 선택 수단(101, 105), 방향 선택 수단(102, 106), 데이터 유지 수단(103), 방향 유지 수 단(104) 및 출력 수단(107)은 셀렉터(202, 235, 203, 236), 래치 회로(204, 222) 및 3상태 버퍼(208)에 각각 대응한다.

또한, 후술하는 도 5의 입출력 공용 단자 제어 회로에서 데이터 선택 수단(101, 105), 방향 선택 수단(102, 106), 데이터 유지 수단(103), 방향 유지 수단(104) 및 출력 수단(107)은 셀렉터(502, 535, 503, 536), 래치 회로(504, 522) 및3상태 버퍼(508)에 각각 대응한다.

이하, 도면을 참조하면서 본 발명을 실시하기 위한 최량의 형태를 상세하게 설명한다.

도 2는 도 7의 입출력 공용 단자 제어 회로에서 해저드 대책 회로를 설치한 구성예를 도시하고 있다. 이 제어 회로는 셀렉터(202, 203), 래치 회로(201, 204), 선택 신호 비교 회로(205), 방향 제어 신호 비교 회로(206), 해저드 조건 검출 회로(207) 및 3상태 버퍼(208)를 구비하고, 3상태 버퍼(208)의 출력측에 설치된 I/O 핀(도시 생략)을 2개의 회로(11 및 12)에서 공용하기 위한 제어를 한다.

이 중에서, 셀렉터(202, 203), 래치 회로(201) 및 3상태 버퍼(208)의 동작은 도 7의 셀렉터(13, 14), 래치 회로(15) 및 3상태 버퍼(16)의 동작과 마찬가지이다.

래치 회로(204)는 클록 신호(clk)의 상승 엣지에서 데이터 신호(sw_data)를 래치하여 데이터 신호(sw_data_cpt)로서 출력한다. 이 데이터 신호(sw_data_cpt)는 1 사이클 앞의 데이터 신호(sw_data)의 값을 나타내고 있다.

선택 신호 비교 회로(205)는 래치 회로(211) 및 XOR 회로(212)를 포함하며, 최신의 선택 신호(sel_data)와 이전의 선택 신호(sel)를 비교하여 비교 결과를 나 타내는 신호(sel_change)를 생성한다.

래치 회로(211)는 클록 신호(clk)의 상승 엣지에서 선택 신호(sel)를 래치하여 선택 신호(sel_shift)로서 출력한다. 이 선택 신호(sel_shift)는 2 사이클 앞의 선택 신호(sel_data)의 값을 나타내고 있다. XOR 회로(212)는 sel_data와 sel_shift의 배타적 논리합을 신호(sel_change)로서 출력한다.

따라서, 최신의 선택 신호(sel_data)가 2 사이클 앞의 값과 동일하면 신호(sel_change)는 논리 "0"이 되고, 최신의 선택 신호(sel_data)가 2 사이클 앞의 값과 다르면 신호(sel_change)는 논리 "1"이 된다. 이에 따라, 선택 신호(sel_data)의 상태 변화가 검출된다.

방향 제어 신호 비교 회로(206)는 셀렉터(221), 래치 회로(222) 및 XOR 회로(223)를 포함하고, 최신의 제어 신호(dir1 또는 dir2)와 이전의 제어 신호(sw_dir)를 비교하여 비교 결과를 나타내는 신호(dir_change)를 생성한다.

셀렉터(221)는 선택 신호(sel_data)가 논리 "1"일 때 dir1을 선택하고, 선택 신호(sel_data)가 논리 "0"일 때 dir2를 선택하여 선택된 제어 신호를 sel_dir로서 출력한다. 이 제어 신호(sel_dir)는 최신의 선택 신호(sel_data)에 의해 선택되는 제어 신호(dir1 또는 dir2)의 값을 나타내고 있다.

래치 회로(222)는 클록 신호(clk)의 상승 엣지에서 제어 신호(sw_dir)를 래치하여 제어 신호(sw_dir_cpt)로서 출력한다. 이 제어 신호(sw_dir_cpt)는 2 사이클 앞의 제어 신호(sel_dir)의 값을 나타내고 있다. XOR 회로(223)는 sw_dir_cpt과 sel_dir의 배타적 논리합을 신호(dir_change)로서 출력한다.

따라서, 최신의 제어 신호(sel_dir)가 2 사이클 앞의 값과 동일하면 신호(dir_change)는 논리 "0"이 되고, 최신의 제어 신호(sel_dir)가 2 사이클 앞의 값과 다르면 신호(dir_change)는 논리 "1"이 된다. 이에 따라, 제어 신호(sel_dir)의 상태 변화가 검출된다.

해저드 조건 검출 회로(207)는 AND 회로(231, 233, 234), 인버터(232) 및 셀렉터(235, 236)를 포함하고, 신호(sel_change)와 신호(dir_change)에서 해저드 조건을 검출하여 데이터 신호(sw_data) 또는 제어 신호(sw_dir)를 1 사이클 앞의 값으로 대체함으로써 데이터 신호(sw_data_o) 또는 제어 신호(sw_dir_o)를 생성한다.

AND 회로(231)는 신호(sel_change)와 신호(dir_change)의 논리곱을 해저드 조건 검출 신호(hazard)로서 출력하고, 인버터(232)는 제어 신호(sw_dir_cpt)의 부정을 출력한다. AND 회로(233)는 인버터(232)의 출력과 신호(hazard)의 논리곱을 신호(data_1ock)으로서 출력하고, AND 회로(234)는 제어 신호(sw_dir_cpt)와 신호(hazard)의 논리곱을 신호(dir_1ock)로서 출력한다.

셀렉터(235)는 신호(data_1ock)가 논리 "1"일 때 데이터 신호(sw_data_cpt)를 선택하고, 신호(data_1ock)가 논리 "O"일 때 데이터 신호(sw_data)를 선택하여 선택된 데이터 신호를 sw_data_o로서 출력한다.

셀렉터(236)는 신호(dir_1ock)가 논리 "1"일 때 제어 신호(sw_dir_cpt)를 선택하고, 신호(dir_1ock)가 논리 "O"일 때 제어 신호(sw_dir)를 선택하여 선택된 제어 신호를 sw_dir_o으로서 출력한다.

이 제어 신호(sw_dir_o)는 마이너스 논리로 3상태 버퍼(208)의 인에이블 단 자에 입력된다. 따라서, 제어 신호(sw_dir_o)가 논리 "1"일 때, 3상태 버퍼(208)는 입력 상태가 되고, 제어 신호(sw_dir_o)가 논리 "0"일 때, 3상태 버퍼(208)는 출력 상태가 되어 데이터 신호(sw_data_o)를 outdata로서 I/O 핀에 출력한다.

이러한 입출력 공용 단자 제어 회로에 의하면, 하기의 조건 (1) 및 (2)가 동시에 성립하는 경우, 해저드 조건 검출 신호(hazard)가 논리 "1"이 되고 해저드 조건 검출 회로(207)는 해저드 데이터 출력을 회피하도록 동작한다.

(1) 최신의 선택 신호(sel_data)와 2 사이클 앞의 값을 비교한 결과, 값이 변화하고 있다(신호 sel_change가 논리 "1").

(2) 회로(11)의 제어 신호(dir1)와 회로(12)의 제어 신호(dir2)의 방향이 다르다(신호 dir_change가 논리 "1").

또한, 조건 (1) 및 (2)가 동시에 성립하지 않는 경우는, 해저드 데이터가 출력되지 않기 때문에, 타이밍과 무관하게 반드시 데이터 신호(outdata)의 출력 제어가 가능하다.

도 3 및 도 4는 조건 (1) 및 (2)이 동시에 성립하는 경우에 해저드 출력이 회피되는 것을 도시하는 타이밍도이다.

우선, 도 3의 타이밍챠트에서는 도 8과 같이 시각 t12에서 선택 신호(sel)가 논리 "1"에서 논리 "O"으로 전환한 후, 데이터 신호(sw_data)의 변화보다 지연되어, 제어 신호(sw_dir)가 논리 "O"에서 논리 "1"로 전환한다. 그 후, 시각 t13에서 선택 신호(sel_shift)가 논리 "1"에서 논리 "0"으로 전환한다.

이 때문에, 선택 신호(sel_data)가 변화된 시각 t11과 선택 신호(sel_shift) 가 변화된 시각 t13 사이의 기간에서 신호(sel_change)가 논리 "1"이 된다. 마찬가지로 하여, 제어 신호(sel_dir)가 변화된 시각 t11과 제어 신호(sw_dir_cpt)가 변화된 시각 t13 사이의 기간에서 신호(dir_change)도 논리 "1"이 된다. 따라서, 시각 t11에서 시각 t13까지의 2 사이클 사이에서 신호(hazard)가 논리 "1"이 된다.

이 2 사이클 사이에서 제어 신호(sw_dir_cpt)가 논리 "0"이기 때문에, 신호(data_lock)는 논리 "1"이 되고, 신호(dir_lock)는 논리 "O"이 된다. 이 때문에, 데이터 신호(sw_data_cpt)가 sw_data_o으로서 출력되고, 제어 신호(sw_dir)가 sw_dir_o으로서 출력된다.

이와 같이, 신호(data_1ock)에 의해, 2 사이클 사이에서 데이터 신호(sw_data_o)의 값은 변화되기 전의 데이터 신호(sw_data)의 값으로 고정된다. 따라서, 시각 t12와 t13 사이에 제어 신호(sw_dir_o)에 의해 3상태 버퍼(208)의 방향을 전환하더라도, 해저드 데이터가 outdata로서 출력되는 일은 없다.

또, 도 2의 제어 회로에서는 시각 t11에서 시각 t13까지의 2 사이클 사이에서 데이터 신호(sw_data)를 데이터 신호(sw_data_cpt)로 대체하는 구성으로 되어 있지만, 이 기간을 3 사이클 이상의 소정 기간으로 연장하는 것도 가능하다.

다음에, 도 4의 타이밍도에서는 도 9와 마찬가지로 시각 t12에 있어서 선택 신호(sel)가 논리 "1"에서 논리 "O"으로 전환한 후, 데이터 신호(sw_data)의 변화 보다도 먼저, 제어 신호(sw_dir)가 논리 "1"에서 논리 "O"으로 전환한다. 그 후, 시각 t13에서 선택 신호(sel_shift)가 논리 "1"에서 논리 "0"으로 전환한다.

이 때문에, 도 3의 경우와 마찬가지로 시각 t11에서 시각 t13까지의 2 사이 클 사이에서 신호(sel_change)가 논리 "1"이 되고, 신호(dir_change)도 논리 "1"이 된다. 따라서, 이 2 사이클 사이에서 신호(hazard)는 논리 "1"이 된다.

이 기간은 제어 신호(sw_dir_cpt)가 논리 "1"이므로 신호(data_1ock)는 논리 "O"이 되고, 신호(dir_1ock)는 논리 "1"이 된다. 이 때문에, 데이터 신호(sw_data)가 sw_data_o으로서 출력되고, 제어 신호(sw_dir_cpt)가 sw_dir_o으로서 출력된다.

이와 같이, 신호(dir_lock)에 의해 2 사이클 사이에서, 제어 신호(sw_dir_o)의 값은 변화되기 전의 제어 신호(sw_dir)의 값에 고정된다. 따라서, 시각 t12와 t13 사이에 3상태 버퍼(208)의 방향이 전환되는 일은 없고, 해저드 데이터가 outdata로서 출력되는 일은 없다. 이 기간에 데이터 신호(sw_data_o)의 전환이 완료한다.

또한, 도 2의 제어 회로에서는 시각 t11에서 시각 t13까지의 2 사이클 사이에서, 제어 신호(sw_dir)를 제어 신호(sw_dir_cpt)로 대체하는 구성으로 되어 있지만, 이 기간을 3 사이클 이상의 소정 기간에 연장하는 것도 가능하다.

또한, 도 2의 제어 회로에서는 회로(11)와 회로(12)의 2개의 회로에서 I/O 핀을 공용하는 구성으로 되어 있지만, 본 발명은 3개 이상의 회로에 대해서도 적용가능하다. 예컨대, 4개의 회로에서 I/O 핀을 공용하는 경우, 입출력 공용 단자 제어 회로의 구성은 도 5와 마찬가지로 된다.

도 5의 제어 회로는 셀렉터(502, 503), 래치 회로(501, 504), 선택 신호 비교 회로(505), 방향 제어 신호 비교 회로(506), 해저드 조건 검출 회로(507) 및 3상태 버퍼(508)를 포함하고, 3상태 버퍼(508)의 출력측에 설치된 I/O 핀(도시 생 략)을 4개의 회로 A, B, C 및 D(도시 생략)에서 공용하기 위한 제어를 한다.

이 중에서, 래치 회로(504) 및 3상태 버퍼(508)의 동작은 도 2의 래치 회로(204) 및 3상태 버퍼(208)의 동작과 마찬가지이다.

회로(A, B, C 및 D)는 데이터 신호(data1, data2, data3 및 data4)와, 제어 신호(dir1, dir2, dir3 및 dir4)를 각각 출력한다.

래치 회로(501)는 셀렉터(502 및 503)를 전환하기 위한 2비트의 선택 신호(sel_data[1:O])를 래치하여 선택 신호(sel[1:O])로서 출력한다.

셀렉터(502)는 선택 신호(sel[1:0])의 값이 "00"일 때 data1을 선택하고, "01"일 때 data2를 선택하며, "10"일 때 data3을 선택하고 "11"일 때 data4를 선택하여 선택된 데이터 신호를 sw_data로서 출력한다.

셀렉터(503)는 선택 신호(sel[1:0])의 값이 "00"일 때 dir1을 선택하고, "01"일 때 dir2를 선택하며, "10"일 때 dir3을 선택하고, "11"일 때 dir4를 선택하여 선택된 제어 신호를 sw_dir로서 출력한다.

선택 신호 비교 회로(505)는 래치 회로(511) 및 비교 회로(512)를 포함하며, 최신의 선택 신호(sel_data[1:O])와 이전의 선택 신호(sel[1:O])를 비교하고, 비교 결과를 나타내는 신호(sel_change)를 생성한다.

래치 회로(511)는 클록 신호(clk)의 상승 엣지에서 선택 신호(sel[1:0])를 래치하여 선택 신호(sel_shift[1:O])로서 출력한다.

비교 회로(512)는 도 6에 도시한 바와 같이, XOR 회로(601, 602) 및 OR 회로(603)를 포함한다. XOR 회로(601)는 sel_data[0]와 sel_shift[0]의 배타적 논리 합을 출력하고, XOR 회로(602)는 sel_data[1]와 sel_shift[1]의 배타적 논리합을 출력한다. OR 회로(603)는 XOR 회로(601)의 출력과 XOR 회로(602)의 출력의 논리합을 신호(sel_change)로서 출력한다. 이에 따라, 선택 신호(sel_data[1:O])의 상태 변화가 검출된다.

방향 제어 신호 비교 회로(506)는 셀렉터(521), 래치 회로(522) 및 XOR 회로(523)를 포함하고, 최신의 제어 신호(dir1, dir2, dir3 또는 dir4)와 이전의 제어 신호(sw_dir)를 비교하여 비교 결과를 나타내는 신호(dir_change)를 생성한다.

셀렉터(521)는 선택 신호(sel_data[1:0])의 값이 "00"일 때 dir1을 선택하고, "01"일 때 dir2를 선택하며, "10"일 때 dir3을 선택하고, "11"일 때 dir4를 선택하여 선택된 제어 신호를 sel_dir로서 출력하다. 래치 회로(522) 및 XOR 회로(523)의 동작은 도 2의 래치 회로(222) 및 XOR 회로(223)의 동작과 마찬가지이다. 따라서, 신호(dir_change)에 의해 제어 신호(sel_dir)의 상태 변화가 검출된다.

해저드 조건 검출 회로(507)는 AND 회로(531, 533, 534), 인버터(532) 및 셀렉터(535, 536)를 포함하고, 도 2의 해저드 조건 검출 회로(207)와 마찬가지로 하여 신호(sel_change)와 신호(dir_change)에서 해저드 조건을 검출하여 데이터 신호(sw_data_o) 및 제어 신호(sw_dir_o)를 출력한다.

이러한 입출력 공용 단자 제어 회로에 따르면, 도 2의 경우와 마찬가지로 하기의 조건 (1) 및 (2)가 동시에 성립하는 경우, 해저드 조건 검출 신호(hazard)가 논리 "1"이 되고, 해저드 조건 검출 회로(507)는 해저드 데이터 출력을 회피하도록 동작한다.

(1) 최신의 선택 신호(sel_data[1:0])와 2 사이클 앞의 값을 비교한 결과, 값이 변화하고 있다(신호 sel_change가 논리 "1").

(2) 전환전의 회로의 제어 신호(diri)와 전환후의 회로의 제어 신호(dirj)[i, j=1,2,3,4, i≠ j]의 방향이 다르다(신호 dir_change가 논리 "1").

(부기 1)

복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자에 전송되는 데이터 신호를 선택하여 출력하는 제1 데이터 선택 수단과,

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 방향 선택 수단과,

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호를 유지하는 데이터 유지 수단과,

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 상기 데이터 유지 수단에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력하는 제2 데이터선택 수단과,

상기 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 제2 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기 입출력 공용 단자에 출력하는 출력 수단을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.

(부기 2)

상기 제2 데이터 선택 수단은 상기 방향 선택 수단으로부터 출력되는 방향 제어 신호가 나타내는 방향이 출력 방향에서 입력 방향으로 전환할 때에, 상기 데이터 유지 수단에 의해 유지된 데이터 신호를 선택하여 출력하는 것을 특징으로 하는 부기 1에 기재된 입출력 공용 단자 제어 회로.

(부기 3)

상기 제1 데이터 선택 수단 및 방향 선택 수단을 제어하는 제1 선택 신호의 변화를 검출하는 제1 검출 수단과, 상기 방향 선택 수단으로부터 출력되는 방향 제어 신호의 변화를 검출하는 제2 검출 수단과, 상기 제1 검출 수단 및 제2 검출 수단의 출력 신호로부터 해저드 조건을 검출하여 상기 제2 데이터 선택 수단을 제어하는 제2 선택 신호를 출력하는 제3 검출 수단을 더 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 입출력 공용 단자 제어 회로.

(부기 4)

상기 제1 검출 수단은 소정 기간 경과전과 경과후의 상기 제1 선택 신호의 값을 비교하여 상기 제1 데이터 선택 신호의 변화를 검출하고, 상기 제2 검출 수단은 상기 소정 기간 경과전과 경과후의 상기 방향 제어 신호의 값을 비교하여 상기 방향 제어 신호의 변화를 검출하는 것을 특징으로 하는 부기 3에 기재된 입출력 공용 단자 제어 회로.

(부기 5)

상기 방향 선택 수단으로부터 출력되는 방향 제어 신호를 유지하는 방향 유 지 수단을 더 포함하고, 상기 제3 검출 수단은 상기 방향 유지 수단에 의해 유지된 방향 제어 신호의 값에 따라서 상기 제2 선택 신호의 값을 변경하는 것을 특징으로 하는 부기 3 또는 4에 기재된 입출력 공용 단자 제어 회로.

(부기 6)

복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자에 전송되는 데이터 신호를 선택하여 출력하는 데이터 선택 수단과,

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 제1 방향 선택 수단과,

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호를 유지하는 방향 유지 수단과,

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호와 상기 방향 유지 수단에 의해 유지된 방향 제어 신호 중 어느 하나를 선택하여 출력하는 제2 방향 선택 수단과,

상기 제2 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기 입출력 공용 단자에 출력하는 출력 수단을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.

(부기 7)

상기 제2 방향 선택 수단은 상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호가 나타내는 방향이 입력 방향에서 출력 방향으로 전환될 때에, 상기 방향 유지 수단에 의해 유지된 방향 제어 신호를 선택하여 출력하는 것을 특징으로 하는 부기 6에 기재된 입출력 공용 단자 제어 회로.

(부기 8)

상기 데이터 선택 수단 및 제1 방향 선택 수단을 제어하는 제1 선택 신호의 변화를 검출하는 제1 검출 수단과, 상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호의 변화를 검출하는 제2 검출 수단과, 상기 제1 검출 수단 및 제2 검출 수단의 출력 신호로부터 해저드 조건을 검출하여, 상기 제2 방향 선택 수단을 제어하는 제2 선택 신호를 출력하는 제3 검출 수단을 더 포함하는 것을 특징으로 하는 부기 6 또는 7에 기재된 입출력 공용 단자 제어 회로.

(부기 9)

상기 제1 검출 수단은 소정 기간 경과전과 경과후의 상기 제1 선택 신호의 값을 비교하여 상기 제1 데이터 선택 신호의 변화를 검출하고, 상기 제2 검출 수단은 상기 소정 기간 경과전과 경과후의 상기 방향 제어 신호의 값을 비교하여 상기 방향 제어 신호의 변화를 검출하는 것을 특징으로 하는 부기 8에 기재된 입출력 공용 단자 제어 회로.

(부기 10)

상기 제3 검출 수단은 상기 방향 유지 수단에 의해 유지된 방향 제어 신호의 값에 따라서 상기 제2 선택 신호의 값을 변경하는 것을 특징으로 하는 부기 8 또는 9에 기재된 입출력 공용 단자 제어 회로.

(부기 11)

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 제1 방향 선택 수단과,

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 상기 데이터 유지 수단에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력하는 제2 데이터 선택 수단과,

상기 제2 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 제2 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기입출력 공용 단자에 출력하는 출력 수단을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.

본 발명에 의하면 CPU 등의 입출력 공용 단자를 갖는 디바이스에 있어서 데이터 신호가 전환보다 지연되어 단자의 방향이 출력에서 입력으로 전환한 경우, 및/또는 데이터 신호의 전환보다 먼저 단자의 방향이 입력에서 출력으로 전환한 경우에, 단자로부터의 해저드 출력이 방지된다.

Claims

복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자에 전송되는 데이터 신호를 선택하여 출력하는 제1 데이터 선택 수단과;

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 방향 선택 수단과;

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호를 유지하는 데이터 유지 수단과;

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 상기 데이터 유지 수단에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력하는 제2 데이터 선택 수단과;

상기 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 제2 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기 입출력 공용 단자에 출력하는 출력 수단

을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
제1항에 있어서, 상기 제2 데이터 선택 수단은 상기 방향 선택 수단으로부터 출력되는 방향 제어 신호가 나타내는 방향이 출력 방향에서 입력 방향으로 전환할 때에, 상기 데이터 유지 수단에 의해 유지된 데이터 신호를 선택하여 출력하는 것 을 특징으로 하는 입출력 공용 단자 제어 회로.
제1항 또는 제2항에 있어서,

상기 제1 데이터 선택 수단 및 방향 선택 수단을 제어하는 제1 선택 신호의 변화를 검출하는 제1 검출 수단과;

상기 방향 선택 수단으로부터 출력되는 방향 제어 신호의 변화를 검출하는 제2 검출 수단과;

상기 제1 검출 수단 및 제2 검출 수단의 출력 신호로부터 해저드 조건을 검출하여 상기 제2 데이터 선택 수단을 제어하는 제2 선택 신호를 출력하는 제3 검출 수단

을 더 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
제3항에 있어서, 상기 제1 검출 수단은 소정 기간 경과전과 경과후의 상기 제1 선택 신호의 값을 비교하여 상기 제1 데이터 선택 신호의 변화를 검출하고, 상기 제2 검출 수단은 상기 소정 기간 경과전과 경과후의 상기 방향 제어 신호의 값을 비교하여 상기 방향 제어 신호의 변화를 검출하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자에 전송되는 데이터 신호를 선택하여 출력하는 데이터 선택 수단과;

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 제1 방향 선택 수단과;

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호를 유지하는 방향 유지 수단과;

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호와 상기 방향 유지 수단에 의해 유지된 방향 제어 신호 중 어느 하나를 선택하여 출력하는 제2 방향 선택 수단과;

상기 제2 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기 입출력 공용 단자에 출력하는 출력 수단

을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
제5항에 있어서, 상기 제2 방향 선택 수단은 상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호가 나타내는 방향이 입력 방향에서 출력 방향으로 전환될 때에, 상기 방향 유지 수단에 의해 유지된 방향 제어 신호를 선택하여 출력하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
제5항 또는 제6항에 있어서,

상기 데이터 선택 수단 및 제1 방향 선택 수단을 제어하는 제1 선택 신호의 변화를 검출하는 제1 검출 수단과;

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호의 변화를 검출하는 제2 검출 수단과;

상기 제1 검출 수단 및 제2 검출 수단의 출력 신호로부터 해저드 조건을 검출하여 상기 제2 방향 선택 수단을 제어하는 제2 선택 신호를 출력하는 제3 검출 수단

을 더 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
제7항에 있어서, 상기 제1 검출 수단은 소정 기간 경과전과 경과후의 상기 제1 선택 신호의 값을 비교하여 상기 제1 데이터 선택 신호의 변화를 검출하고, 상기 제2 검출 수단은 상기 소정 기간 경과전과 경과후의 상기 방향 제어 신호의 값을 비교하여 상기 방향 제어 신호의 변화를 검출하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.
복수의 회로로부터 각각 출력되는 복수의 데이터 신호 중에서 입출력 공용 단자에 전송되는 데이터 신호를 선택하여 출력하는 제1 데이터 선택 수단과;

상기 복수의 회로로부터 각각 출력되는 복수의 방향 제어 신호 중에서 상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 동일한 회로의 방향 제어 신호를 선택하여 출력하는 제1 방향 선택 수단과;

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호를 유지하는 데이 터 유지 수단과;

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호를 유지하는 방향 유지 수단과;

상기 제1 데이터 선택 수단으로부터 출력되는 데이터 신호와 상기 데이터 유지 수단에 의해 유지된 데이터 신호 중 어느 하나를 선택하여 출력하는 제2 데이터 선택 수단과;

상기 제1 방향 선택 수단으로부터 출력되는 방향 제어 신호와 상기 방향 유지 수단에 의해 유지된 방향 제어 신호 중 어느 하나를 선택하여 출력하는 제2 방향 선택 수단과;

상기 제2 방향 선택 수단으로부터 출력되는 방향 제어 신호가 출력 방향을 나타내고 있을 때, 상기 제2 데이터 선택 수단으로부터 출력되는 데이터 신호를 상기 입출력 공용 단자에 출력하는 출력 수단

을 포함하는 것을 특징으로 하는 입출력 공용 단자 제어 회로.