KR20080012574A - 클럭 스위칭 회로 - Google Patents

클럭 스위칭 회로 Download PDF

Info

Publication number
KR20080012574A
KR20080012574A KR1020060073579A KR20060073579A KR20080012574A KR 20080012574 A KR20080012574 A KR 20080012574A KR 1020060073579 A KR1020060073579 A KR 1020060073579A KR 20060073579 A KR20060073579 A KR 20060073579A KR 20080012574 A KR20080012574 A KR 20080012574A
Authority
KR
South Korea
Prior art keywords
clock
control signal
signal
output
gate
Prior art date
Application number
KR1020060073579A
Other languages
English (en)
Inventor
조정래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060073579A priority Critical patent/KR20080012574A/ko
Publication of KR20080012574A publication Critical patent/KR20080012574A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G01R31/31858—Delay testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)

Abstract

둘 이상의 클럭을 수신하여 이들 중 하나를 선택하여 출력하는 클럭 스위칭 회로에 있어서 입력 클럭의 인가 시점을 제어할 수 있는 클럭 스위칭 회로가 개시된다.
클럭 스위칭 회로는 게이트 제어 신호에 응답하여 게이트 입력 클럭을 게이트 출력 클럭으로 출력하거나 차단하는 클럭 게이팅 회로, 및 상기 게이트 출력 클럭과 외부 클럭을 입력받아 이들 중 하나를 선택하여 스위칭 출력 클럭으로 출력하는 멀티플렉싱 회로를 포함한다.

Description

클럭 스위칭 회로{Clock Switching Circuit}
도 1은 엣-스피드 테스트의 수행방법을 나타낸 개략적인 블록도이다.
도 2은 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 구성을 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 클럭 게이팅 회로의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 멀티플렉싱 회로의 회로도이다.
도5 는 클럭 게이팅 회로가 없을 때 외부 클럭과 게이트 입력 클럭간의 전환상태를 나타낸 파형이다.
도6 은 클럭 게이팅 회로가 없을 때 게이트 입력 클럭과 외부 클럭간의 전환상태를 나타낸 파형이다.
도7 은 클럭 게이팅 회로를 사용할 경우 외부 클럭과 게이트 입력 클럭간의 전환상태를 나타낸 파형이다.
도8 은 클럭 게이팅 회로를 사용할 경우 외부 클럭과 게이트 입력 클럭간의 전환상태를 나타낸 파형이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭 게이팅 회로 110 : 제1 앤드 게이트
120 : 제2 앤드 게이트 130 : 오아 게이트
140 : 래치 200 : 멀티플렉싱 회로
210 : 제1 스위칭 제어회로 211 : 제1 버퍼
212 : 제1 비활성 신호 발생부 213 : 제1 클럭 제어부
220 : 제2 스위칭 제어회로 221 : 제2 버퍼
222 : 제2 비활성 신호 발생부 223 : 제2 클럭 제어부
230 : 출력 신호 선택부
본 발명은 클럭 스위칭 회로에 관한 것으로서, 보다 상세하게는 글리치가 발생하지 않으며 클럭 인가 시점을 제어할 수 있는 클럭 스위칭 회로에 관한 것이다.
공정이 점점 세밀화되고, 시스템의 동작 속도가 지속적으로 높아짐에 따라 시스템의 실제 사용 환경에서의 동작 속도에 맞춰서 테스트 하는 엣-스피드 테스트(At-Speed Test)가 중요시 되고 있다. 제품의 엣-스피드 테스트를 할 경우, 외부 클럭과 위상 고정 루프(Phase Locked Loop)의 클럭간의 전환시에 글리치(glitch)가 발생할 수 있다. 따라서, 글리치의 발생을 방지하는 멀티플렉서(Multiflexer)의 구현이 필요하며, 더불어 테스트 장비상에서 위상 고정 루프에서의 락업이 이루어진 이후에 클럭을 인가해 줄 수 있게 하는 회로들이 필요하다.
도 1은 엣-스피드 테스트의 수행방법을 나타낸 개략적인 블록도이다.
도 1을 참조하면 일반적으로 내부 메모리(internal memory)를 이용한 엣-스피드 테스트는 아래와 같은 순서로 진행이 된다. 먼저 외부 클럭으로 내부 메모리에 테스트 프로그램을 로드한다. 그 후 위상 고정 루프의 클럭으로 엣-스피드 테스트를 수행한다. 이후 다시 외부 클럭을 인가하고 공용 입출력핀(General Purpose Input/Output Pin) 등으로 테스트 결과를 비교한다.
이때 외부 클럭과 위상 고정 루프의 클럭 사이의 스위칭시 글리치가 발생하지 않게 멀티플렉서를 구성해야 한다. 또한 제품마다 위상 고정 루프에서 락 업(Lock-Up)이 이루어진 시간이 차이가 있어 양산 테스트 장비상에서 테스트시 양산성을 높이기 위해 칩 외부에서 내부로 위상 고정 루프의 클럭의 인가 시점을 제어할 수 있는 회로의 구현이 필요하다. 이 회로에서 글리치가 발생할 경우에도 뒷 단에 위치한 클럭 발생 블록이 제대로 된 분주 클럭을 만들어 주지 못해 기능이 정상적으로 동작하지 않을 수 있으므로 이 회로에서도 출력 클럭의 인가시 글리치가 발생하지 않도록 설계해야 한다.
본 발명은 상술한 필요성에 의해 제안 된 것으로서, 외부 클럭과 위상 고정 루프의 출력 클럭간의 스위칭시 위상 고정 루프의 출력 클럭의 인가 시점을 제어할 수 있는 회로를 제공하는 것을 목적으로 한다.
또한 본 발명은 외부 클럭과 위상 고정 루프의 출력 클럭간의 스위칭시 글리치가 발생하지 않는 클럭 스위칭 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 클럭 스위칭 회로는 게이트 제어 신호에 응답하여 게이트 입력 클럭을 게이트 출력 클럭으로 출력하거나 차단하는 클럭 게이팅 회로, 및 상기 게이트 출력 클럭과 외부 클럭을 입력받아 이들 중 하나를 선택하여 스위칭 출력 클럭으로 출력하는 멀티플렉싱 회로를 포함한다.
상기 게이트 입력 클럭은 위상 고정 루프의 출력 클럭일 수 있다.
상기 게이트 제어 신호는 상기 위상 고정 루프의 락 여부를 알려주는 제1 제어 신호, 및 상기 위상 고정 루프가 락 되었을 때, 상기 게이트 출력 클럭의 출력 여부를 결정하는 제2 제어 신호를 포함할 수 있다.
상기 게이트 제어 신호는 상기 게이트 입력 클럭을 상기 위성 고정 루프가 락 되었는지 여부에 상관없이 상기 게이트 출력 클럭이 출력하도록 결정하는 제3 제어 신호를 더 포함할 수도 있다.
상기 클럭 게이팅 회로는 상기 제1 제어신호와 상기 제2 제어신호가 논리 "하이"이거나, 상기 제3 제어신호가 논리 "하이"일때 상기 게이트 입력 클럭을 상기 게이트 출력 클럭으로 출력하고, 상기 제1 제어신호 또는 상기 제2 제어신호가 논리 "로우"이고, 상기 제3 제어신호가 논리 "로우"일때 상기 게이트 입력 클럭을 상기 게이트 출력 클럭으로 출력하지 않는 것을 특징으로 할 수 있다.
상기 멀티플레싱 회로는 글리치프리 멀티플레싱 회로일 수 있다.
상기 멀티플렉싱 회로는 스위칭 제어 신호, 상기 게이트 출력 클럭 및 제2 클럭 제어 신호에 기초하여, 상기 게이트 출력 클럭을 버퍼링한 제1 클럭 신호와, 상기 제2 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제1 클럭 신호에 동기되어 활성화되는 제1 클럭 제어 신호를 출력하는 제1 스위칭 제어 회로와, 상기 스위칭 제어 신호, 외부 클럭 및 상기 제1 클럭 제어 신호에 기초하여, 상기 외부 클럭을 버퍼링한 제2 클럭 신호와, 상기 제1 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 상기 제2 클럭 제어 신호를 출력하는 제2 스위칭 제어 회로, 및 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하고, 상기 제1 클럭 제어 신호, 및 상기 제2 클럭 제어 신호에 응답하여 상기 제1 클럭 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는 출력 신호 선택부를 포함할 수 있다.
상기 제1 스위칭 제어 회로는 상기 게이트 출력 클럭을 버퍼링하여 제1 클럭 신호를 출력하는 제1 버퍼와, 상기 제1 클럭 신호와 상기 제2 클럭 제어 신호에 기초하여 제1 비활성 신호를 출력하는 제1 비활성 신호 발생부, 및
상기 게이트 출력 클럭, 상기 스위칭 제어 신호, 상기 제2 클럭 제어 신호, 및 상기 제1 비활성 신호에 기초하여, 상기 제1 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 제1 클럭 제어 신호를 출력하는 제1 클럭 제어부를 포함할 수 있다.
상기 제2 제어 회로는 상기 외부 클럭을 버퍼링하여 제2 클럭 신호를 출력하는 제2 버퍼와, 상기 제2 클럭 신호와 상기 제1 클럭 제어 신호에 기초하여 제2 비활성 신호를 출력하는 제2 비활성 신호 발생부, 및 상기 외부 클럭, 상기 스위칭 제어 신호, 상기 제1 클럭 제어 신호, 및 상기 제2 비활성 신호에 기초하여 상기 제1 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 제2 클럭 제어 신호를 출력하는 제2 클럭 제어부를 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 클럭 스위칭 회로를 첨부 도면을 참조하여 상세히 설명한다.
도 2은 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 구성을 나타낸 회로도이다.
도 2을 참조하면, 본 발명의 일 실시예에 따른 클럭 스위칭 회로는 클럭 게이팅 회로(100)와 멀티플렉싱 회로(200)를 포함한다.
클럭 게이팅 회로(100)는 위상 고정루프의 출력 신호(PLLOUTPUT)를 입력받고, 게이트 제어신호(PLLCLKON, PLLLOCK, ATPGTESTEN)에 응답하여 게이트 출력 클럭(GTEOUT)을 출력하거나 차단한다. 멀티플렉싱 회로(200)는 클럭 게이팅 회로(100)로부터 제공된 게이트 출력 클럭(GTEOUT)과 외부 클럭(EXTCLK)을 수신하고, 스위칭 제어 신호(BYPASS)에 의해 게이트 출력 클럭(GTEOUT)과 외부 클럭(EXTCLK) 중 하나를 글리치가 없는 스위칭 출력 클럭(CLKOUT)으로 내보낸다.
도 3은 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 클럭 게이팅 회로(100)의 회로도이다.
도 3을 참조하면 일 실시예에 따른 클럭 스위칭 회로의 클럭 게이팅 회로(100)는 제1 앤드 게이트(110), 제2 앤드 게이트(120), 오어 게이트(130)와 래치(140)를 포함한다.
클럭 게이팅 회로(100)의 게이트 제어신호는 위상 고정 루프의 락 여부를 알려주는 제1 제어 신호(PLLLOCK), 위상 고정 루프가 락 되었을 때, 게이트 출력 신호의 출력 여부를 결정하는 제2 제어 신호(PLLCLKON), 위상 고정 루프의 락 여부와 상관없이 게이트 출력 신호를 항상 게이트 출력 신호로 출력하게 하는 제3 제어 신호(ATPGTESTEN)를 포함한다.
클럭 게이팅 회로에서는 제1 제어 신호(PLLLOCK), 제2 제어 신호(PLLCLKON), 및 제3 제어 신호(ATPGTESTEN)를 논리 조합하여 래치에 입력된다. 이 신호는 위상 동기 루프의 출력 신호의 반전 신호에 의해 동기화 되어 래치 출력 신호(GCK)로 출력된다. 제1 제어 신호(PLLLOCK), 제2 제어 신호(PLLCLKON), 및 제3 제어 신호(ATPGTESTEN)의 논리 조합된 신호(D)가 어느 시점에서 변화하더라도 위상 동기 루프의 출력 신호(PLLOUTPUT)가 논리 "로우"인 상태에서는 래치 출력 신호(GCK)가 변하지 않고 지연된다. 래치 출력 신호(GCK)는 위상 고정 루프의 출력 신호와 논리 조합되어 게이트 출력 클럭(GTEOUT)으로 출력된다.
일 실시예에서는 제1 제어 신호(PLLLOCK)와 제2 제어 신호(PLLLCLKON)가 모두 논리 "하이"이거나 제3 제어 신호(ATPGTESTEN)가 논리 "하이"일 경우 래치(140)에 논리 "하이"인 값이 입력되므로, 위상 고정 루프의 출력 클럭(PLLOUTPUT)에 의해 동기화 되어 래치의 출력 신호(GCK)로 논리 "하이"인 값이 출력된다. 래치(140)의 출력 신호와 위상 고정 루프의 출력 클럭(PLLOUTPUT)을 논리 조합하여 게이트 출력 신호(GTEOUT)로 출력하게 되는데, 래치 출력 신호(GCK)가 논리 "하이"일 경우에는 위상 고정 루프의 출력 클럭(PLLOUTPUT) 이 게이트 출력 클럭(GTEOUT)으로 출 력된다.
한편, 제1 제어 신호(PLLLOCK)와 제2 제어 신호(PLLCLKON) 중 어느 하나가 논리 "로우"이고, 제3 제어 신호(ATPGTESTEN)가 논리 "로우"인 경우에는 래치(140)에 논리 "로우"인 값이 입력되므로, 위상 고정 루프의 출력 클럭(PLLOUTPUT)에 의해 동기화 되어 래치의 출력 신호(GCK)로 논리 "로우"인 값이 출력된다. 따라서 래치의 출력 신호(GCK)와 위상 고정 루프의 출력 클럭(PLLOUTPUT)을 논리 조합하여 출력된 게이트 출력 신호(GTEOUT)는 논리 "로우" 인 값을 가지게 되며 위상 고정 루프의 클럭(PLLOUTPUT)이 차단되는 효과가 생긴다.
엣-스피드 테스트 등에서 클럭 스위칭시 위상 고정 루프에서 락업(Lock-Up)되는 시간이 필요하므로 락업 여부를 표시하는 신호를 제1 제어 신호(PLLLOCK)로 입력받아 락업 되기 이전에는 게이트 출력 클럭(GTEOUT)을 차단할 수 있다. 또한, 위상 고정 루프의 클럭(PLLOUTPUT)을 이용할지 여부를 제2 제어 신호(PLLCLKON)를 이용하여 제어할 수 있다. 제2 제어 신호(PLLCLKON)가 논리 "하이" 가 되지 않는 경우에는 위상 고정 루프가 락업이 되어 제1 제어 신호가 논리 "하이"가 되더라도 게이트 출력 신호(GTEOUT)가 차단된다. 제3 제어 신호(ATPGTESTEN)는 일반적으로 논리 "로우"의 값을 가지며, 자동 테스트 패턴 생성기 (Automatic Test Pattern Generator, ATPG) 에 의한 테스트 수행시 클럭이 래치(140)에서 블록킹(Blocking)되지 않게 하기 위해 적용된 포트이다. 제3 제어 신호가 논리 "하이"를 가질 때는 제1 제어 신호와 제2 제어 신호와 상관없이 게이트 입력 클럭(PLLOUTPUT)이 게이트 출력 클럭(GTEOUT)으로 출력된다.
도 4는 본 발명의 일 실시예에 따른 클럭 스위칭 회로의 멀티플렉싱 회로(200)를 나타내는 회로도이다.
도 4를 참조하면, 멀티플렉싱 회로(200)는, 제1 스위칭 제어 회로(210), 제2 스위칭 제어 회로(220), 및 출력 신호 선택부(230)를 포함한다.
제1 스위칭 제어 회로(210)는 스위칭 제어 신호(BYPASS), 게이트 출력 클럭(GTEOUT), 및 제2 클럭 제어 신호(CK2Q)를 수신하여, 제1 클럭 신호(CLK1D)와 제1 클럭 제어 신호(CK1Q)를 출력한다.
제1 스위칭 제어 회로(210)는 제1 버퍼(211), 제1 비활성 신호 발생부(212), 및 제2 클럭 제어 회로(213)를 포함할 수 있다.
제1 버퍼(211)는 게이트 출력 클럭(GTEOUT)을 버퍼링하여 제1 제어 신호(CLK1D)로 출력하며 다수의 인버터를 직렬 연결하여 구현될 수 있다.
제1 비활성 신호 발생부(212)는 제2 클럭 제어 신호(CK2Q)와 제1 클럭 신호(CLK1D)에 기초하여 제1 비활성 신호(CK1HD)를 출력한다. 제1 비활성 신호 발생부(212)는 클럭단자(CK)에 제1 클럭 신호(CLK1D)가 인가되는 복수의 플립플롭을 직렬 연결하여 구현될 수 있다. 이 경우, 첫 단의 플립플롭의 입력 단자(D)로 제2 클럭 제어 신호(CK2Q)가 입력되며, 마지막 단의 플립플롭의 출력 단자(Q)로 제1 비활성 신호(CK1HD)가 출력된다.
제1 클럭 제어부(213)는 게이트 출력 클럭(GTEOUT), 스위칭 제어 신호(BYPASS), 제2 클럭 제어 신호(CK2Q), 및 제1 비활성 신호(CK1HD)에 기초하여, 제2 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제1 클럭 신호에 동기되 어 활성화되는 제1 클럭 제어 신호(CK1Q)를 출력한다. 제1 클럭 제어부(213)는 게이트 출력 클럭(GTEOUT)을 클럭 단자(CK)에 입력받는 플립플롭과 스위칭 제어 신호(BYPASS), 제2 클럭 제어 신호(CK2Q), 및 제1 비활성 신호(CK1HD)를 수신하여 이 신호들의 논리 조합한 결과를 플립플롭의 입력 단자(D)에 인가하는 오아게이트를 포함할 수 있다.
제2 스위칭 제어 회로(220)는 스위칭 제어 신호(BYPASS), 게이트 출력 클럭(GTEOUT), 및 제1 클럭 제어 신호(CK1Q)를 수신하여, 제2 클럭 신호(CLK2D)와 제2 클럭 제어 신호(CK2Q)를 출력한다.
제2 스위칭 제어 회로(220)는 제2 버퍼(221), 제2 비활성 신호 발생부(222), 및 제2 클럭 제어 회로(223)를 포함할 수 있다.
제2 버퍼(221)는 게이트 출력 클럭(GTEOUT)을 버퍼링하여 제2 제어 신호(CLK2D)로 출력하며 다수의 인버터를 직렬 연결하여 구현될 수 있다.
제2 비활성 신호 발생부(222)는 제1 클럭 제어 신호(CK1Q)와 제2 클럭 신호(CLK2D)에 기초하여 제2 비활성 신호(CK2HD)를 출력한다. 제2 비활성 신호 발생부(222)는 클럭단자(CK)에 제2 클럭 신호(CLK2D)가 인가되는 복수의 플립플롭을 직렬 연결하여 구현될 수 있다. 이 경우, 첫 단의 플립플롭의 입력 단자(D)로 제1 클럭 제어 신호(CK1Q)가 입력되며, 마지막 단의 플립플롭의 출력 단자(Q)로 제2 비활성 신호(CK2HD)가 출력된다.
제2 클럭 제어부(223)는 게이트 출력 클럭(GTEOUT), 스위칭 제어 신호(BYPASS), 제1 클럭 제어 신호(CK1Q), 및 제2 비활성 신호(CK2HD)에 기초하여, 상기 제1 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 제2 클럭 제어 신호(CK2Q)를 출력한다. 제2 클럭 제어부(223)는 게이트 출력 클럭(GTEOUT)을 클럭 단자(CK)에 입력받는 플립플롭과 스위칭 제어 신호(BYPASS), 제1 클럭 제어 신호(CK1Q), 및 제2 비활성 신호(CK1HD)를 수신하여 이 신호들의 논리 조합한 결과를 플립플롭의 입력 단자(D)에 인가하는 오아게이트를 포함할 수 있다.
출력 신호 선택부(230)는 제1 클럭 신호(CLK1D) 및 제2 클럭 신호(CLK2D)를 수신하고, 제1 클럭 제어 신호(CK1Q), 및 제2 클럭 제어 신호(CK2Q)에 응답하여 상기 제1 클럭 신호(CLK1D) 또는 상기 제2 클럭 신호(CLK2D) 중 하나를 스위칭 출력 클럭(CLKOUT)으로 출력한다. 출력 신호 선택부(230)는 제1 클럭 신호(CLK1D)와 제1 클럭 제어 신호(CK1Q)를 입력받아 제1 출력 신호(CK1OUT)를 출력하는 낸드 게이트, 제2 클럭 신호(CLK2D)와 제2 클럭 제어 신호(CK2Q)를 입력받아 제2 출력 신호(CK2OUT)를 출력하는 낸드 게이트, 및 제1 출력 신호(CK1OUT)와 제2 출력 신호(CK2OUT)를 입력받아 스위칭 출력 클럭(CLKOUT)을 출력하는 낸드 게이트로 구현될 수 있다.
도4 를 참조하여 외부 클럭(EXTCLK)에서 게이트 출력 클럭(GTEOUT)으로의 클럭 스위칭이 일어날 때의 멀티플렉싱 회로(200)의 동작을 설명한다.
스위칭 제어 신호(BYPASS)는 논리 "하이"의 값을 가질때, 정상상태에서는 외부 클럭(EXTCLK)이 출력 클럭(CLKOUT)으로 출력된다. 이 때, 제2 클럭 제어 신호(CK2Q)는 논리 "하이"의 값을 가지며 제1 비활성 신호(CK1HD) 역시 논리 "하이" 의 값을 갖는다. 스위칭 제어 신호(BYPASS)가 논리 "하이"에서 논리"로우"로 변한 후 에는 외부 클럭(EXTCLK)에 동기되어 제2 클럭 제어 신호(CK2Q)가 논리 "하이"에서 논리 "로우"로 변한다. 제2 클럭 제어부(220)의 플립플롭이 외부 클럭(EXTCLK)에 의해 동기되어 제2 클럭 제어 신호(CK2Q)를 변화하기까지 시간이 지연되며 이 시간동안에는 아직 외부 클럭(EXTCLK)이 출력 클럭(CLKOUT)이 된다. 제2 클럭 제어 신호(CK2Q)는 논리 "로우"가 된 이후 제1 비활성 신호 발생부(212)의 플립플롭의 클럭 단자(CK)에 인가된 게이트 제1 클럭(CLK1D)에 동기되어 제1 비활성 신호(CK1HD)를 논리 "하이"에서 논리 "로우"로 변화시킨다. 실시예에서는 제1 비활성 신호 발생부(212)에 세 개의 플립플롭을 사용하였으므로 제1 클럭(CLK1D)에서 3개의 상승 모서리(rising edge)가 생기 후에 제1 비활성 신호(CK1HD)가 변화된다. 이 후에 제2 클럭 제어 신호(CK2Q), 스위칭 제어 신호(BYPASS), 및 제1 비활성 신호(CK1HD)가 모두 논리 "로우"의 값을 가지게 되므로 제1 클럭 제어부(210)의 오아게이트와 플립플롭에 의해 게이트 출력 클럭(GTEOUT)에 동기되어 제1 클럭 제어 신호(CK1Q)를 논리 "로우"에서 논리 "하이"로 변화 시킨다. 출력 신호 선택부(230)은 제 클럭 제어 신호(CK1Q)가 논리 "하이"가 되면 제1 클럭(CLK1D)을 출력 클럭(CLKOUT)으로 내보내게 된다. 제1 클럭(CLK1D)는 게이트 출력 클럭(GTEOUT)을 버퍼링한 것이므로 버퍼링에 의한 지연을 무시하면 결국 게이트 출력 클럭(GTEOUT)의 네 번째 상승 모서리(rising edge)가 생기는 것에 동기화되어 제1 클럭 제어 신호(CK1Q)가 논리 "로우"에서 논리 "하이"로 변하게 되고, 출력 클럭이 선택되므로 클리치가 발생하지 않는다.
게이트 출력 클럭과(GETOUT)과 외부 클럭(EXTCLK)간의 클럭 전환시의 멀티플렉싱 회로의 동작은 위와 유사하다.
도5 는 클럭 게이팅 회로가 없을 때 외부 클럭(EXTCLK)과 게이트 입력 클럭(PLLOUTPUT)간의 전환상태를 나타낸 파형이다. 이 경우 제1 게이트 제어 신호(PLLCLKON)와 제2 게이트 제어 신호(PLLLOCK)은 사용되지 않고 논리 "하이"로 고정되어 있으며, 클럭 스위칭 시 멀티플렉싱 회로에서 외부 클럭(EXTCLK)에 동기된 다음, 게이트 입력 클럭의 4개의 상승 모서리 후에 전환된 클럭이 출력된다.
도6 은 클럭 게이팅 회로가 없을 때 게이트 입력 클럭(PLLOUTPUT)과 외부 클럭(EXTCLK)간의 전환상태를 나타낸 파형이다. 이 경우 제1 게이트 제어 신호(PLLCLKON)와 제2 게이트 제어 신호(PLLLOCK)은 사용되지 않고 논리 "하이"로 고정되어 있으며, 클럭 스위칭 시 멀티플렉싱 회로에서 게이트 입력 클럭(PLLOUTPUT)에 동기된 다음, 외부 클럭의 4개의 상승 모서리 후에 전환된 클럭이 출력된다.
도7 은 클럭 게이팅 회로를 사용할 경우 외부 클럭(EXTCLK)과 게이트 입력 클럭(PLLOUTPUT)간의 전환상태를 나타낸 파형이다. 외부 클럭(EXTCLK)에서 위상 고정 루프의 출력 클럭(PLLOUTPUT)으로의 클럭 스위칭 시, 위상 고정 루프의 락업 시간을 보장해 주기 위해 락 검출 신호(Lock Indicator)등을 이용하여 클럭의 출력을 지연 시킬 수 있다. 이 때, 위상 고정 루프의 락업 여부를 나타내는 제1 제어 신호(PLLLOCK)가 논리 "하이"가 될 때까지 전환된 클럭이 출력되지 않고 지연된다.
도8 은 위상 고정 루프의 락업 시간을 추가로 더 보장하거나, 임의의 시간 만큼 클럭을 지연시키고 싶을 경우의 제2 제어 신호(PLLCLKON)를 이용하여 클럭을 지연시키는 경우를 보여 준다. 제2 제어 신호(PLLCLKON)가 논리 "로우" 인 경우에는 제1 제어 신호(PLLLOCK)가 논리 "하이"가 된 이후에도 클럭의 출력은 지연되며, 제2 제어 신호(PLLCLKON)가 논리 "하이"가 된 후에 선택된 클럭이 출력된다.
상술한 바와 같이, 본 발명의 실시예에 따르면 위상 고정 루프의 출력 클럭과 외부 클럭을 선택하여 출력하는 멀티플렉싱 회로의 입력단에 클럭 게이팅 회로를 추가하여, 위상 고정 루프 클럭을 인가하는 시점을 제어할 수 있게 한다.
또한 본 발명의 실시예에 따르면 상기 멀티 플렉싱 회로를 글리치프리 멀티플렉서를 이용하여 구현함으로써 위상 고정 루프 클럭과 외부 클럭간의 스위칭시 출력 신호에서 글리치가 발생하지 않는다.
따라서, 본 발명에 따르면 양산 테스트 장비 상에서 엣-스피드 테스트시 위상 고정 루프의 락 신호를 이용하여 락 된 이후에 클럭이 인가되게 할 수 있다. 또 입력 제어 신호를 이용하여 위상 고정 루프가 락 된 이후에도 클럭 인가 시점을 지연시킬 수 있어 테스트의 편의성을 증대시킨다.

Claims (9)

  1. 둘 이상의 클럭을 수신하여 이들 중 하나를 선택하여 출력하는 클럭 스위칭 회로에 있어서,
    게이트 제어 신호에 응답하여 게이트 입력 클럭을 게이트 출력 클럭으로 출력하거나 차단하는 클럭 게이팅 회로; 및
    상기 게이트 출력 클럭과 외부 클럭을 입력받아 이들 중 하나를 선택하여 스위칭 출력 클럭으로 출력하는 멀티플렉싱 회로를 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
  2. 제1항에 있어서, 상기 게이트 입력 클럭은 위상 고정 루프의 출력 클럭인 것을 특징을 하는 클럭 스위칭 회로.
  3. 제2항에 있어서, 상기 게이트 제어 신호는,
    상기 위상 고정 루프의 락 여부를 알려주는 제1 제어 신호; 및
    상기 위상 고정 루프가 락 되었을 때, 상기 게이트 출력 클럭의 출력 여부를 결정하는 제2 제어 신호를 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
  4. 제3항에 있어서, 상기 게이트 제어 신호는 상기 게이트 입력 클럭을 상기 위성 고정 루프가 락 되었는지 여부에 상관없이 상기 게이트 출력 클럭이 출력하도록 결정하는 제3 제어 신호를 더 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
  5. 제4항에 있어서, 상기 클럭 게이팅 회로는,
    상기 제1 제어신호와 상기 제2 제어신호가 논리 "하이"이거나, 상기 제3 제어신호가 논리 "하이"일때 상기 게이트 입력 클럭을 상기 게이트 출력 클럭으로 출력하고;
    상기 제1 제어신호 또는 상기 제2 제어신호가 논리 "로우"이고, 상기 제3 제어신호가 논리 "로우"일때 상기 게이트 입력 클럭을 상기 게이트 출력 클럭으로 출력하지 않는 것을 특징으로 하는 클럭 스위칭 회로.
  6. 제1항에 있어서, 상기 멀티플레싱 회로는 글리치프리 멀티플레싱 회로인 것을 특징으로 하는 클럭 스위칭 회로.
  7. 제6항에 있어서, 상기 멀티플렉싱 회로는,
    스위칭 제어 신호, 상기 게이트 출력 클럭 및 제2 클럭 제어 신호에 기초하여, 상기 게이트 출력 클럭을 버퍼링한 제1 클럭 신호와, 상기 제2 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제1 클럭 신호에 동기되어 활성화되는 제1 클럭 제어 신호를 출력하는 제1 스위칭 제어 회로;
    상기 스위칭 제어 신호, 외부 클럭 및 상기 제1 클럭 제어 신호에 기초하여, 상기 외부 클럭을 버퍼링한 제2 클럭 신호와, 상기 제1 클럭 제어 신호가 비활성화 된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 상기 제2 클럭 제어 신호를 출력하는 제2 스위칭 제어 회로;
    상기 제1 클럭지연 신호 및 상기 제2 클럭 신호를 수신하고, 상기 제1 클럭 제어 신호, 및 상기 제2 클럭 제어 신호에 응답하여 상기 제1 클럭 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는 출력 신호 선택부를 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
  8. 제7항에 있어서, 상기 제1 스위칭 제어 회로는,
    상기 게이트 출력 클럭을 버퍼링한 제1 클럭 신호를 출력하는 제1 버퍼;
    상기 제1 클럭 신호와 상기 제2 클럭 제어 신호에 기초하여 제1 비활성 신호를 출력하는 제1 비활성 신호 발생부; 및
    상기 게이트 출력 클럭, 상기 스위칭 제어 신호, 상기 제2 클럭 제어 신호, 및 상기 제1 비활성 신호에 기초하여, 상기 제2 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제1 클럭 신호에 동기되어 활성화되는 제1 클럭 제어 신호를 출력하는 제1 클럭 제어부를 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
  9. 제7항에 있어서, 상기 제2 제어 회로는,
    상기 외부 클럭을 버퍼링한 제2 클럭 신호를 출력하는 제2 버퍼;
    상기 제2 클럭 신호와 상기 제1 클럭 제어 신호에 기초하여 제2 비활성 신호를 출력하는 제2 비활성 신호 발생부; 및
    상기 외부 클럭, 상기 스위칭 제어 신호, 상기 제1 클럭 제어 신호, 및 상기 제2 비활성 신호에 기초하여, 상기 제1 클럭 제어 신호가 비활성화된 후 소정 시간 후에 상기 제2 클럭 신호에 동기되어 활성화되는 제2 클럭 제어 신호를 출력하는 제2 클럭 제어부를 포함하는 것을 특징으로 하는 클럭 스위칭 회로.
KR1020060073579A 2006-08-04 2006-08-04 클럭 스위칭 회로 KR20080012574A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060073579A KR20080012574A (ko) 2006-08-04 2006-08-04 클럭 스위칭 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060073579A KR20080012574A (ko) 2006-08-04 2006-08-04 클럭 스위칭 회로

Publications (1)

Publication Number Publication Date
KR20080012574A true KR20080012574A (ko) 2008-02-12

Family

ID=39340670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060073579A KR20080012574A (ko) 2006-08-04 2006-08-04 클럭 스위칭 회로

Country Status (1)

Country Link
KR (1) KR20080012574A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017479A (ko) * 2014-08-06 2016-02-16 삼성전자주식회사 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩
KR20210015548A (ko) * 2019-08-02 2021-02-10 고려대학교 산학협력단 복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017479A (ko) * 2014-08-06 2016-02-16 삼성전자주식회사 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩
KR20210015548A (ko) * 2019-08-02 2021-02-10 고려대학교 산학협력단 복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기

Similar Documents

Publication Publication Date Title
US5623223A (en) Glitchless clock switching circuit
US7710801B2 (en) Circuitry and method for an at-speed scan test
US8013637B2 (en) Clock signal selection circuit
US5381542A (en) System for switching between a plurality of clock sources upon detection of phase alignment thereof and disabling all other clock sources
JP5317356B2 (ja) クロック制御信号生成回路、クロックセレクタ、及び情報処理装置
US7471120B2 (en) Clock switch for generation of multi-frequency clock signal
US7398442B2 (en) Electronic circuit with asynchronously operating components
KR101436042B1 (ko) 클럭 스위칭 회로에서 글리치를 방지하기 위한 장치 및방법
US8775857B2 (en) Sequential on-chip clock controller with dynamic bypass for multi-clock domain testing
KR20080037384A (ko) 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
JP4626656B2 (ja) パルスラッチ回路
US6806755B1 (en) Technique for glitchless switching of asynchronous clocks
CN115242224A (zh) 一种多时钟无毛刺切换电路及切换方法
KR20080012574A (ko) 클럭 스위칭 회로
KR101887757B1 (ko) 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법
US8390354B2 (en) Delay configurable device and methods thereof
US6320442B1 (en) Dual clock D type flip-flop
US20240295602A1 (en) System and method for controlling at-speed testing of integrated circuits
JP5900053B2 (ja) クロック切替回路
US6765419B2 (en) Dynamic delay line control
JP2001339376A (ja) 同期回路
US20050147195A1 (en) Synchronizing circuit for stably generating an output signal
CN115561612A (zh) 半导体装置与测试脉冲信号产生方法
KR100691010B1 (ko) 테스트 모드 회로
KR100807116B1 (ko) 지연 고정 루프

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination