KR101887757B1 - 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법 - Google Patents

Abstract

글리치 프리 클록 멀티플렉서는, 다수의 스위치를 포함하되, 상기 다수의 스위치 각각은, 클록 신호를 입력받아, 해당 클럭 신호를 출력하거나 출력하지 않도록 할 수 있되, 상기 다수의 스위치 각각은, 해당 클록 신호의 출력 여부를 선택하는 선택 신호를 입력받고, 상기 다수의 스위치는 모두, 상기 다수의 스위치로 해당 클록 신호를 출력하지 않도록 제어할 수 있는 제어 신호를 입력받는 것을 특징으로 한다. 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법에 따르면, 소오스 클록(Source Clock)을 선택 시에 클록이 변경되는 시점에서 클록의 글리치를 제거하여 안정적인 클록 소오스를 공급할 수 있다.

Description

글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법{GLITCH-FREE CLOCK MULTIPLEXER AND SELECTING METHOD OF CLOCK SIGNAL USING THE MULTIPLEXER}

본 발명은 글리치 프리 클록 멀티플렉서(Glitch-Free Clock Multiplexer)에 관한 것으로, 더욱 상세하게는 클럭 메타스테빌리티(Clock Metastability)를 회피할 수 있는 글리치 프리 클록 멀티플렉서에 관한 것이다.

과거의 ASIC은 단일 소오스 클록(Source Clock)으로 구동을 하는 경우가 많았다. 그러나, 반도체 칩(Chip)의 기능이 점점 다양해지고, 그 회로가 복잡해짐에 따라 소오스 클록이 아닌 다양한 클록의 입력을 받아서 필요에 따라 입력되는 클록 중 하나를 선택하는 구조가 많이 사용되는 추세이다. 입력되는 여러 클록 중 하나의 클록을 선택할 때에 클록이 선택되는 시점에 일반적인 멀티플렉서(Multiplexer)를 사용하게 되면 서로 다른 클록이 선택되는 과정에서 글리치(Glitch)가 발생할 확률이 높으며, 이때 클록에 글리치가 발생하면 이 클록 소오스를 사용하는 내부 레지스터가 불안정적인 상태가 되어 관련된 회로가 오동작할 위험에 놓이게 된다. 이런 상태를 클럭 메타스테빌리티(Clock Metastability)라고 하며, 이런 상태를 방지하기 위해서 여러 가지 글리치 프리 클록 멀티플렉서(Glitch-Free Clock Multiplexer)가 사용되고 있다.

클록 글리치를 방지하기 위해 일반적으로 사용하는 멀티플렉서는 논리적으로는 글리치를 잡을 수 있다. 다만, 실제로 ASIC 제작을 진행하면서 이 글리치 프리 클록 멀티플렉서로 인하여 내부 칩을 구동하기 위한 클록의 경로(Path)가 복잡해 져서, 원하는 STA(Static Timing Analysis) 결과를 얻을 수 없어 ASIC 제작 일정이 늘어나고, 최악의 경우에는 원하는 최대 주파수로 클록을 동작시킬 수 없어 목표한 성능의 칩을 제작할 수 없는 상태가 될 수 있다.

본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 소오스 클록(Source Clock)을 선택 시에 클록이 변경되는 시점에서 클록의 글리치를 제거하여 안정적인 클록 소오스를 공급할 수 있는 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법을 제공하는 것에 그 목적이 있다.

본 발명의 글리치 프리 클록 멀티플렉서는, 다수의 스위치를 포함하되, 상기 다수의 스위치 각각은, 클록 신호를 입력받아, 해당 클럭 신호를 출력하거나 출력하지 않도록 할 수 있다. 아울러, 상기 다수의 스위치 각각은, 해당 클록 신호의 출력 여부를 선택하는 선택 신호를 입력받고, 상기 다수의 스위치는 모두, 상기 다수의 스위치로 해당 클록 신호를 출력하지 않도록 제어할 수 있는 제어 신호를 입력받는 것을 특징으로 한다.

구체적으로, 상기 다수의 스위치 각각은, 캐스케이드로 연결된 제 1 플립플롭, 제 2 플립플롭 및 제 3 플립플롭을 포함한다. 바람직하게는, 상기 선택 신호 및 상기 제어 신호를 앤드 게이트(AND Gate)를 통해 출력한 신호 또는 상기 선택 신호 및 상기 제어 신호를 앤드 게이트를 통해 출력한 신호를 반전한 신호가, 상기 제 1 플립플롭의 데이터 신호로 입력되는 것을 특징으로 한다. 아울러, 상기 제 1 립플플롭의 출력이 상기 제 2 플립플롭의 데이터 신호로 입력되고, 상기 제 2 립플플롭의 출력이 상기 제 3 플립플롭의 데이터 신호로 입력된다. 또한, 해당 스위치로 입력되는 클록 신호 또는 해당 스위치로 입력되는 클록 신호를 이용한 신호가, 상기 제 1 플립플롭, 상기 제 2 플립플롭 및 상기 제 3 플립플롭의 클록 신호로 입력되는 것을 특징으로 한다.

즉, 상기 제 1 플립플롭 및 상기 제 2 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호가 입력되는 것이 바람직하다. 또한, 상기 제 3 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호를 반전한 신호가 입력되는 것을 특징으로 한다. 바람직하게는, 상기 다수의 스위치 각각은, 상기 제 3 플립플롭의 출력과 해당 스위치로 입력되는 클록 신호를 앤드 게이트 또는 오아 게이트(OR Gate)를 이용하여 결합하여 출력하는 것을 특징으로 한다.

아울러, 본 발명의 글리치 프리 클록 멀티플렉서는, 상기 다수의 스위치로 입력되는 클록 신호 중 하나만이 출력되도록 상기 다수의 스위치 각각으로 선택 신호를 입력하는 것이 바람직하다. 또한, 본 발명의 글리치 프리 클록 멀티플렉서는, 상기 제어 신호를 이용하여, 상기 다수의 스위치로 입력되는 클록 신호 모두를 출력되지 않도록 제어하고, 상기 다수의 스위치로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호를 상기 다수의 스위치 각각으로 입력하고, 상기 선택 신호에 의해 선택된 클록 신호만이 출력될 수 있도록 상기 제어 신호의 상태를 절환하는 것을 특징으로 한다.

아울러, 본 발명의 글리치 프리 클록 멀티플렉서는, 상기 다수의 스위치 각각으로부터 출력되는 신호를 입력받아 하나의 신호를 출력하는 조합 회로 블록;을 더 포함하는 것이 바람직하다. 상기 조합 회로 블록은, 하나 이상의 앤드 게이트로만 구성되거나, 하나 이상의 오아 게이트로만 구성된 것을 특징으로 한다.

본 발명의 다수의 클록 신호 중 하나의 클록 신호를 선택하는 방법은, (a) 제어 신호를 이용하여, 다수의 스위치로 입력되는 클록 신호 모두를 출력되지 않도록 제어하는 단계; (b) 상기 다수의 스위치로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호를 상기 다수의 스위치 각각으로 입력하는 단계; (c) 상기 선택 신호에 의해 선택된 클록 신호만이 출력될 수 있도록 상기 제어 신호의 상태를 절환하는 단계; 및 (d) 상기 다수의 스위치 각각으로부터 출력되는 신호를 입력받아 하나의 신호를 출력하도록 조합하는 단계;를 포함하는 것을 특징으로 한다.

구체적으로, 상기 다수의 스위치 각각은, 캐스케이드로 연결된 제 1 플립플롭, 제 2 플립플롭 및 제 3 플립플롭을 포함한다. 아울러, 상기 선택 신호 및 상기 제어 신호를 앤드 게이트(AND Gate)를 통해 출력한 신호 또는 상기 선택 신호 및 상기 제어 신호를 앤드 게이트를 통해 출력한 신호를 반전한 신호가 상기 제 1 플립플롭의 데이터 신호로 입력되는 것을 특징으로 한다. 또한, 상기 제 1 립플플롭의 출력이 상기 제 2 플립플롭의 데이터 신호로 입력되고, 상기 제 2 립플플롭의 출력이 상기 제 3 플립플롭의 데이터 신호로 입력되되, 해당 스위치로 입력되는 클록 신호 또는 해당 스위치로 입력되는 클록 신호를 이용한 신호가, 상기 제 1 플립플롭, 상기 제 2 플립플롭 및 상기 제 3 플립플롭의 클록 신호로 입력되는 것이 바람직하다.

아울러, 상기 제 1 플립플롭 및 상기 제 2 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호가 입력되는 것을 특징으로 한다. 또한, 상기 제 3 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호를 반전한 신호가 입력되는 것이 바람직하다. 또한, 상기 다수의 스위치 각각은, 상기 제 3 플립플롭의 출력과 해당 스위치로 입력되는 클록 신호를 앤드 게이트 또는 오아 게이트(OR Gate)를 이용하여 결합하여 출력하는 것을 특징으로 한다.

바람직하게는, 상기 (d) 단계는, 하나 이상의 앤드 게이트로만 구성된 조합 회로 블록을 이용하거나, 하나 이상의 오아 게이트로만 구성된 조합 회로 블록을 이용하는 것을 특징으로 한다.

본 발명의 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법에 따르면, 소오스 클록(Source Clock)을 선택 시에 클록이 변경되는 시점에서 클록의 글리치를 제거하여 안정적인 클록 소오스를 공급할 수 있다.

도 1은 일반적인 멀티플렉서의 사용시에 클록 신호 변경에 따른 글리치가 발생하는 예시도.
도 2는 종래의 글리치 프리 클록 멀티플렉서(100)의 회로도.
도 3은 도 2의 종래의 글리치 프리 클록 멀티플렉서(100)의 타이밍도.
도 4는 4개의 입력 신호로부터 하나의 신호를 선택하는 글리치 프리 클록 멀티플렉서의 구성도.
도 5는 본 발명의 스위치 블록(210a, 210b)의 설명도.
도 6은 본 발명의 바람직한 제 1 실시예에 따른 스위치(211a)의 구성도.
도 7은 도 6의 제 1 실시예의 스위치(211a)의 주요 신호의 타이밍도.
도 8은 본 발명의 바람직한 제 2 실시예에 따른 스위치(211b)의 내부 로직 구성도.
도 9는 본 발명의 바람직한 제 1 실시예에 따른 조합 회로 블록(220a)의 구성도.
도 10은 본 발명의 바람직한 제 2 실시예에 따른 조합 회로 블록(220b)의 구성도.
도 11은 제 1 실시예에 따른 조합 회로 블록(220a)의 입출력 신호 설명도.
도 12는 제 2 실시예에 따른 조합 회로 블록(220b)의 입출력 신호 설명도.
도 13은 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)의 동작 설명도.
도 14는 본 발명의 바람직한 제 1 실시예에 따른 글리치 프리 클록 멀티플렉서(200a)의 구성도.
도 15는 본 발명의 바람직한 제 2 실시예에 따른 글리치 프리 클록 멀티플렉서(200b)의 구성도.

이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따른 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법에 대해 상세히 설명하기로 한다.

본 발명의 하기의 실시예들은 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예들로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.

도 1은 일반적인 멀티플렉서의 사용시에 클록 신호 변경에 따른 글리치가 발생하는 예시도이다.

도 1의 파형을 분석해 보면 서로 다른 주기를 갖는 클록(CLK1, CLK2)이 멀티플렉서(Multiplexer)에 입력되고, 선택 신호(SEL)로 출력을 선택하게 된다. 선택 신호(SEL)는 보통 제 1 클록 신호(CLK1) 또는 제 2 클록 신호(CLK2)에 동기되어 만들어지거나, 아예 다른 주기를 갖는 클록에 의해 생성되어 입력될 수 있다. 따라서, 도 1과 같이 선택 신호(SEL)가 입력되게 되면 출력(C_OUT)이 제 1 클록 신호(CLK1)에서 제 2 클록 신호(CLK2)으로 바로 바뀌면서, 도 1에서 나타낸 바와 같은 신호(C_OUT)를 출력하게 된다. 이 부분을 글리치(Glitch)라고 하며 이 글리치는 해당 시스템에 심각한 문제를 야기한다. 예를 들면, 이 클록 글리치는 레지스터(Register)의 오동작을 야기 시켜 시스템을 파워 오프(Power Off) 하기 전에는 정상 상태로 돌아오지 않는 문제를 발생시킬 수 있다. 이런 현상을 회피하기 위해서 단일 클록을 사용하는 시스템이 아닌 여러 클록을 선택적으로 사용해야 하는 시스템에서는 필수적으로 글리치 프리 클록 멀티플렉서(Glitch-Free Clock Multiplexer)가 사용되어야 한다.

도 2는 종래의 글리치 프리 클록 멀티플렉서(100)의 회로도를 나타낸다. 아울러, 도 3은 도 2의 종래의 글리치 프리 클록 멀티플렉서(100)의 타이밍도를 나타낸다.

도 2의 종래의 글리치 프리 클록 멀티플렉서(100)는, 4개의 플립플롭 레지스터(R0, R1, R2, R3), 4개의 오아 게이트(OR Gate) 및 하나의 앤드 게이트(AND Gate)로 구성된다. 종래의 글리치 프리 클록 멀티플렉서(100)는 2개의 클록 신호(CLK1, CLK2)를 입력받아 선택 신호(SEL)의 입력 조건에 따라서 2개의 클록 신호 (CLK1, CLK2) 중 하나를 선택하여 출력한다. 글리치를 발생시키지 않기 위해서 각 입력 클록(CLK1, CLK2)은 각각 두 개의 레지스터의 소오스 클록으로 입력되고 각 레지스터(R1, R3)에서 출력되는 출력은 서로 다른 클록으로 구동되는 레지스터(R0, R2)의 입력으로 다시 연결되어 동작한다. 최종적으로, 종래의 글리치 프리 클록 멀티플렉서(100)는, 레지스터(R1, R3)의 출력과 2개의 클록 신호(CLK1, CLK2)가 오아(OR) 된 후에 앤드 게이트를 통과하여 클록(C_OUT)이 출력되는 구조로 동작한다. 이런 방식으로 동작을 하게 되면 최종 출력 클록(C_OUT)은 글리치 없이 도 3과 같이 동작하게 된다.

도 2의 종래의 글리치 프리 클록 멀티플렉서(100)를 사용하게 되면 글리치 없는 클록 시스템을 구성할 수 있어, 클록을 선택하여 사용해야 하는 시스템에서는 정형화된 블록(Block)처럼 널리 사용되고 있다. 하지만, 최근의 ASIC들은 많은 기능 등으로 인하여 2개 이상의 클록을 많이 사용하고 있다. 만약 4개의 클록을 선택하여 사용한다고 하면 도 2의 글리치 프리 클록 멀티플렉서(100)를 3개 사용해야 한다.

도 4는 4개의 입력 신호로부터 하나의 신호를 선택하는 글리치 프리 클록 멀티플렉서의 구성도를 나타낸다.

3개의 단위 멀티플렉서(MUX1, MUX2, MUX3)는 도 2의 멀티플렉서(100)를 이용한다. 4개의 클록 중 하나를 선택하기 위해서는 도 4와 같이 3개의 멀티플렉서(MUX1, MUX2, MUX3)를 사용해야 하고, 실제로 소오스 클록에서 모든 멀티플렉서(MUX1, MUX2, MUX3)를 통과하여 출력되는 경로(Path)는 클록의 종류가 많을수록 길어지게 된다. 실제 ASIC의 구현에 있어서, 모든 논리 게이트들의 타이밍 경로(Timing Path)는 소오스 클록으로부터 계산되는데, 도 4와 같은 구조가 많아지면 소오스 클록에서 타겟 레지스터(소오스 클록으로 동작하는 레지스터)로의 경로가 길어지게 된다. 따라서, 실제 STA(Static Timing Analysis) 진행 시 타이밍 조건을 맞추기 어려워진다. 상기 구조의 더 큰 문제는, 실제 STA 진행 시 소오스 클록은 소오스로부터 타겟까지 불필요한 경로를 제외하고 계산되어야 하는데, 도 2의 구조를 갖는 멀티플렉서를 사용하게 되면, 최종 클록이 출력되기 전까지 멀티플렉서 내부에서 레지스터와 조합 회로(Combinational Logic)를 너무 많이 거치게 되어 PNR 툴(Place and Route Tool)이 계산하지 않아도 되는 경로의 타이밍을 계산하여 실제 클록 경로가 복잡해져서 STA 결과가 나빠지게 된다. STA 작업 시 제일 좋은 형태는, 클록이 선택되는 블록의 출력부터 타이밍이 계산되는 것이 이상적이다. 도 2의 멀티플렉서는 내부 로직으로 인해서 이상적인 클록 경로의 구성이 힘들어 진다. 만약 이런 구조가 시스템에 많이 사용되게 되면 ASIC 진행이 불가능해 지기도 한다.

실제로 멀티플렉서 내부의 레지스터는 자기 자신의 셋업/ 홀드 타이밍(Setup/Hold Timing)을 맞추기 위한 노력을 하게 되고, 그 결과 최종 선택된 클록 출력의 경로를 복잡하게 만들게 되어 STA 진행이 힘들어진다. 멀티플렉서 내부에서의 타이밍은 계산되지 않는 것이, 전체 타이밍 마진(Timing Margin)을 좋게 하는데 유리하다. PNR 툴이 이런 상황을 알 수 있도록 SDC(Synopsys Design Constraints)를 잘 기술하면 되지만, 이런 멀티플렉서의 경우는 SDC에 이런 상황을 기술하기 힘들다.

이에 따라, 본 발명은 복잡한 클록 시스템 내에서 STA에 영향을 주지 않으면서도 최대한 간단하게 글리치 프리 클록 멀티플렉서를 구현하여, STA 시간을 획기적으로 단축하고 신뢰성 있는 ASIC을 구현하고자 한다.

하기에 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)에 대해 구체적으로 설명하기로 한다. 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)는, 스위치 블록(210a, 210b) 및 조합 회로 블록(220a, 220b)의 2가지 부분을 포함하여 구성된다.

도 5는 본 발명의 스위치 블록(210a, 210b)의 설명도이다.

도 5로부터 알 수 있는 바와 같이, 본 발명의 스위치 블록(210a, 210b)은 입력되는 소오스 클록을 그대로 출력시키거나 출력을 디스에이블(Disable) 시키는 역할을 한다. 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)에서는 멀티플렉서로 입력되는 여러 종류의 클록을 각각 디스에이블 한 후에 원하는 클록을 선택하여 다시 출력하는 구조를 가지고 있기 때문에, 스위치 블록(210a, 210b)은 필수적으로 사용될 필요가 있다. 스위치 블록(210a, 210b)에서 입력되는 클록을 출력하고 있지 않은 디스에이블 상태에서의 출력 값이 '1'인지 '0'인지에 따라서 뒷단에 연결되는 조합 회로 블록(220a, 220b)의 구성이 달라진다. 스위치 블록(210a, 210b)은 다수의 스위치(211a, 211b)를 포함할 수 있다. 다수의 스위치 각각(211a, 211b)은, 클록 신호(CLK_A)를 입력받아, 해당 클럭 신호(CLK_A)를 출력하거나 출력하지 않도록 할 수 있다.

도 6은 본 발명의 바람직한 제 1 실시예에 따른 스위치(211a)의 구성도를 나타낸다.

도 6으로부터 알 수 있는 바와 같이 제 1 실시예에 따른 스위치(211a)는, 선택 신호(SEL), 제어 신호(CON) 및 해당 클록 신호(CLK_A)를 입력 받는다.

선택 신호(SEL)는, 입력된 클록 신호(CLK_A)를 인에이블(Enable) 또는 디스에이블(Dispable) 하여, 해당 클록 신호(CLK_A)의 출력 여부를 선택하도록 한다. 다음으로, 제어 신호(CON)는, 다수의 스위치(211a)로 해당 클록 신호(CLK_A)를 출력하지 않도록 제어할 수 있되, 다수의 스위치(211a)를 동시에 모두 제어할 수 있다. 제어 신호(CON)는 일종의 파워 다운(Power Down) 신호라고 할 수 있다.

스위치(211a)는, 캐스케이드(Cascade)로 연결된 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)을 포함한다. 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)은 모두 레지스터 역할을 한다. 선택 신호(SEL) 및 제어 신호(CON)를 앤드 게이트(AND Gate)를 통해 출력한 신호가, 제 1 플립플롭(F1)의 데이터 신호로 입력되고, 제 1 립플플롭(F1)의 출력이 제 2 플립플롭(F2)의 데이터 신호로 입력되고, 제 2 립플플롭(F2)의 출력이 제 3 플립플롭(F3)의 데이터 신호로 입력된다.

아울러, 제 1 실시예의 스위치(211a)에 따르면, 해당 스위치(211a)로 입력되는 클록 신호(CLK_A) 또는 해당 스위치(211a)로 입력되는 클록 신호(CLK_A)를 이용한 신호가, 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)의 클록 신호로 입력된다. 구체적으로, 제 1 플립플롭 (F1)및 제 2 플립플롭(F2)의 클록 신호로, 해당 스위치(211a)로 입력되는 클록 신호(CLK_A)가 입력된다. 아울러, 제 3 플립플롭(F3)의 클록 신호(CLK_A)로, 해당 스위치(211a)로 입력되는 클록 신호(CLK_A)를 반전한 신호가 입력되는 것이 바람직하다.

또한, 제 1 실시예의 스위치(211a)는, 제 3 플립플롭(F3)의 출력과 해당 스위치(211a)로 입력되는 클록 신호(CLK_A)를 앤드 게이트를 이용하여 결합하여 출력(OUT1)하는 것이 바람직하다.

정리하자면, 제 1 실시예의 스위치(211a)에 따르면, 선택 신호(SEL)와 제어 신호(CON)가 모두 '1'로 입력되어야 해당 스위치(211a)의 클록 신호CLK_A)가 인에이블 된다. 선택 신호(SEL)는 실제 클록을 선택하는 역할을 하고, 제어 신호(CON)는 스위치(211a)가 다수 있을 경우에 모든 클록 스위치(211a)를 한 번에 디스에이블 하는 용도로 사용된다. 선택 신호(SEL)와 제어 신호(CON) 중 하나라도 '0'이 입력되면 스위치(211a)의 출력은 앤드 게이트의 조합에 의해서 항상 '0'이 출력된다. 플립플롭 레지스터(F1, F2, F3)가 3개 들어가지만 입력인 클록 신호(CLK_A)는 바로 앤드 게이트의 입력으로 들어가고 SDC 상에서 이 3개의 플립플롭 레지스터(F1, F2, F3)는 클록 신호(CLK_A)와 선택 신호(SEL) 간의 타이밍 체크(Timing Check)를 하지 않도록 기술하여 STA 시 문제가 전혀 되지 않는다. 플립플롭 레지스터(F1, F2, F3)를 3개를 사용하는 이유는, 선택 신호(SEL)는 클록 신호(CLK_A)로만 만들어지지 않고 다른 클록으로 만들어져서 들어올 수도 있기 때문에 클록 신호(CLK_A)로 선택 신호(SEL)를 잡아서 동기화한 후 사용한다. 도 6에서 제 3 플립플롭(F3)에 반전된 클록이 들어가는 이유는 선택 신호(SEL)가 '0'에서 '1'인 상태(클록 인에이블 상태)로 변경될 때에 클록 신호(CLK_A)의 폴링 에지(Falling Edge)에서 변경되어 클록 신호(CLK_A)의 로우(Low) 구간에 앤드 게이트에서 합쳐져 글리치를 생성하지 않도록 하기 위함이다.

도 7은 도 6의 제 1 실시예의 스위치(211a)의 주요 신호의 타이밍도를 나타낸다.

도 7로부터 알 수 있는 바와 같이, 제 3 플립플롭(F3)의 출력이 로우에서 하이(High)로 올라가지만, 그 구간의 클록 신호(CLK_A)는 로우인 상태이기 때문에 스위치(211a)의 출력(OUT1)은 여전히 로우를 유지하다가 클록 신호(CLK_A)가 하이가 되는 구간부터 스위치(211a)의 출력(OUT1)에서 클록이 안정적으로 출력되게 된다.

도 8은 본 발명의 바람직한 제 2 실시예에 따른 스위치(211b)의 내부 로직 구성도를 나타낸다.

도 8로부터 알 수 있는 바와 같이 제 2 실시예에 따른 스위치(211b)는, 선택 신호(SEL), 제어 신호(CON) 및 해당 클록 신호(CLK_A)를 입력 받는다.

선택 신호(SEL)는, 입력된 클록을 인에이블(Enable) 또는 디스에이블(Disable) 하여, 해당 클록 신호(CLK_A)의 출력 여부를 선택하도록 한다. 다음으로, 제어 신호(CON)는, 다수의 스위치(211b)로 해당 클록 신호(CLK_A)를 출력하지 않도록 제어할 수 있되, 다수의 스위치(211b)를 동시에 모두 제어할 수 있다. 제어 신호(CON)는 일종의 파워 다운(Power Down) 신호라고 할 수 있다.

스위치(211b)는, 캐스케이드로 연결된 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)을 포함한다. 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)은 레지스터 역할을 한다. 선택 신호(SEL) 및 제어 신호(CON)를 앤드 게이트(AND Gate)를 통해 출력한 신호를 반전한 신호가, 제 1 플립플롭(F1)의 데이터 신호로 입력되고, 제 1 립플플롭(F1)의 출력이 제 2 플립플롭(F2)의 데이터 신호로 입력되고, 제 2 립플플롭(F2)의 출력이 제 3 플립플롭(F3)의 데이터 신호로 입력된다.

아울러, 제 2 실시예의 스위치(211b)에 따르면, 해당 스위치(211b)로 입력되는 클록 신호(CLK_A) 또는 해당 스위치(211b)로 입력되는 클록 신호(CLK_A)를 이용한 신호가, 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)의 클록 신호로 입력된다. 구체적으로, 제 1 플립플롭(F1) 및 제 2 플립플롭(F2)의 클록 신호로, 해당 스위치(211b)로 입력되는 클록 신호(CLK_A)가 입력된다. 아울러, 제 3 플립플롭(F3)의 클록 신호로, 해당 스위치(211b)로 입력되는 클록 신호(CLK_A)를 반전한 신호가 입력되는 것이 바람직하다.

또한, 제 2 실시예의 스위치(211b)는, 제 3 플립플롭(F3)의 출력과 해당 스위치로 입력되는 클록 신호(CLK_A)를 오아 게이트를 이용하여 결합하여 출력하는 것이 바람직하다.

도 8의 본 발명의 바람직한 제 2 실시예에 따른 스위치(211b)는, 클록이 디스에이블 상태일 경우에 출력이 '1'인 스위치의 구조이다. 제 1 실시예의 스위치(211a)와 다르게 최종 단에는 오아 게이트가 사용한다. 선택 신호(SEL)와 제어 신호가 인버터를 거쳐서 입력되며, 선택 신호(SEL)와 제어 신호(CON) 중 하나라도 '0'이 입력되면 인버터에서 '1'로 신호가 반전되어, 최종 오아 게이트에서 항상 '1'이 출력되게 된다.

도 9는 본 발명의 바람직한 제 1 실시예에 따른 조합 회로 블록(220a)의 구성도를 나타낸다. 아울러, 도 10은 본 발명의 바람직한 제 2 실시예에 따른 조합 회로 블록(220b)의 구성도를 나타낸다.

도 9 및 도 10으로부터 알 수 있는 바와 같이, 본 발명의 바람직한 제 1 실시예에 따른 조합 회로 블록(220a)은 하나 이상의 2 입력 앤드 게이트만으로 구성되고, 본 발명의 바람직한 제 2 실시예에 따른 조합 회로 블록(220b)은 하나 이상의 2 입력 오아 게이트만으로 구성되는 것을 특징으로 한다.

도 11은 제 1 실시예에 따른 조합 회로 블록(220a)의 입출력 신호 설명도이다. 아울러, 도 12는 제 2 실시예에 따른 조합 회로 블록(220b)의 입출력 신호 설명도이다.

즉, 도 11로부터 알 수 있는 바와 같이, 도 9의 본 발명의 바람직한 제 1 실시예에 따른 조합 회로 블록(220a)은, 입력되는 클록을 모두 앤드하여 사용하기 때문에, 스위치 블록(210a)의 디스에이블 출력 상태가 '1'인 경우에 사용되면, 해당 클록이 출력되는 상태가 된다. 아울러, 도 12로부터 알 수 있는 바와 같이, 도 10의 본 발명의 바람직한 제 2 실시예에 따른 조합 회로 블록(220b)은, 입력되는 클록을 모두 오아하여 사용하기 때문에, 스위치 블록(210a)의 디스에이블 출력 상태가 '1'인 경우에 사용되면 논리표에 의해 항상 '1'이 출력되는 상태가 된다. 즉, 디스에이블 출력 상태가 '1'인 경우에는, 앤드 게이트를 이용한 조합회로 블록(220a)을 사용하면 된다. 마찬가지로 디스에이블 출력 상태가 '0'인 경우에는, 오아 게이트를 이용한 조합회로 블록(220b)을 사용하면 된다.

제 1 실시예에 따른 조합 회로 블록(220a) 및 제 2 실시예에 따른 조합 회로 블록(220b) 중 무엇을 사용할 지는 ASIC을 진행할 공정의 라이브러리(Library)를 확인하여 결정하는 것이 바람직하다. 참고로, 일반적인 ASIC을 위한 라이브러리는 엔드 게이트를 기본적으로 지원하며, 오아 게이트를 지원하지 않는 경우도 있다.

도 13은 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)의 동작 설명도이다.

도 13에서는 5개의 클록 신호를 입력받기 위해 5개의 스위치가 포함되었다.

SEL_A 내지 SEL_E는 각 입력 클록(CLK_A, CLK_B, CLK_C, CLK_D, CLK_E)을 디스에이블 또는 인에이블하기 위한 선택 신호(SEL)이며, SEL_A에 '1'을 인가하면 CLK_A가 연결되며, '0'을 인가하면 CLK_A가 끊어지게 되어 있다. 제어 신호(CON)는 전체 클록을 디스에이블 또는 인에이블하기 위한 신호로, 제어 신호(CON)를 '0'으로 인가하면 SEL_A 내지 SEL_E에 모두 '0'이 인가되어 모든 클록 경로(Clock Path)가 끊어지며 '1'을 인가하면 각 클록 경로에서 디스에이블 또는 인에이블하기 위한 선택 신호(SEL)에 '1'이 인가된 클록만 연결되게 된다. 결국 클록을 선택하기 위해서는 제어 신호(CON)를 '0'으로 인가하여 현재 선택되고 있는 클록과 나머지 다른 클록도 모두 경로를 끊은 다음에, CLK_A 내지 CLK_E 중에 사용할 클록의 SEL_A 내지 SEL_E를 '1'로 선택한 후 제어 신호(CON)를 '1'로 인가하면 선택된 클록이 다른 클록과 겹치지 않고 글리치를 생성하지 않고 출력되게 된다.

즉, 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)는, 다수의 스위치(211a, 211b)로 입력되는 클록 신호 중 하나만이 출력되도록 다수의 스위치(211a, 211b) 각각으로 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)를 입력하는 것을 특징으로 한다. 아울러, 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)는, 제어 신호(CON)를 이용하여 다수의 스위치(211a, 211b)로 입력되는 클록 신호 모두를 출력되지 않도록 제어하고, 다수의 스위치(211a, 211b)로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)를 다수의 스위치(211a, 211b) 각각으로 입력하고, 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)에 의해 선택된 클록 신호만이 출력될 수 있도록 제어 신호(CON)의 상태를 절환하는 것을 특징으로 한다.

도 13을 보면 5개의 클록을 사용하더라도 오아 게이트 3개와 스위치 블록 (210b) 하나만 지나도록 경로가 짧게 형성되어, 클록 경로의 타이밍에 이득을 볼 수 있다. 기존의 글리치 프리 클록 멀티플렉서(100)를 사용하게 되면 레지스터를 사용하기 때문에, 도 13처럼 단순한 구조로 구성되지 않으며 소오스 클록이 실제 구동시킬 레지스터에 도달하기 전에 멀티플렉서 내부의 레지스터로 인해서 클록 경로가 복잡해 진다. 최종적인 글리치 프리 클록 멀티플렉서(200a, 200b)는 ASIC 공정에서 제공되는 라이브러리(Standard Cell)에 따라서, 도 14 및 도 15에 나타낸 바와 같이 구현될 수 있다.

도 14는 본 발명의 바람직한 제 1 실시예에 따른 글리치 프리 클록 멀티플렉서(200a)의 구성도를 나타낸다. 아울러, 도 15는 본 발명의 바람직한 제 2 실시예에 따른 글리치 프리 클록 멀티플렉서(200b)의 구성도를 나타낸다.

제 1 실시예에 따른 글리치 프리 클록 멀티플렉서(200a)는, 앤드 게이트를 이용하며, 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)를 '0'으로 입력하였을 때에 해당 스위치(211a)의 출력이 '1'이 되는 조건이 되어야 한다. 제 1 실시예에 따른 글리치 프리 클록 멀티플렉서(200a)는, 모든 출력이 '1'이 되기 때문에 입력되는 CLK A 내지 CLK E 중 하나의 클록이 선택 신호(SEL)에 의해 선택되어 스위치를 통과하게 되면 앤드 게이트에 의해서 최종 선택된 클록이 출력되게 된다.

제 2 실시예에 따른 글리치 프리 클록 멀티플렉서(200b)는, 오아 게이트를 이용하며, 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)를 '0'으로 입력을 주었을 때에 해당 스위치(211a)의 출력이 '0'이 되는 구조로 되어야 한다. 제 2 실시예에 따른 글리치 프리 클록 멀티플렉서(200b)는, 모든 출력이 '0'이 되기 때문에 입력되는 CLK A 내지 CLK E 중 하나의 클록이 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)에 의해 선택되어 스위치 블록(210b) 통과하게 되면, 오아 게이트에 의해서 최종 선택된 클록이 출력되게 된다.

정리하면 본 발명에 따라 클록을 선택하게 되는 과정은 다음과 같다.

1. 제어 신호(CON)를 '0'으로 설정 : 전체 입력되는 클록을 스위치 블록(210a, 210b)에서 디스에이블 한다.

2. 사용해야 하는 클럭의 선택 신호(SEL_A, SEL_B, SEL_C, SEL_D, SEL_E)를 선택 : 제어 신호(CON)가 '0' 이기 때문에 아직 클록이 출력되지 않는다.

3. 제어 신호(CON)를 '1'로 설정 : 선택된 클록이 적어도 하나의 앤드 게이트 또는 오아 게이트를 통과하여 출력된다.

하기에 본 발명의 바람직한 일실시예에 따른 다수의 클록 신호 중 하나의 클록 신호를 선택하는 방법에 대해 설명하기로 한다.

본 발명의 바람직한 일실시예에 따른 다수의 클록 신호 중 하나의 클록 신호를 선택하는 방법은, 상술한 본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b)를 이용하는 까닭에 별도의 설명이 없더라도 글리치 프리 클록 멀티플렉서(200a, 200b)의 특징을 모두 포함하고 있음은 물론이다.

구체적으로, 본 발명의 다수의 클록 신호 중 하나의 클록 신호를 선택하는 방법은, 제어 신호(CON)를 이용하여, 다수의 스위치(211a, 211b)로 입력되는 클록 신호 모두를 출력되지 않도록 제어하는 단계(S10), 다수의 스위치(211a, 211b)로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호를 다수의 스위치(211a, 211b) 각각으로 입력하는 단계(S20), 선택 신호(SEL)에 의해 선택된 클록 신호만이 출력될 수 있도록 제어 신호(CON)의 상태를 절환하는 단계(S30) 및 다수의 스위치(211a, 211b) 각각으로부터 출력되는 신호를 입력받아 하나의 신호를 출력하도록 조합하는 단계(S40)를 포함한다.

다수의 스위치(211a, 211b) 각각은, 캐스케이드로 연결된 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭(F3)를 포함한다. 아울러, 선택 신호 (SEL) 및 제어 신호(CON)를 앤드 게이트(AND Gate)를 통해 출력한 신호 또는 선택 신호(SEL) 및 제어 신호(CON)를 앤드 게이트를 통해 출력한 신호를 반전한 신호가 제 1 플립플롭(F1)의 데이터 신호로 입력된다.

아울러, 제 1 립플플롭(F1)의 출력이 제 2 플립플롭(F2)의 데이터 신호로 입력되고, 제 2 립플플롭(F2)의 출력이 제 3 플립플롭(F3)의 데이터 신호로 입력된다. 아울러, 해당 스위치(211a, 211b)로 입력되는 클록 신호 또는 해당 스위치(211a, 211b)로 입력되는 클록 신호를 이용한 신호가, 제 1 플립플롭(F1), 제 2 플립플롭(F2) 및 제 3 플립플롭의 클록 신호로 입력되게 된다. 구체적으로, 제 1 플립플롭(F1) 및 제 2 플립플롭(F2)의 클록 신호로, 해당 스위치로 입력되는 클록 신호가 입력되는 것을 특징으로 한다. 또한, 제 3 플립플롭(F3)의 클록 신호로, 해당 스위치(211a, 211b)로 입력되는 클록 신호를 반전한 신호가 입력되는 것이 바람직하다.

아울러, 다수의 스위치(211a, 211b) 각각은, 제 3 플립플롭(F3)의 출력과 해당 스위치로 입력되는 클록 신호를 앤드 게이트 또는 오아 게이트(OR Gate)를 이용하여 결합하여 출력하는 것을 특징으로 한다. 또한, S40 단계는 하나 이상의 2 입력 앤드 게이트로만 구성된 조합 회로 블록(220a)을 이용하거나, 하나 이상의 2 입력 오아 게이트로만 구성된 조합 회로 블록(220b)을 이용하는 것이 바람직하다.

본 발명의 글리치 프리 클록 멀티플렉서(200a, 200b) 및 그 멀티플렉서(200a, 200b)를 사용한 클록 신호를 선택하는 방법에 따르면, 간단한 구조를 사용하여 클록 신호의 변경 시 글리치를 발생하지 않는 동작을 하며 STA 진행 시 클록 경로의 단순해지는 것을 알 수 있다. 이에 따라, 소오스 클록을 선택 시에 클록이 변경되는 시점에서 클록의 글리치를 제거하여 안정적인 클록 소오스를 공급할 수 있음을 알 수 있다.

100 : 종래의 글리치 프리 클록 멀티플렉서
200a, 200b : 본 발명의 글리치 프리 클록 멀티플렉서
210a, 210b : 스위치 블록
220a, 220b : 조합 회로 블록

Claims (16)

1. 다수의 스위치; 및
   상기 다수의 스위치 각각으로부터 출력되는 신호를 입력받아 하나의 신호를 출력하는 조합 회로 블록;를 포함하고,
   상기 다수의 스위치 각각은, 클록 신호를 입력받아, 해당 클럭 신호를 출력하거나 출력하지 않도록 할 수 있고,
   상기 다수의 스위치 각각은, 해당 클록 신호의 출력 여부를 선택하는 선택 신호를 입력받고,
   상기 다수의 스위치는 모두, 상기 다수의 스위치로 해당 클록 신호를 출력하지 않도록 제어할 수 있는 제어 신호를 입력받고,
   상기 다수의 스위치 각각은, 캐스케이드로 연결된 제 1 플립플롭, 제 2 플립플롭 및 제 3 플립플롭을 포함하고,
   상기 다수의 스위치로 입력되는 클록 신호 중 하나만이 출력되도록 상기 다수의 스위치 각각으로 상기 선택 신호를 입력하고,
   상기 선택 신호 및 상기 제어 신호를 앤드 게이트(AND Gate)를 통해 출력한 신호 또는 상기 선택 신호 및 상기 제어 신호를 앤드 게이트를 통해 출력한 신호를 반전한 신호가, 상기 제 1 플립플롭의 데이터 신호로 입력되고,
   상기 제 1 플립플롭의 출력이 상기 제 2 플립플롭의 데이터 신호로 입력되고, 상기 제 2 플립플롭의 출력이 상기 제 3 플립플롭의 데이터 신호로 입력되고,
   해당 스위치로 입력되는 클록 신호 또는 해당 스위치로 입력되는 클록 신호를 이용한 신호가, 상기 제 1 플립플롭, 상기 제 2 플립플롭 및 상기 제 3 플립플롭의 클록 신호로 입력되고,
   상기 제 1 플립플롭 및 상기 제 2 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호가 입력되고,
   상기 제 3 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호를 반전한 신호가 입력되고,
   상기 조합 회로 블록은, 하나 이상의 앤드 게이트로만 구성되거나, 하나 이상의 오아 게이트로만 구성된 것을 특징으로 하는 글리치 프리 클록 멀티플렉서.
2. 삭제
3. 삭제
4. 삭제
5. 제1항에 있어서,
   상기 다수의 스위치 각각은,
   상기 제 3 플립플롭의 출력과 해당 스위치로 입력되는 클록 신호를 앤드 게이트 또는 오아 게이트(OR Gate)를 이용하여 결합하여 출력하는 것을 특징으로 하는 글리치 프리 클록 멀티플렉서.
6. 삭제
7. 제1항에 있어서,
   상기 글리치 프리 클록 멀티플렉서는,
   상기 제어 신호를 이용하여, 상기 다수의 스위치로 입력되는 클록 신호 모두를 출력되지 않도록 제어하고,
   상기 다수의 스위치로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호를 상기 다수의 스위치 각각으로 입력하고,
   상기 선택 신호에 의해 선택된 클록 신호만이 출력될 수 있도록 상기 제어 신호의 상태를 절환하는 것을 특징으로 하는 글리치 프리 클록 멀티플렉서.
8. 삭제
9. 삭제
10. 다수의 클록 신호 중 하나의 클록 신호를 선택하는 방법에 있어서,
    (a) 제어 신호를 이용하여, 다수의 스위치로 입력되는 클록 신호 모두를 출력되지 않도록 제어하는 단계;
    (b) 상기 다수의 스위치로 입력되는 클록 신호 중 하나의 신호만이 출력되도록 할 수 있는 선택 신호를 상기 다수의 스위치 각각으로 입력하는 단계;
    (c) 상기 선택 신호에 의해 선택된 클록 신호만이 출력될 수 있도록 상기 제어 신호의 상태를 절환하는 단계; 및
    (d) 상기 다수의 스위치 각각으로부터 출력되는 신호를 입력받아 하나의 신호를 출력하도록 조합하는 단계;를 포함하고,
    상기 다수의 스위치 각각은, 캐스케이드로 연결된 제 1 플립플롭, 제 2 플립플롭 및 제 3 플립플롭을 포함하고,
    상기 선택 신호 및 상기 제어 신호를 앤드 게이트(AND Gate)를 통해 출력한 신호 또는 상기 선택 신호 및 상기 제어 신호를 앤드 게이트를 통해 출력한 신호를 반전한 신호가 상기 제 1 플립플롭의 데이터 신호로 입력되고,
    상기 제 1 플립플롭의 출력이 상기 제 2 플립플롭의 데이터 신호로 입력되고, 상기 제 2 플립플롭의 출력이 상기 제 3 플립플롭의 데이터 신호로 입력되고,
    해당 스위치로 입력되는 클록 신호 또는 해당 스위치로 입력되는 클록 신호를 이용한 신호가, 상기 제 1 플립플롭, 상기 제 2 플립플롭 및 상기 제 3 플립플롭의 클록 신호로 입력되고,
    상기 제 1 플립플롭 및 상기 제 2 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호가 입력되고,
    상기 제 3 플립플롭의 클록 신호로, 해당 스위치로 입력되는 클록 신호를 반전한 신호가 입력되고,
    상기 (d) 단계는, 하나 이상의 앤드 게이트로만 구성된 조합 회로 블록을 이용하거나, 하나 이상의 오아 게이트로만 구성된 조합 회로 블록을 이용하는 것을 특징으로 하는 클록 신호를 선택하는 방법.
11. 삭제
12. 삭제
13. 삭제
14. 제10항에 있어서,
    상기 다수의 스위치 각각은,
    상기 제 3 플립플롭의 출력과 해당 스위치로 입력되는 클록 신호를 앤드 게이트 또는 오아 게이트(OR Gate)를 이용하여 결합하여 출력하는 것을 특징으로 하는 클록 신호를 선택하는 방법.
    
15. 삭제
16. 삭제

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